TWI806535B - 晶片、雜訊分析系統與雜訊分析方法 - Google Patents

晶片、雜訊分析系統與雜訊分析方法 Download PDF

Info

Publication number
TWI806535B
TWI806535B TW111113082A TW111113082A TWI806535B TW I806535 B TWI806535 B TW I806535B TW 111113082 A TW111113082 A TW 111113082A TW 111113082 A TW111113082 A TW 111113082A TW I806535 B TWI806535 B TW I806535B
Authority
TW
Taiwan
Prior art keywords
signal
analyzed
circuit
signal receiving
receiving circuits
Prior art date
Application number
TW111113082A
Other languages
English (en)
Other versions
TW202341709A (zh
Inventor
林俊昌
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW111113082A priority Critical patent/TWI806535B/zh
Priority to US18/046,937 priority patent/US20230327692A1/en
Application granted granted Critical
Publication of TWI806535B publication Critical patent/TWI806535B/zh
Publication of TW202341709A publication Critical patent/TW202341709A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/1027—Means associated with receiver for limiting or suppressing noise or interference assessing signal quality or detecting noise/interference for the received signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Transceivers (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Tires In General (AREA)

Abstract

一種晶片包含多個訊號接收電路、收發器電路與記憶體電路。多個訊號接收電路設置於晶片中的不同位置。收發器電路包含動態開關電路和基頻處理器。動態開關電路用於輸出來自多個訊號接收電路的其中之一的待分析訊號。基頻處理器用於獲取待分析訊號的頻譜與強度，且用於獲取外部天線接收到的輸入射頻訊號的資料封包。記憶體電路用於儲存每個訊號接收電路的待分析訊號的頻譜與強度，並將待分析訊號的頻譜與強度傳輸至外部計算裝置，以透過外部計算裝置確定收發器電路的干擾訊號的干擾路徑、干擾源或其組合。

Description

晶片、雜訊分析系統與雜訊分析方法
本揭示文件有關晶片與電路驗證的系統與方法，尤指一種可獲得晶片內部訊號特性的晶片、雜訊分析系統與雜訊分析方法。
隨著系統單晶片的整合度及複雜度不斷提升，晶片內部的半導體矽智財之種類及操作頻率也隨之上升，使得不同種類的電路互相干擾的情形也益發嚴重。由於高速無線通訊晶片對訊號雜訊比的要求較高，排除對於射頻電路的干擾便顯得特別重要。在矽前(pre-silicon)驗證階段，開發者可以透過模擬軟體評估可能的干擾源與干擾路徑，但模擬軟體與模擬資料可能有其侷限，無法完整且正確地反映實際情況。另一方面，在矽後(post-silicon)驗證階段，開發者可以透過量測電路來評估可能的干擾源與干擾路徑，但晶片中的電路元件與封裝材料會遮擋干擾訊號可能的傳播路徑(例如晶片的基板)，使得晶片無法接受全面且完整的量測。
本揭示文件提供一種晶片，此晶片包含多個訊號接收電路、收發器電路與記憶體電路。多個訊號接收電路設置於晶片中的不同位置。收發器電路包含動態開關電路和基頻處理器。動態開關電路用於輸出來自多個訊號接收電路的其中之一的待分析訊號。基頻處理器用於獲取待分析訊號的頻譜與強度，且用於獲取外部天線接收到的輸入射頻訊號的資料封包。記憶體電路用於儲存每個訊號接收電路的待分析訊號的頻譜與強度，並將每個訊號接收電路的待分析訊號的頻譜與強度傳輸至外部計算裝置，以透過外部計算裝置確定收發器電路的干擾訊號的干擾路徑、干擾源或其組合。
本揭示文件提供一種雜訊分析方法，此方法適用於雜訊分析系統。雜訊分析系統包含晶片和外部計算裝置，且晶片包含多個訊號接收電路、收發器電路與記憶體電路。前述方法包含以下流程：控制收發器電路的動態開關電路輸出來自多個訊號接收電路的其中之一的待分析訊號；控制收發器電路的基頻處理器獲取每個訊號接收電路的待分析訊號的頻譜與強度，其中基頻處理器用於獲取外部天線接收到的輸入射頻訊號的資料封包；儲存每個訊號接收電路的待分析訊號的頻譜與強度至記憶體電路；以及透過外部計算裝置，依據每個訊號接收電路的待分析訊號的頻譜與強度產生對應的顯示訊號，其中顯示訊號用於控制顯示器產生顯示畫面，以確定收發器電路的干擾訊號的干擾路徑、干擾源或其組合。
本揭示文件提供一種雜訊分析系統，此系統包含晶片和外部計算裝置。晶片包含多個訊號接收電路、收發器電路和記憶體電路。多個訊號接收電路設置於晶片中的不同位置。收發器電路包含動態開關電路和基頻處理器。動態開關電路用於輸出來自多個訊號接收電路的其中之一的待分析訊號。基頻處理器用於獲取待分析訊號的頻譜與強度，且用於獲取外部天線接收到的輸入射頻訊號的資料封包。記憶體電路用於儲存每個訊號接收電路的待分析訊號的頻譜與強度。外部計算裝置用於依據每個訊號接收電路的待分析訊號的頻譜與強度產生對應的顯示訊號，且顯示訊號用於控制顯示器產生顯示畫面，以確定該收發器電路的干擾訊號的干擾路徑、干擾源或其組合。
上述的晶片、雜訊分析系統與雜訊分析方法的優點之一，在於能獲得與分析晶片各個指定部分的真實訊號特性，進而有助於精準地判斷干擾源位置和干擾路徑。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為依據本揭示文件一實施例的積體電路封裝10的俯視示意圖。為便於說明積體電路封裝10的內部結構，第1圖省略了積體電路封裝10的頂部結構。積體電路封裝10包含晶片100、多個引線11和散熱墊(Exposed Pad)12。在一些實施例中，積體電路封裝10是四方平面無引線封裝(Quad Flat No-Lead Package)，但本揭示文件不以此為限。引線11和散熱墊12可焊接於印刷電路板(未繪示於第1圖)，並用於在晶片100和印刷電路板之間傳遞電壓、電流或各種控制訊號。晶片100電性連接於散熱墊12的第一表面PA，且在一實施例中晶片100可透過散熱墊12接地或自印刷電路板接收電力輸入。晶片100包含收發器電路110、訊號接收系統120、多個輸入輸出接腳130a~130c、第一功能方塊140、第二功能方塊150以及記憶體電路(未繪示於第1圖)。在一些實施例中，記憶體電路可整合至收發器電路110當中。
收發器電路110透過輸入輸出接腳130c耦接於印刷電路板上的外部天線TN。收發器電路110用於自外部天線TN接收輸入射頻訊號RF_in(繪示於第2圖)，收發器電路110也可用於傳送輸出射頻訊號RF_out(繪示於第2圖)至外部天線TN。訊號接收系統120耦接於收發器電路110，用於接收晶片100不同位置的電壓訊號或電流訊號，例如工作電壓或運作所需的控制訊號。訊號接收系統120還用於將這些訊號傳送至收發器電路110進行頻譜分析與訊號強度分析，收發器電路110可以將分析結果記錄於記憶體電路。訊號接收系統120接收到的訊號可能包含對於收發器電路110的干擾訊號。藉由分析記憶體電路中的資料，便能得知干擾輸入射頻訊號RF_in或輸出射頻訊號RF_out的干擾源及/或干擾路徑。
訊號接收系統120包含設置於晶片100中不同位置的第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b。第一訊號接收電路122a~122b耦接於散熱墊12的第一表面PA，用於傳遞散熱墊12上不同位置的訊號至收發器電路110。第二訊號接收電路124a~124b耦接於晶片100的功能方塊(如第一功能方塊140及第二功能方塊150)及/或基板(未繪示於第1圖)，用於傳遞不同功能方塊的訊號或基板上不同位置的訊號至收發器電路110。第三訊號接收電路126a~126b耦接於不同的輸入輸出接腳130a~130b，用於傳遞輸入輸出接腳130a~130b上的訊號至收發器電路110。藉由分析上述不同種類的訊號，並比較干擾訊號與分析結果，便能判斷干擾源及/或干擾路徑。
在一些實施例中，第一訊號接收電路122a~122b與散熱墊12的電性連接處對應於(或接近於)第一表面PA的不同側邊。例如，如第1圖所示，第一訊號接收電路122a～122b分別耦接於第一表面PA的左側邊附近的位置與第一表面PA的下側邊附近的位置。這樣的排列方式有助於確認干擾訊號在散熱墊12上的傳遞路徑。舉例來說，當干擾訊號的頻譜已確認，且關連於第一訊號接收電路122a~122b的資料顯示散熱墊12上存在此特定頻譜的訊號時，可進一步比較資料中第一訊號接收電路122a~122b的訊號強度。當第一訊號接收電路122b的訊號強度較大，代表干擾訊號可能是沿著第1圖中的干擾路徑DP(以虛線標示)，自印刷電路板經由散熱墊12下緣傳遞至收發器電路110。
在一些實施例中，第二訊號接收電路124a~124b分別位於第一功能方塊140和第二功能方塊150之內，且與基板電性連接。第一功能方塊140和第二功能方塊150可以執行不同的運作或是位於不同的時脈領域，因而對應於不同頻率的雜訊。例如，第一功能方塊140和第二功能方塊150可以是類比至數位轉換器(ADC)、數位至類比轉換器(DAC)、封包編碼器、封包解碼器或低壓差線性穩壓器，但不限於此。當干擾訊號的頻譜已確認，便可自關連於第二訊號接收電路124a~124b的資料中判斷干擾訊號是否源自於第一功能方塊140和第二功能方塊150。
相似地，藉由將第三訊號接收電路126a~126b耦接於不同的輸入輸出接腳130b~130c，便能判斷干擾訊號是否源自於輸入輸出接腳130b~130c。
在上述的實施例中，第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b可以由金屬導線實現，但不限於此。
在一些實施例中，第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b可以由天線單元(例如貼片天線)來實現。散熱墊12、基板和輸入輸出接腳130b~130c上的訊號可以透過空氣或其他電路元件耦合至天線單元，接著傳遞至收發器電路110。在此情況下，第一訊號接收電路122a~122b的位置可接近於第一表面PA的不同側邊但不直接電性連接於散熱墊12；第二訊號接收電路124a~124b可分別位於第一功能方塊140和第二功能方塊150之內且不直接電性連接於基板；第三訊號接收電路126a~126b的位置可分別接近但不直接電性連接於輸入輸出接腳130b~130c。
在另一些實施例中，第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b可以由金屬導線和天線單元的組合來實現。
第2圖為依據本揭示文件一實施例的收發器電路110簡化後的功能方塊圖。收發器電路110包含動態開關電路210、接收處理器220、發射處理器230、本地振盪器240、天線切換電路250以及基頻處理器260。天線切換電路250耦接於動態開關電路210和發射處理器230，用於根據接收模式和發射模式將外部天線TN切換至動態開關電路210或發射處理器230。在一些實施例中，天線TN可實施為多個分別耦接於接收處理器220和發射處理器230的天線，且天線切換電路250可以省略。在另一些實施例中，收發器電路110可包含多組接收處理器220與發射處理器230，這些接收處理器220與發射處理器230可配合多個天線運作，以使收發器電路110具備多輸入多輸出(MIMO)的功能。
動態開關電路210的多個輸入端耦接於天線切換電路250和訊號接收系統120(亦即耦接於第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b)。動態開關電路210的輸出端耦接於接收處理器220。動態開關電路210用於選擇性地將訊號接收系統120與天線切換電路250的其中之一切換至接收處理器220，其中基頻處理器260可用於控制動態開關電路210的切換運作。在一些實施例中，在一般操作情況下(例如，第1圖的積體電路封裝10作為智慧型手機的通訊系統的一部分)，基頻處理器260可以控制動態開關電路210導通天線切換電路250和接收處理器220，並斷開訊號接收系統120和接收處理器220，亦即外部天線TN接收到的輸入射頻訊號RF_in可以經由天線切換電路250和動態開關電路210傳遞至接收處理器220。
在另一些實施例中，在進行電路驗證之情況下(例如對於第1圖的積體電路封裝10進行矽後(post-silicon)驗證)，基頻處理器260可以控制動態開關電路210導通訊號接收系統120和接收處理器220，並斷開天線切換電路250和接收處理器220。基頻處理器260會控制動態開關電路210以合適的順序將第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b依次連接至接收處理器220。換言之，動態開關電路210會將多個訊號接收電路分別接收到的多個訊號依次輸出，以作為待分析訊號Sta傳遞至接收處理器220。
接收處理器220耦接於動態開關電路210和基頻處理器260之間。發射處理器230耦接於天線切換電路250和基頻處理器260之間。藉由與本地振盪器240的配合運作，接收處理器220用於將外部天線TN接收的輸入射頻訊號RF_in解調為輸入基頻訊號B_in，且用於將待分析訊號Sta解調為待分析基頻訊號Sta_b。接收處理器220會將解調後的訊號傳遞至基頻處理器260。另外，藉由與本地振盪器240的配合運作，發射處理器230用於將基頻處理器260產生的輸出基頻訊號B_out調製為輸出射頻訊號RF_out，並透過天線切換電路250傳遞至外部天線TN。
在一些實施例中，在一般操作情況下，基頻處理器260用於自輸入基頻訊號B_in獲取資料封包，亦即獲取輸入射頻訊號RF_in所傳遞的資料封包。在另一些實施例中，在進行電路驗證之情況下，基頻處理器260用於對待分析基頻訊號Sta_b進行頻譜分析與訊號強度分析，以獲取待分析訊號Sta之頻譜與強度。基頻處理器260會將每筆待分析訊號Sta之頻譜與強度儲存於記憶體電路，因而記憶體電路中儲存有第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b每一者所接收到的訊號之頻譜與強度。
第3圖為依據本揭示文件一實施例的收發器電路110簡化後的功能方塊圖。在本實施例中，收發器電路110包含動態開關電路310、接收處理器320、發射處理器330、本地振盪器340、天線切換電路350以及基頻處理器360。發射處理器330與本地振盪器340的連接關係、優點以及運作分別相似於第2圖中的對應電路方塊，為簡潔起見，在此不重複贅述。
天線切換電路350耦接於接收處理器320和發射處理器330。在一些實施例中，在一般操作情況下，天線切換電路350用於根據接收模式和發射模式將外部天線TN切換至接收處理器320或發射處理器330。
動態開關電路310耦接於訊號接收系統120(亦即耦接於第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b)與基頻處理器360之間。在一些實施例中，在進行電路驗證之情況下，動態開關電路310用於將訊號接收系統120中的多個訊號接收電路依序導通至基頻處理器360，以將多個訊號接收電路分別接收到的多個訊號依次輸出作為待分析訊號Sta。動態開關電路310還用於將待分析訊號Sta傳遞至基頻處理器360。
基頻電路360用於控制動態開關電路310的切換運作。在一些實施例中，在一般操作情況下，基頻處理器360用於自輸入基頻訊號B_in獲取資料封包，亦即獲取輸入射頻訊號RF_in所傳遞的資料封包。在另一些實施例中，在電路進行驗證之情況下，基頻處理器360用於對待分析訊號Sta進行頻譜分析與訊號強度分析，以獲取待分析訊號Sta之頻譜與強度。換言之，在本實施例中，待分析訊號Sta無需經過解調即可輸入至基頻處理器360進行分析。
第4圖為依據本揭示文件一實施例的雜訊分析系統400的示意圖。雜訊分析系統400包含外部計算裝置410與積體電路封裝420。外部計算裝置410耦接於積體電路封裝420。積體電路封裝420設置於印刷電路板PB且用於透過外部天線TN進行無線通訊。在一些實施例中，外部計算裝置410可以由個人電腦、筆記型電腦或其他具有計算能力的電子裝置來實現。積體電路封裝420可以用第1圖的積體電路封裝10來實現。換言之，積體電路封裝420可包含晶片100，因而可包含第2圖或第3圖的實施例中的收發器電路110。
外部計算裝置410用於控制收發器電路110對訊號接收系統120所接收到的訊號進行頻譜分析與訊號強度分析，且用於自記憶體電路讀取收發器電路110的分析結果。在一些實施例中，外部計算裝置410用於依據分析結果產生對應的顯示訊號，顯示訊號用於控制外部計算裝置410的顯示器或額外的顯示器產生對應的顯示畫面，例如包含頻譜圖的顯示畫面。藉此，晶片100的開發者能確定干擾收發器電路110的干擾訊號的干擾路徑及/或干擾源在積體電路封裝420和印刷電路板PB中的位置。在一些實施例中，外部計算裝置410用於自分析結果自動確定干擾路徑及/或干擾源的位置，並產生對應的顯示訊號，以控制控制外部計算裝置410的顯示器或額外的顯示器提供包含干擾路徑及/或干擾源的位置的顯示畫面。
詳細而言，外部計算裝置410中的非暫態電腦可讀取媒體儲存有一或多個電腦可讀取指令。當執行這些指令時，這些指令會使外部計算裝置410執行第5圖中的雜訊分析方法500的部分或全部，以控制收發器電路110執行前述頻譜分析與訊號強度分析。以下將配合第1~5圖來說明雜訊分析方法500。
在流程S510中，外部計算裝置410控制動態開關電路210(或動態開關電路310)輸出來自第一訊號接收電路122a~122b、第二訊號接收電路124a~124b以及第三訊號接收電路126a~126b其中之一的待分析訊號Sta。
在流程S520中，外部計算裝置410控制基頻處理器260(或基頻處理器360)對待分析訊號Sta進行頻譜分析與訊號強度分析，以獲取每個訊號接收電路的待分析訊號Sta的頻譜與強度。
在流程S530中，基頻處理器260(或基頻處理器360)將每個訊號接收電路的待分析訊號Sta的頻譜與強度儲存於晶片100中的記憶體電路。
在流程S540中，外部計算裝置410讀取記憶體電路中每個訊號接收電路的待分析訊號Sta的頻譜與強度。在一些實施例中，外部計算裝置410依據讀取到的這些分析結果產生顯示訊號以控制本身的或額外的顯示器產生對應的顯示畫面，藉此可使晶片100的開發者確定干擾路徑及/或干擾源位置。在一些實施例中，外部計算裝置410依據這些分析結果自動確定干擾路徑及/或干擾源位置，並產生顯示訊號以控制本身的或額外的顯示器提供包含干擾路徑及/或干擾源位置的顯示畫面。
綜上所述，本揭示文件中的晶片100、雜訊分析系統400與雜訊分析方法500能獲得並分析晶片100中各個指定部分的真實訊號特性，因而有助於精準地判斷干擾源位置和干擾路徑。換言之，本揭示文件中的多個實施例克服了傳統電路驗證過程中普遍面臨的問題，例如模擬資料的正確性與完整性不足以及晶片的結構複雜而難以全面量測等等。
另外，本揭示文件多個實施例中，由於負責無線通訊的基頻處理器260(或基頻處理器360)可在進行電路驗證時改為執行頻譜分析與訊號強度分析，晶片100無需為了電路驗證設置額外的邏輯電路，因而有助於縮小整體電路面積。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，在不脫離本揭示文件的範圍或精神的情況下，可以對本揭示文件的結構進行各種修飾和均等變化。綜上所述，凡在以下請求項的範圍內對於本揭示文件所做的修飾以及均等變化，皆為本揭示文件所涵蓋的範圍。
10:積體電路封裝 11:引線 12:散熱墊 100:晶片 110:收發器電路 120:訊號接收系統 122a~122b:第一訊號接收電路 124a~124b:第二訊號接收電路 126a~126b:第三訊號接收電路 130a~130c:輸入輸出接腳 140:第一功能方塊 150:第二功能方塊 TN:外部天線 PA:第一表面 DP:干擾路徑 210,310:動態開關電路 220,320:接收處理器 230,330:發射處理器 240,340:本地振盪器 250,350:天線切換電路 RF_in:輸入射頻訊號 RF_out:輸出射頻訊號 B_in:輸入基頻訊號 B_out:輸出基頻訊號 Sta:待分析訊號 Sta_b:待分析基頻訊號 400:雜訊分析系統 410:外部計算裝置 420:積體電路封裝 PB:印刷電路板 500:雜訊分析方法 S510~S540:流程
第1圖為依據本揭示文件一實施例的積體電路封裝的俯視示意圖。 第2圖為依據本揭示文件一實施例的收發器電路簡化後的功能方塊圖。 第3圖為依據本揭示文件另一實施例的收發器電路簡化後的功能方塊圖。 第4圖為依據本揭示文件一實施例的雜訊分析系統的示意圖。 第5圖為依據本揭示文件一實施例的雜訊分析方法的流程圖。
10:積體電路封裝
11:引線
12:散熱墊
100:晶片
110:收發器電路
120:訊號接收系統
122a~122b:第一訊號接收電路
124a~124b:第二訊號接收電路
126a~126b:第三訊號接收電路
130a~130c:輸入輸出接腳
140:第一功能方塊
150:第二功能方塊
TN:外部天線
PA:第一表面
DP:干擾路徑

Claims (9)

  1. 一種晶片，包含：多個訊號接收電路，設置於該晶片中的不同位置；一收發器電路，包含：一動態開關電路，用於輸出來自該多個訊號接收電路的其中之一的一待分析訊號，且用於將該多個訊號接收電路分別接收到的多個訊號依序輸出以作為該待分析訊號；以及一基頻處理器，用於獲取該待分析訊號的頻譜與強度，且用於獲取一外部天線接收到的一輸入射頻訊號的一資料封包；以及一記憶體電路，用於儲存每個訊號接收電路的該待分析訊號的頻譜與強度，並將每個訊號接收電路的該待分析訊號的頻譜與強度傳輸至一外部計算裝置，以透過該外部計算裝置確定該收發器電路的一干擾訊號的一干擾路徑、一干擾源或其組合。
  2. 如請求項1所述之晶片，其中，該動態開關電路用於輸出該待分析訊號與該輸入射頻訊號的其中之一，該收發器電路還包含：一接收處理器，耦接於該動態開關電路與該基頻處理器之間，用於解調該待分析訊號以產生一待分析基頻訊號，且用於解調該輸入射頻訊號以產生一輸入基頻訊號，其中該基頻處理器用於自該待分析基頻訊號獲取該待分 析訊號的頻譜與強度，且用於自該輸入基頻訊號獲取該資料封包。
  3. 如請求項1所述之晶片，其中，該多個訊號接收電路包含多個第一訊號接收電路，其中該晶片用於設置於一散熱墊的一第一表面，該多個第一訊號接收電路用於傳遞來自該散熱墊上不同位置的多個第一訊號至該收發器電路。
  4. 如請求項1所述之晶片，還包含一基板、多個功能方塊或其組合，其中該多個訊號接收電路包含多個第二訊號接收電路，該多個第二訊號接收電路用於傳遞多個第二訊號至該收發器電路，其中該多個第二訊號來自該基板的不同位置，或來自該多個功能方塊中的不同功能方塊。
  5. 如請求項1所述之晶片，還包含：多個輸入輸出接腳，其中該多個訊號接收電路包含多個第三訊號接收電路，該多個第三訊號接收電路用於傳遞來自該多個輸入輸出接腳的多個第三訊號至該收發器電路。
  6. 如請求項1至5任一者所述之晶片，其中， 該多個訊號接收電路包含一金屬導線、一天線單元或其組合。
  7. 一種雜訊分析方法，適用於一雜訊分析系統，其中該雜訊分析系統包含一晶片和一外部計算裝置，該晶片包含多個訊號接收電路、一收發器電路與一記憶體電路，該方法包含：控制該收發器電路的一動態開關電路輸出來自該多個訊號接收電路的其中之一的一待分析訊號，包含：控制該動態開關電路將該多個訊號接收電路分別接收到的多個訊號依序輸出以作為該待分析訊號；控制該收發器電路的一基頻處理器獲取每個訊號接收電路的該待分析訊號的頻譜與強度，其中該基頻處理器用於獲取一外部天線接收到的一輸入射頻訊號的一資料封包；儲存每個訊號接收電路的該待分析訊號的頻譜與強度至該記憶體電路；以及透過該外部計算裝置，依據每個訊號接收電路的該待分析訊號的頻譜與強度產生對應的一顯示訊號，其中該顯示訊號用於控制一顯示器產生一顯示畫面，以確定該收發器電路的一干擾訊號的一干擾路徑、一干擾源或其組合。
  8. 如請求項7所述之雜訊分析方法，其中，透過該收發器電路的該基頻處理器獲取每個訊號接收電路的該待分析訊號的頻譜與強度包含： 透過該收發器電路的一接收處理器解調該待分析訊號以產生一待分析基頻訊號；以及透過該收發器電路的該基頻處理器自該待分析基頻訊號獲取該待分析訊號的頻譜與強度。
  9. 一種雜訊分析系統，包含：一晶片，包含：多個訊號接收電路，設置於該晶片中的不同位置；一收發器電路，包含：一動態開關電路，用於輸出來自該多個訊號接收電路的其中之一的一待分析訊號，且用於將該多個訊號接收電路分別接收到的多個訊號依序輸出以作為該待分析訊號；以及一基頻處理器，用於獲取該待分析訊號的頻譜與強度，且用於獲取一外部天線接收到的一輸入射頻訊號的一資料封包；以及一記憶體電路，用於儲存每個訊號接收電路的該待分析訊號的頻譜與強度；以及一外部計算裝置，用於依據每個訊號接收電路的該待分析訊號的頻譜與強度產生對應的一顯示訊號，其中該顯示訊號用於控制一顯示器產生一顯示畫面，以確定該收發器電路的一干擾訊號的一干擾路徑、一干擾源或其組合。
TW111113082A 2022-04-06 2022-04-06 晶片、雜訊分析系統與雜訊分析方法 TWI806535B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111113082A TWI806535B (zh) 2022-04-06 2022-04-06 晶片、雜訊分析系統與雜訊分析方法
US18/046,937 US20230327692A1 (en) 2022-04-06 2022-10-16 Chip, system of noise analysis and method of noise analysis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111113082A TWI806535B (zh) 2022-04-06 2022-04-06 晶片、雜訊分析系統與雜訊分析方法

Publications (2)

Publication Number Publication Date
TWI806535B true TWI806535B (zh) 2023-06-21
TW202341709A TW202341709A (zh) 2023-10-16

Family

ID=87803211

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111113082A TWI806535B (zh) 2022-04-06 2022-04-06 晶片、雜訊分析系統與雜訊分析方法

Country Status (2)

Country Link
US (1) US20230327692A1 (zh)
TW (1) TWI806535B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201108633A (en) * 2009-06-11 2011-03-01 Qualcomm Inc Apparatus and method for dynamic scaling of ADC sampling rate to avoid receiver interference
TWM621083U (zh) * 2020-08-25 2021-12-11 美商天線管理公司 信號位準指示器及包含其之天線組件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201108633A (en) * 2009-06-11 2011-03-01 Qualcomm Inc Apparatus and method for dynamic scaling of ADC sampling rate to avoid receiver interference
TWM621083U (zh) * 2020-08-25 2021-12-11 美商天線管理公司 信號位準指示器及包含其之天線組件

Also Published As

Publication number Publication date
TW202341709A (zh) 2023-10-16
US20230327692A1 (en) 2023-10-12

Similar Documents

Publication Publication Date Title
US8484524B2 (en) Integrated circuit with self-test feature for validating functionality of external interfaces
US10115783B2 (en) Semiconductor device, method of manufacturing the same, and signal transmitting/receiving method using the semiconductor device
US8134380B2 (en) Test probe structure
TWI416117B (zh) 探針卡
US8729651B2 (en) Semiconductor device, method of manufacturing thereof, signal transmission/reception method using such semiconductor device, and tester apparatus
US9525500B2 (en) Low-cost test/calibration system and calibrated device for low-cost test/calibration system
JP4376370B2 (ja) 高速測定対応プローブ装置
TWI806535B (zh) 晶片、雜訊分析系統與雜訊分析方法
US8593166B2 (en) Semiconductor wafer, semiconductor circuit, substrate for testing and test system
JP4357500B2 (ja) 情報処理装置
US7450964B2 (en) Semiconductor integrated circuit, checking device and method of checking semiconductor integrated circuit
CN116961779A (zh) 芯片、噪声分析系统与噪声分析方法
JP4278360B2 (ja) マルチチップパッケージｌｓｉのテスト回路
JP2004317352A (ja) 電子回路装置およびその動作試験方法
JP2004037213A (ja) 半導体パッケージ及びその製造方法並びに半導体パッケージの検査方法
JP2001060130A (ja) 半導体装置
TWI782250B (zh) 在i/o埠之間的改良的隔離
KR20200132424A (ko) 시스템 온 칩(SoC) 테스트 시스템
KR100575888B1 (ko) 패드의 용도 변경이 가능한 반도체 장치
JP2005018703A (ja) 半導体集積回路装置およびデバッグシステム
JP2011196969A (ja) 被検査装置用インタフェース回路及び、検査方法
JP2011203034A (ja) 被検査装置用インタフェース回路
JP2009103679A (ja) 集積回路の信号減衰を減少する試験システム及び関連方法
CN110907795A (zh) 测试用电路板及其操作方法
JP2000019227A (ja) 半導体装置