TWI798080B - 記憶體裝置及積體電路 - Google Patents

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Abstract

一種系統、方法、電路及裝置，包含可讀取之電腦媒體，用於管理記憶體裝置中的頁面緩衝電路。本揭示內容之一態樣為記憶體裝置，包括記憶體陣列、耦接於記憶體單元之各線的記憶體單元線以及具有耦合至記憶體單元線之頁面緩衝器的頁面緩衝電路。每個頁面緩衝包含感測閂鎖電路及儲存閂鎖電路。感測閂鎖電路包含耦接於感測節點的感測電晶體及至少一個感測閂鎖單元。儲存閂鎖電路包括至少一個儲存閂鎖單元，儲存閂鎖單元具有耦接於感測節點的第三節點和第四節點，以及耦接於感測電晶體之閘極端。感測電晶體的第二端耦接至接地端。

Description

記憶體裝置及積體電路
本揭示內容係關於儲存資料之技術，特別是關於一種記憶體裝置、積體電路及其管理方法。
積體電路記憶體裝置正逐漸變得更小、速度更快。儲存裝置之尺寸的一個限制是取決於頁面緩衝電路中感測電容的大小。為了感測儲存於儲存裝置中的資料，感測電容需要具有大的電容，因此導致了較大的面積。因此，亟需一種能提供大且穩定的電容、但具有小體積的頁面緩衝電路。
本揭示內容描述一種系統及技術，用以管理記憶體裝置中的頁面緩衝器，記憶體裝置可以是非揮發性記憶體，例如快閃記憶體。
本揭示內容之一態樣為一種記憶體裝置，包含：記憶體陣列，包含複數個記憶體單元；複數個記憶體單元線，分別連接至記憶體陣列中記憶體單元的複數條線；以及頁 面緩衝電路，包含耦接至記憶體單元線的複數個頁面緩衝器。每個頁面緩衝器包含感測閂鎖電路及儲存閂鎖電路。感測閂鎖電路包含感測電晶體，其中感測電晶體耦接於感測節點及至少一感測閂鎖單元，感測閂鎖單元具有耦接於該感測節點之第一節點及耦接於感測電晶體的第二節點。儲存閂鎖電路包含至少一儲存閂鎖單元，其中儲存閂鎖單元包含第三節點及第四節點，第三節點及該第四節點耦接於感測節點。感測電晶體包含第一端、閘極端及第二端。第一端耦接於該至少一感測閂鎖單元之第二節點，閘極端耦接於感測節點及該至少一儲存閂鎖單元的第三節點及第四節點，且第二端耦接於接地端。
在部份實施例中，至少一感測閂鎖單元包含：第一閂鎖器，包含第一反相器；第一閂鎖控制電路，耦接於第一閂鎖器及感測電晶體的第一端。該至少一儲存閂鎖單元包含：第二閂鎖器，包含第二反相器；以及第二閂鎖控制電路，耦接於第二閂鎖器及感測電晶體的閘極端。
在部份實施例中，第二閂鎖控制電路包含第一控制電晶體及第二控制電晶體。第一控制電晶體及第二控制電晶體的複數個源極端耦接於感測節點及感測電晶體的閘極端。
在部份實施例中，每一個感測閂鎖單元包含第一耦合電路及第一閂鎖器。第一耦合電路耦接於該感測節點。每一個儲存閂鎖單元還包含第二耦合電路及二閂鎖器，第二耦合電路耦接於感測節點。
在部份實施例中，每一個頁面緩衝器還包含：預充電電路，耦接於感測節點，且用以在預充電階段中對感測節點預充電；以及位元線控制電路，包含第一控制節點及第二控制節點。第一控制節點耦接於該些記憶體單元之其中一者的位元線，且第二控制節點耦接於感測節點。位元線控制電路用以：在預充電階段中對該位元線充電；以及在預充電階段後的放電階段中，透過導通感測節點及位元線，使位元線放電，以提供感測電流至記憶體單元之其中一者。
在部份實施例中，頁面緩衝器用以在預充電階段中，使位元線切斷感測節點的連線，以及在放電階段中，導通感測節點。
在部份實施例中，儲存閂鎖電路用以導通該至少一儲存閂鎖單元中之一個或複數個閂鎖控制電路，以更新至少一儲存閂鎖單元中一個或複數個閂鎖器的感測結果。
在部份實施例中，感測閂鎖電路中的感測閂鎖單元的數量及儲存閂鎖電路中的儲存閂鎖單元的數量係關聯於該些記憶體單元的記憶體類型。
在部份實施例中，儲存閂鎖電路中的儲存閂鎖單元的數量是由該記憶體類型的可儲存位元之數量來決定。
在部份實施例中，感測閂鎖電路及儲存閂鎖電路用以：當記憶體單元的記憶體類型是單級單元(Single Level Cell，簡稱SLC)時，感測閂鎖電路包含一個感測閂鎖單元、儲存閂鎖電路包含一個儲存閂鎖單元。若記 憶體單元的記憶體類型是多級單元(Multi Level Cell，簡稱MLC)，感測閂鎖電路包含一個感測閂鎖單元、儲存閂鎖電路包含二個儲存閂鎖單元。若記憶體單元的記憶體類型是三級單元(Triple Level Cell，簡稱TLC)，感測閂鎖電路包含二個感測閂鎖單元、儲存閂鎖電路包含三個儲存閂鎖單元。若記憶體單元的記憶體類型是四級單元(Quad-level cells，簡稱QLC)，感測閂鎖電路包含二個感測閂鎖單元、儲存閂鎖電路包含四個儲存閂鎖單元。
在部份實施例中，儲存閂鎖電路並不包含與感測電晶體實質上相同的電晶體。
在部份實施例中，感測閂鎖電路包含實質上與感測電晶體相同之一個或複數個電晶體。感測閂鎖電路包含複數個感測閂鎖單元，該一個或多個電晶體的數量小於該些感測閂鎖單元的數量。
本揭示內容之另一態樣為一種積體電路，包含感測閂鎖電路及儲存閂鎖電路。感測閂鎖電路包含：一感測電晶體，耦接於感測節點；至少一感測閂鎖單元，包含第一節點及第二節點，其中第一節點耦接於感測節點，第二節點耦接於感測電晶體。儲存閂鎖電路包含：至少一儲存閂鎖單元，包含第三節點及第四節點，其中第三節點及第四節點耦接於感測節點。感測電晶體包含：第一端，耦接於該至少一感測閂鎖單元的第二節點；第二端，耦接於接地端；以及閘極端，耦接於感測節點及該至少一儲存閂鎖單 元的第三節點及第四節點。
在部份實施例中，每一個感測閂鎖單元包含：第一閂鎖器，包含第一反相器；以及第一閂鎖控制電路，耦接於第一閂鎖器及感測電晶體的第一端。每一個儲存閂鎖單元包含：第二閂鎖器，包含第二反相器；以及第二閂鎖控制電路，耦於第二閂鎖器及感測電晶體的閘極端。
在部份實施例中，第一閂鎖控制電路包含用以接收設定訊號之第一電晶體及接收重置訊號之第二電晶體。
在部份實施例中，每一個感測閂鎖單元包含：第一耦合電路，耦接於感測節點及第一閂鎖器。每個儲存閂鎖單元包含：第二耦合電路，耦接於感測節點及第二閂鎖器。
在部份實施例中，感測閂鎖單元包含複數個感測閂鎖單元，且該些感測閂鎖單元的每一者分別包含第一節點及第二節點。第一節點耦接於感測節點，且第二節點耦接於感測電晶體的汲極端。儲存閂鎖單元包含複數個儲存閂鎖單元，該些儲存閂鎖單元的每一者分別包含第三節點及第四節點，其中第三節點耦接於感測節點，第四節點耦接於感測電晶體的閘極端。
在部份實施例中，感測閂鎖電路包含至少一感測電晶體，且該至少一儲存閂鎖單元並不包含實質上與感電晶體相同的電晶體。
在部份實施例中，感測閂鎖電路及儲存閂鎖電路用以具備一個等效電容。等效電容係關聯於閘極電容，閘極電容則關聯於感測電晶體，等效電容還關聯於一個或複數 個接面電容。該一個或多個接面電容關聯於感測閂鎖電路及儲存閂鎖電路中的電晶體。
在部份實施例中，等效電容關聯於感測閂鎖電路及儲存閂鎖電路中之一個或複數個金屬佈線。
在部份實施例中，閘極電容與接面電容相比，具有更接近於閾值電壓的大電容值變化。
在部份實施例中，還包含預充電電路及位元線控制電路。預充電電路耦接該感測節點，且用以在預充電階段中對感測節點預充電。位元線控制電路包含第一控制節點及第二控制節點。第一控制節點耦接於記憶體單元中的位元線，且第二控制節點耦接於感測節點。位元線控制電路用以：在預充電階段中，對位元線進行預充電；以及在預充電階段後的放電階段中，透過導通感測節點及位元線，對感測節點進行放電，以提供感測電流至記體體單元。
在部份實施例中，位元線控制電路用以在預充電段中，切斷位元線與感測節點之間的連線。
在部份實施例中，感測閂鎖電路用以：當記憶體單元儲存「0」位元時，感測節點上之感測電壓大於閾值，且感測電晶體被導通，以將被該至少一感測閂鎖單元所閂鎖的位元值改變為「0」；以及當記憶體單元儲存「1」位元時，感測節點上之感測電壓小於或等於閾值，且感測電晶體被關斷，以將被該至少一感測閂鎖單元所閂鎖的位元值維持為「1」。
在部份實施例中，儲存閂鎖電路用以：導通至少一 儲存閂鎖單元中的一個或複數個閂鎖控制電路，以更新至少一儲存閂鎖單元中一個或複數個閂鎖器的感測結果。
在部份實施例中，感測閂鎖單元包含第一類型閂鎖器，儲存閂鎖單元包含第二類型閂鎖器。第一類型閂鎖器與第二類型閂鎖器不同。
在部份實施例中，閂鎖器的第一類型及第二類型中的其中一者是三態閂鎖器(triple-state latch)或抑制閂鎖器(fighting latch)。
本揭示內容之另一態樣為一種積體電路，包含第一閂鎖電路及第二閂鎖電路。第一閂鎖電路包含感測電晶體及一個或複數個第一閂鎖單元。感測電晶體耦接於感測節點，且第一閂鎖單元耦接於感測電晶體。第二閂鎖電路包含一個或複數個第二閂鎖單元。每一個第二閂鎖單元係與第一閂鎖單元相同。感測電晶體與第二閂鎖電路中的電晶體的差異在於，感測電晶體之閘極端耦接於感測節點，且用以作為閘極電容。
在部份實施例中，積體電路還包含第三電路，用以：在第一階段中，分別對感測節點及位元線預充電，其中位元線耦接於記憶體裝置中之記憶體單元，且用以斷開該感測節點的連接；以及在第一階段後之第二階段中，透過將感測節點導通至該位元線，根據等效電容放電感測節點之感測電壓，以透過位元線在記憶體單元上產生感測電流。等效電容係依據閘極電容，閘極電容係關聯於感測電晶體。等效電容還依據於一個或複數個接面電容，接面電容係關 聯於第一閂鎖單元及第二閂鎖單元中的複數個電晶體。接面電容中之整體電容值係實質上大於閘極電容的電容值。第一閂鎖電路用以：在第二階段後，根據感測節點上被放電的感測電壓，更新被第一閂鎖電路所閂鎖的資料。第二閂鎖電路用以：導通第二電晶體中的至少一者，以將被第一閂鎖電路所閂鎖的資料更新至第二閂鎖電路中的至少一個閂鎖器。
在部份實施例中，接面電容中之整體電容值係實質上大於閘極電容的電容值。
在部份實施例中，第一閂鎖單元用以：當記憶體單元儲存位元「0」，且感測節點的感測電壓值大於閾值電壓時，導通感測電晶體，以改變被感測閂鎖器閂鎖至「0」的位元值；或當記憶體單元儲存位元「1」，且感測節點的感測電壓值小於或等閾值電壓時，關斷感測電晶體以維持被感測閂鎖單元閂鎖於「1」的位元值。
本揭示內容之另一態樣為一種管理記憶體裝置中頁面緩衝器的方法，包含下列步驟：對耦接於記憶體裝置中之記憶體單元的位元線進行預充電；對頁面緩衝器中之感測節點進行預充電，其中頁面緩衝器包含感測閂鎖電路及儲存閂鎖電路，感測閂鎖電路包含耦接於感測節點之感測電晶體及至少一感測閂鎖單元，感測閂鎖單元具有耦接於感測節點之第一節點及耦接於感測電晶體之第一端之第二節點，儲存閂鎖電路包含至少一個儲存閂鎖單元，儲存閂鎖單元具有耦接於感測節點及感測電晶體之閘極端之第 三節點及第四節點，感測節點之第二端耦接於接地端；導通位元線及感測節點，以在感測節點上放電感測電壓，以透過位元線提供感測電流至記憶體單元；以及根據感測節點上所放電的感測電壓，更新被感測閂鎖電路閂鎖的資料。
在部份實施例中，根據感測節點上所放電的感測電壓，更新被感測閂鎖電路閂鎖的資料的方法包含：當記憶體單元儲存「0」的位元值且感測節點上之感測電壓大於閾值電壓時導通感測電晶體以改變被至少一感測閂鎖單元閂鎖於「0」之位元值；或當記憶體單元儲存「1」的位元值，且感測節點之感測電壓大於或等於閾值電壓時，關斷感測電晶體，以維持被感測閂鎖單元閂鎖於「1」之位元值。
在部份實施例中，該方法還包含：導通儲存閂鎖單元中之一個或複數個閂鎖控制電路，以將感測結果寫入儲存閂鎖單元中的一個或複數個儲存閂鎖單元。
本揭示內容的另一態樣為一種快閃記憶體，包含頁面緩衝電路及位元線。頁面緩衝電路包含子電路及預充電電路。子電路具有耦接於位元線節點及感測端(或感測節點)之間的鉗位電路。預充電電路耦接於供電節點供電節點及感測端之間。鉗位電路用以穩定流經鉗位電路的電流。預充電電路用以提供預充電電壓至感測端。供電節點耦接於供電電源。位元線節點耦接於位元線。頁面緩衝電路還包含感測閂鎖電路及儲存閂鎖電路。感測閂鎖電路具有感測電晶體及第一閂鎖單元。儲存閂鎖電路具有第二閂鎖單 元。
在部份實施例中，第一閂鎖單元包含閂鎖電路、第一電晶體、第二電晶體、第三電晶體及第四電晶體，閂鎖電路耦接於資料線節點及資料線反相節點之間。第一電晶體耦接於切換節點及資料線反相節點之間。第一電晶體之閘極用以接收第一控制訊號。第二電晶體耦接於切換節點及資料線節點之間。第二電晶體之閘極用以接收第二控制訊號。第三電晶體耦接於感測連接節及連結節點之間。第三電晶體之閘極用以接收第三控制訊號。第四電晶體耦接於連結節點及接地端之間。第四電晶體之閘極耦接於資料線節點。感測電晶體耦接於切換節點及接地端之間。感測電晶體之閘極耦接於感測連接接點。感測連接節點耦接於感測端。感測閂鎖電路用以根據第三控制訊號及資料線節點之訊號，放電感測端上之電壓，以及透過感測電晶體感應感測端之電壓。
在部份實施例中，第二閂鎖單元包含閂鎖電路、第一電晶體、第二電晶體、第三電晶體及第四電晶體。閂鎖電路耦接於資料線節點及資料線反相節點之間。第一電晶體耦接於切換節點及資料線反相節點之間。第一電晶體之閘極用以接收第一控制訊號。第二電晶體耦接於切換節點及資料線節點之間。第二電晶體之閘極用以接收第二控制訊號。第三電晶體耦接於感測連接節點及連結節點之間，感測連接節點耦接於切換節點。第三電晶體之閘極用以接收第三控制訊號。第四電晶體耦接於連結節點及接地端之 間。第四電晶體之閘極耦接於資料線節點。第二閂鎖單元之切換節點耦接於感測電晶體之閘極。儲存閂鎖電路用以閂鎖感測端之電壓至預設準位。
上述技術的實現包括方法、系統、電路、電腦程序產品和電腦之可讀取媒體。在一實施例中，可以在非揮發記憶體中執行一種方法，並且該方法可以包括上述動作，例如，用於管理頁面緩衝電路的動作。在另一實施例中，一個前述的電腦程序產品可適當地實現在儲存一個或多個處理器執行的指令的非暫時性機器可讀取媒體中。上述動作可被一個或多個處理器中配置的指令來執行。前述電腦之可讀取媒體用以儲存指令，當一個或多個處理器執行時，這些指令用以使一個或多個處理器執行上述動作。
技術可由具有任何類型的多個閂鎖器且可實現各種功能的電路或設備來實現。閂鎖器可以分成兩組或更多組，每組被配置為執行對應的功能。這些組可以使用不同類型的閂鎖器，例如，三態閂鎖器或抑制閂鎖器。本揭示內容之技術能減小裝置面積(例如，頁緩衝電路和/或儲存器件的尺寸)、最小化電容器變化(例如，透過閘極電容)、降低功耗(例如，透過大面積電容)，並提高設備性能(例如，感測之精確度)。
舉例而言，記憶體中的頁面緩衝器包括多個閂鎖器，這些閂鎖器被配置為實現包含讀取、寫入和擦除等功能之操作。相較於將所有閂鎖器視為相同的技術，本揭示內容使頁面緩衝器中的閂鎖器可被分類為至少兩種電路：感測 閂鎖電路和儲存閂鎖電路。感測閂鎖電路包含具有閘極端的感測電晶體。閘極端耦接至用於通過位元線感測資料的感測節點。儲存閂鎖電路不加入感測，而只儲存來自快取資料閂鎖(cache data latch；CDL)電路或感測閂鎖電路的資料。因此，儲存閂鎖電路可以不包括感測電晶體。由於與感測電晶體相關聯的閘極電容在閾值電壓附近具有較大的電容變化，因此最小化感測電晶體的數量可以大大降低電容變化，從而增加感測節點處電容的穩定性。例如，由於不同的PVT(過程-電壓-溫度)效應，提高感測精度和/或感測良率。
本揭示內容可以用任何類型的儲存電晶體(或儲存單元)、任何類型的金屬氧化物矽(MOS)電晶體(例如n通道和/或p通道電晶體)、任何類型的雙極性電晶體(BJT)、以及任何類型的運算放大器來實現。這些技術可以應用於不同類型的儲存系統，例如二維(2D)儲存系統或三維(3D)儲存系統。這些技術可以應用於各種記憶體類型，例如SLC裝置、MLC裝置如二階單元裝置(2-level)或TLC裝置。這些技術可以應用於各種類型的非揮發性儲存設備，例如靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、快取記憶體(例如NOR和/或NAND)、電阻隨機存取記憶體(RRAM)、磁阻隨機存取記憶體(MRAM)、相變隨機存取記憶體(PCRAM)等。另外，這些技術可以應用於各種類型的裝置和系統，例如安全資料(SD)卡、嵌入式多媒體卡 (eMMC)或固態驅動器(SSD)、嵌入式系統等。
以下描述及圖式中說明了本揭示內容之實施方式的細節。實施方式、圖式及申請專利範圍已清楚呈現出本揭示內容之各特徵、觀點和優點。
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
120:主機
140:記憶區塊
141:記憶體單元
142:記憶分頁
143:電晶體
144:記憶串列
145:電晶體
146:串列選擇線
148:接地選擇線
149:共同源極線
150:記憶區塊
152:記憶分頁
154:記憶串列
156:串列選擇線
157:記憶體單元
158:接地選擇線
159:共同源極線
200:記憶體裝置
202:記憶體介面
204:控制邏輯電路
206:X-解碼器
208:資料緩衝器
210:記憶體陣列
215:位元線
220:頁面緩衝電路
222:頁面緩衝器
230:快取資料閂鎖電路
300:電壓電容的關係示意圖
302:曲線
304:曲線
306:線
400:頁面緩衝器
401:位元線
402:放電電路
404:放電電晶體
406:接面電容
408:閘極電容
410:預充電電路
412:電晶體
414:電晶體
420:位元線控制電路
422:電晶體
424:電晶體
426:電晶體
427:電晶體
428:電晶體
430:感測閂鎖電路
431:感測節點
432:感測電晶體
434:放電電晶體
440:感測閂鎖單元
440a:閂鎖單元
440b:閂鎖單元
450:儲存閂鎖電路
460:儲存閂鎖單元
460a:閂鎖單元
460b:閂鎖單元
460c:閂鎖單元
500:閂鎖單元
502:第一節點
504:第二節點
510:耦合電路
512:耦合電晶體
514:耦合電晶體
520:閂鎖器
521:節點
522:反相器
523:節點
524:反相器
530:閂鎖控制電路
532:閂鎖設定電晶體
534:閂鎖重置電晶體
602:電流路徑
604:電流路徑
632:電流路徑
652:電流路徑
SST:串列選擇電晶體
GST:接地選擇電晶體
SSL:串列選擇線
GSL:接地選擇線
CSL:共同源極線
BL:位元線
BL0-BLn:位元線
WL0-WLn:字元線
VTh:閾值電壓
VDDI:供電電壓
VStrobe:選通電壓
POS:訊號
POS0-POS4:訊號
STB:訊號
STB0-STB4:訊號
PRE:訊號
PSEN:訊號
SEN:感測節點
DISCH:訊號
BLC1-BLC3:訊號
R:訊號
R0-R4:訊號
RD:訊號
RD0-RD4:訊號
S:訊號
S0-S4:訊號
800:流程
802-808:步驟
STEP1:預充電階段
STEP2:放電階段
STEP3:感測階段
L:節點
L1-L4:節點
LB:節點
L1B:節點
L2B:節點
L3B:節點
L4B:節點
DL:節點
DLB:節點
第1A圖為根據本揭示內容之部份實施例之記憶體系統的示意圖。
第1B圖為根據本揭示內容之部份實施例之二維記憶體(2D)的示意圖。
第1C圖為根據本揭示內容之部份實施例之三維記憶體(3D)的示意圖。
第2圖為根據本揭示內容之部份實施例之具有多個頁面緩衝器的頁面緩衝電路的示意圖。
第3圖為根據本揭示內容之部份實施例中，接面電容與閘極電容之電壓電容的關係示意圖。
第4圖為根據本揭示內容之部份實施例之具有感測閂鎖電路及儲存閂鎖電路的頁面緩衝器的示意圖。
第5圖為根據本揭示內容之部份實施例之閂鎖單的示意圖。
第6A~6C圖為第5圖之頁面緩衝器於不同階段的示意圖。
第7圖為根據本揭示內容之部份實施例，第6A~6C圖中 頁面緩衝器之不同節點於不同階段的電壓變化示意圖。
第8圖為根據本揭示內容之部份實施例之管理記憶體裝置之頁面緩衝器的方法流程圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。
第1A圖為用於說明系統100的示意圖。系統100包含裝置110及主機120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。在部份實施例中，裝置110包含耦接於裝置控制器112的多個記憶體116。
在部份實施例中，裝置110是一種儲存裝置。舉 例而言，裝置110可以是一種嵌入式多媒體存儲卡(Embedded Multi Media Card)、一種安全數位卡(secure digital card)、一種固態硬碟(solid-state drive)或任何其他適合的儲存媒體。在部份實施例中，裝置110是一種智慧手錶、數位相機或媒體播放器。在部份實施例中，裝置110是一種客戶端裝置，耦接於主機120。舉例而言，裝置110是一種SD卡，設置於數位相機或媒體播放器等主機120中。
裝置控制器112是一種通用微處理器，或一種特殊應用微處理器(application-specific microcontroller)。在部份實施例中，裝置控制器112為裝置110的記憶體控制器。以下描述基於裝置控制器112是記憶體控制器所實現的各項技術。然而，以下部分描述的技術也適用於裝置控制器112不是記憶體控制器的其他情況。
處理器113用以執行指令及處理資料。指令包括韌體指令和/或其他程式指令，分別作為韌體代碼和/或其他程式代碼儲存在輔助記憶體中。資料包含對應於韌體的程式資料和/或由處理器執行的其他程式，以及其他合適的資料。在部份實施例中，處理器113是通用微處理器或專用微控制器。處理器113也作為中央處理單元(CPU)。
處理器113處理(access)來自內部記憶體114的指令和資料。在部份實施例中，內部記憶體114是靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體 (DRAM)。例如，在部份實施方式中，當裝置110是eMMC、SD卡或智慧手錶時，內部記憶體114是SRAM。在部份實施方式中，當裝置110是數位相機或媒體播放器時，內部記憶體114是DRAM。
在部份實施例中，內部記憶體是包含在裝置控制器112中的快取記憶體，如第1A圖所示。內部記憶體114用以儲存指令代碼及/或處理器113於運行時所需的資料。指令代碼對應於處理器113執行的指令。
裝置控制器112將指令代碼和/或資料從記憶體116傳送到內部記憶體114。記憶體116可為半導體裝置。在部份實施例中，記憶體116是非揮發性記憶體，用以指令和/或資料的長期儲存，例如NAND快取記憶體裝置，或其他合適的非揮發性記憶體。在記憶體116是NAND快取記憶體之實施例中，裝置110是快取記憶體設備，例如記憶卡，並且裝置控制器112是NAND快取控制器。舉例而言，在部份實施例中，當裝置110為eMMC或SD卡時，記憶體116為NAND快取；在部份實施例中，當裝置110為數位相機時，記憶體116為SD卡。在部份實施例中，當裝置110是媒體播放器時，記憶體116是硬體。
記憶體116包含多個記憶區塊。記憶體116可為二維記體，包含二維記憶區塊。記憶體116亦可為三維記憶體，包含三維記憶區塊。
第1B圖所示為根據本揭示內容之部份實施例中，在記憶體116為二維記憶體時，二維記憶區塊140示意圖。 記憶區塊140包含記憶體單元141。記憶體單元141彼此串聯，並耦接於多列位元線(bit lines；BL)BL0、BL1、...、BLn-1及BLn以形成複數個的記憶串列144。記憶體單元141還耦接於多排字元線(word lines；WL)WL0、WL1、...、WLn-1及WLn以形成複數個的記憶分頁142。
記憶區塊中每一個記憶體單元包含一個電晶體結構，電晶體結構具有閘極、汲極、源極以及由汲極與源極所定義的通道。每一個記憶體單元位於字元線和位元線間的交叉處，其中閘極連接字元線、汲極連接位元線、源極連接源極線，使記憶體單元依序地連接至接地端。在部份實施例中，快閃記憶體單元的閘極具有雙閘極結構，包括控制閘極和浮動閘極(floating gate)，其中浮動閘極懸浮(suspended)在兩個氧化物層之間，以捕捉(trap)對單元進行編程的電子。
記憶串列144包含互相串聯的多個記憶體單元141、串列選擇電晶體(string select transistor；SST)143及接地選擇電晶體(ground select transistor；GST)145。串列選擇電晶體143的閘極連接至串列選擇線(string select line；SSL)146。不同記憶串列中之串列選擇電晶體143的閘極會連接至相同的串列選擇線(SSL)。記憶體單元141之閘極分別連接至字元線WL0、WL1、...、WLn-1、WLn。記憶串列144或記憶體單元141透過接地選擇電晶體145(GST)連接至共同源極線(common source line；CSL)149。共同源極線(CSL) 149可耦接於接地端。接地選擇電晶體(GST)145之閘極連接於接地選擇線(ground select line；GSL)148。不同記憶串列144之接地選擇電晶體(GST)145之閘極連接至相同的接地選擇線(GSL)148。
記憶分頁142包含多個記憶體單元141。記憶分頁142中記憶體單元141之閘極分別串聯於字元線(WL)。當輸入電壓被施加至字元線上時，輸入電壓也會被施加至記憶分頁142中之記憶體單元141。於讀取操作中，為了讀取記憶區塊140的記憶分頁142，較低的電壓將被施加到對應於特定記憶分頁142的字元線上。同時，較高的電將被壓施加到記憶區塊140中的其他記憶分頁。
第1C圖所示為根據本揭示內容之部份實施例中，當記憶體116(如第1A圖所示)是一種3D記憶體時的3D記憶區塊150的示意圖。3D記憶區塊150可以是第1B圖中2D記憶區塊140的堆疊。記憶體單元157被佈置在三個維度中，例如XYZ坐標系，並且耦接至多個字元線以形成多個記憶分頁(導電層或字元線層)152，以及耦接至多個位元線以形成多個記憶串列154。記憶分頁152可以是在XY平面中的層，且同一層上的記憶體單元157可以耦合到一條字元線並具有相同的電壓。每個記憶分頁152可以連接到驅動電路中各自的接觸點(contact pad)，驅動電路例如是X-解碼器(或掃描驅動器)。
記憶串列154包含沿著Z方向垂直串聯的多個記憶體單元157，其中記憶體單元可以被配置為耦合到串列 選擇線(SSL)156的串列選擇電晶體SST，且記憶體單元可以被配置為耦合到接地選擇線(GSL)158之接地選擇電晶體GST。記憶串列154連接到一個或多個驅動器，例如資料驅動器。記憶體單元157的記憶串列154經由接地選擇電晶體(GST)連接到共同源極線(CSL)159。共同源極線(CSL)159可以是形成在3D記憶體的基板上的導電層(或多條導線)。共同源極線(CSL)159可耦接至接地端。
第2圖為用以說明記憶體裝置200的示例性設置的示意圖。記憶體裝置200可以被實現為第1A圖所示之記憶體116。記憶體裝置200包含記憶體陣列210。記憶體陣列210包含相互串聯的多個記憶體單元，例如第1B圖所示之記憶體單元141或第1C圖所示之記憶體單元157，這些記憶體單元耦接於多列字元線及多行位元線。
記憶體單元包含被配置為記憶元件的記憶電晶體。記憶電晶體可以包括矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon；SONOS)電晶體、浮柵電晶體、氮化物唯讀記憶體(nitride read only memory；NROM)電晶體或可以存儲電荷的任何合適的非揮發性MOS裝置。
記憶體裝置200包括記憶體介面202，記憶體介面202具有多個用於接收資料的輸入/輸出(I/O)埠，例如從一記憶體控制器接收資料，像是第1圖的裝置控制器112，或者輸入/輸出(I/O)埠可用於從記憶體陣列210 輸出資料。記憶體裝置200包括資料緩衝器208，資料緩衝器208被配置為緩衝通過記憶體介面202接收和輸出的資料。
記憶體裝置200還包括X-解碼器(或列解碼器)206和Y-解碼器(圖中未示)。每個記憶體單元通過各自的字元線耦接到X-解碼器206並且通過各自的位元線215(BL1、BL2、...、BLn)耦接到Y-解碼器。因此，X-解碼器206和Y-解碼器可以通過對應的字元線和對應的位元線215，選擇每個記憶體單元用於讀取或寫入操作。
記憶體裝置200包括頁面緩衝電路220，其包括多個頁面緩衝器222。每個頁面緩衝器222(PB1、PB2、PB3、...、PBn)通過對應的位元線215(BL1、BL2、BL3、...、BLn)連接到記憶體陣列210。在部份實施例中，頁面緩衝器222透過與對應之位元線215相關聯的資料線連接到Y解碼器，位元線215連接至記憶體陣列210中對應記憶體單元線(a corresponding line of memory cells)。頁面緩衝器用以控制對應之位元線上的電壓，以對耦接至對應位元線的記憶體單元執行操作，例如讀取、編程或擦除。
在部份實施例中，記憶體裝置200還包括快取資料閂鎖電路230(CDL)，其耦接於頁面緩衝電路220和資料緩衝器208之間。在編程或擦除操作期間，快取資料閂鎖電路230用以儲存記憶體的資料，或者用以將資料輸 出至頁面緩衝電路220中之一個或多個頁面緩衝器222。在讀取操作期間，快取資料閂鎖電路230用以儲存來自頁面緩衝電路220中一或多個頁面緩衝器222的資料，或者輸出資料至資料緩衝器208。
記憶體裝置200還包含控制邏輯電路204、資料緩衝器208、頁面緩衝電路220及快取資料閂鎖電路230。控制邏輯電路204耦接於記憶體裝置200中之元件。記憶體裝置200包含X-解碼器及Y-解碼器。控制邏輯電路204用以接收指令(command)、位址資訊(address information)及/或資料，例如透過記憶體介面202，接收來自於如第1A圖所示之裝置控制器112的記憶體控制器的資料。控制邏輯電路204還可處理指令(command)、位址資訊(address information)及/或資料，例如，用以產生記憶體陣列210中(例如：區塊或頁面的)實體位址訊息。
在部份實施例中，控制邏輯電路204包含資料暫存器、SRAM緩衝器、位址產生器、模式邏輯電路(mode logic)及狀態機器(state machine)。模式邏輯電路用以確認是否存在讀取或寫入操作，並將確認結果提供給狀態機器。
在寫入操作期間，控制邏輯電路204中的資料暫存器可暫存來自記憶體介面202的輸入資料，且控制邏輯電路204中的位址產生器可以產生對應的實體位址，以將輸入資料儲存在記憶體陣列210的指定記憶體單元中。位 址產生器可以連接並控制X-解碼器206和Y-解碼器，以通過對應的字元線和位元線選擇指定的記憶單元。只要有供電電壓，SRAM緩衝器就可以將來自資料暫存器的輸入資料保留在其記憶體中。狀態機器用以處理來自SRAM緩衝器的寫入訊號，且向電壓產生器提供控制信號。電壓產生器可以向X-解碼器206和/或Y-解碼器提供寫入電壓。Y-解碼器用以將寫入電壓輸出到多條位元線(BL)，以將輸入資料儲存在指定的多個記憶體單元中。
在讀取操作期間，狀態機器可對電壓產生器和頁面緩衝電路220提供控制訊號。電壓產生器提供讀取電壓至X-解碼器206和Y-解碼器，以選擇記憶體單元。頁面緩衝器222可以透過耦接至頁面緩衝器222及被選擇之記憶體單元的位元線215，感測代表儲存於被選擇之記憶體單元中的資料位元(「1」或「0」)的小功率訊號(如：電流信號)。感測放大器可將小功率訊號之振幅(swing)放大至可被識別的邏輯準位，因此資料位元可被記憶體裝置200內部或外部的邏輯電路正確解譯(interpreted)。在部份實施例中，感測放大器包含頁面緩衝電路220和/或快取資料閂鎖電路230。資料緩衝器208可接收來自感測放大器的已放大電壓，並通過記憶體介面202，將放大的功率訊號輸出到記憶體裝置200外部的邏輯電路。
為了透過感測流經對應位元線的電流，以感測記憶體單元中儲存之資料，頁面緩衝器須在感測節點上具備電容，以對感測節點預充電或放電。在頁面緩衝器之預充電 階段，感測節點之電容被預充電至預設之感測電壓。接著，在預充電階段後之放電階段，被儲存於電容中的電荷透過感測電流放電，感測電流流經對應的位元線而至記憶體單元。被頁面緩衝器中一個或多個栓鎖器所閂鎖的位元值可以根據感測節點上的放電感測電壓VSEN更新。
在放電階段後之感測階段(或稱選通(strobing)階段)，若記憶體單元儲存的位元為「0」，感測節點上的放電感測電壓VSEN可以大於預設的閾值電壓VTh，例如：關聯於頁面緩衝器內閂鎖器的選通電壓(strobe voltage)VStrobe。據此，頁面緩衝器可用以將一個或多個閂鎖器所閂鎖之位元值「1」更新為感測值「0」，或將感測值「0」至一個或多個閂鎖器。相對地，若記憶體單元儲存之位元值為「1」，則感測節點上的放電感測電壓VSEN可以小於或等於閾值電壓VTh。據此，頁面緩衝器可被用以維持(或保持)被一個或多個閂鎖器閂鎖的位元值「1」。
若感測節點上的電容值並不穩定且突然變化，例如趨近於閾值電壓VTh，則感測結果可能是錯誤的。若感測節點上的電容過小，預充電及放電階段將無法完整執行以進行感測。因此，頁面緩衝器需要大且穩定的電容值，使感測節點上的電容能被完整地預充電或放電，進而實現精準的感測。
在部份實施例中，電晶體(如MOSFET)被應用為耦接於頁面緩衝器之感測節點的電容(如，MOS電容)。然而，具有高電容值的電晶體傾向於具有大體積因而會佔 用大面積，導致頁面緩衝器的整體面積上升。
在部份實施例中，頁面緩衝器包含相同的多個閂鎖單元。每個閂鎖單元包含耦接於對應的感測電晶體及對應的耦合電晶體之間的閂鎖器，其中感測電晶體及耦合電晶體皆耦接於感測節點。每個感測電晶體具有耦接於感測節點的閘極端，且能作為閘極電容。每個耦合電晶體具有耦接於感測節點之汲極端(或源極)，且能作為接面電容。代替在頁面緩衝器中之MOS電容器，頁面緩衝器的感測節點上的等效電容由「關聯於閂鎖單元中對應的感測電晶體的閘極電容」、「關聯於閂鎖單元中對應的耦合電晶體的接面電容」和「頁面緩衝器中的金屬線佈線」來確定。
第3圖所示為根據本揭示內容之部份實施例中，接面電容與閘極電容之電壓電容的關係示意圖300。當感測電晶體的閘極和源極之間的電壓VGS變化時，接面電容的電容值根據電容值-電壓(capacitance-voltage；CV)曲線302變化、閘極電容的電容值根據CV曲線304變化。線306表示頁面緩衝器之電壓VGS的感測工作範圍。CV曲線302和304表示在閾值電壓VTh附近，閘極電容的電容值比接面電容的電容值有更大變化(如斜率變化)。因此，若閘極電容的數量與接面電容器的數量之比值很大，例如等於1，則感測節點處的電容值可能在預定閾值電壓VTh附近有明顯變化，而可能導致錯誤的感測結果。
本揭示內容提供具有大且穩定之電容值的頁面緩衝器以偵測記憶單元中儲存的資料，例如：透過最小化頁 面緩衝器中閘極電容的影響。在部份實施例中，如第4圖所討論之細節，頁面緩衝器中之閂鎖單元可被分類為至少兩種電路：「感測閂鎖電路」及「儲存閂鎖電路」。感測閂鎖電路包含一個或多個閂鎖單元，這一或多個閂鎖單元耦接於感測電晶體，且其閘極連接於感測節點，以透過位元線感測資料。一個或多個閂鎖單元係共用(share)感測電晶體。儲存閂鎖電路並不加入感測，僅儲存感測閂鎖電路或快取資料閂鎖電路(如第2圖所示的快取資料閂鎖電路230)中的資料。因此，儲存閂鎖電路可不包含該感測電晶體。據此，將可最小化關聯於頁面緩衝器中感測電晶體之閘極電容的影響，以增加感測節點處的電容值的穩定性，從而提高頁面緩衝器的感測精度和/或感測良率。
在部份實施例中，頁面緩衝器中該些閂鎖單元的數量是根據記憶體陣列之記憶體單元的記憶體單元類型所決定。舉例而言，若記憶體單元之記憶體單元類型是SLC，則記憶體單元之頁面緩衝器可包含兩個閂鎖單元。若記憶體單元之記憶體單元類型是MLC，則記憶體單元之頁面緩衝器可包含三個閂鎖單元。若記憶體單元之記憶體單元類型是TLC，則記憶體單元之頁面緩衝器可包含五個閂鎖單元。若記憶體單元之記憶體單元類型是QLC，則記憶體單元之頁面緩衝器可包含六個閂鎖單元。僅用於舉例說明，以下描述包含五個閂鎖單元且適用於TLC之頁面緩衝器。
第4圖所示為根據本揭示內容之部份實施例的頁 面緩衝器400示意圖。頁面緩衝器400可以由第2圖之頁面緩衝器222來實現。頁面緩衝器400包含五個閂鎖單元440a、440b、460a、460b、460c，且這五個閂鎖單元可被分類為兩種電路：「感測閂鎖電路430」及「儲存閂鎖電路450」。感測閂鎖電路430用以透過位元線401，感測記憶體單元中儲存的資料。儲存閂鎖電路450用以儲存感測閂鎖電路430或快取資料閂鎖電路(如第2圖所示的快取資料閂鎖電路230)之資料。
前述五個閂鎖單元的每一者可具有相同結構。如第5圖所示，閂鎖單元500包含第一節點(如輸入節點)502及第二節點(如輸出節點)504。閂鎖單元500包含閂鎖器520。閂鎖器520耦接於耦合電路510及閂鎖控制電路530之間。耦合電路510耦接於第一節點，閂鎖控制電路530耦接於第二節點。
閂鎖器520包含一對第一反相器522及第二反相器524。閂鎖器520可為三態閂鎖器或抑制閂鎖器。第一反相器522用以接收對應之訊號POS。第二反相器524用以接收對應之待命訊號STB。對應於節點(LB)521的電壓的數值，相反於對應於節點(L)523的電壓的數值，其中節點(LB)521在反相器522、524之間，節點(L)523在反相器522、524之間。閂鎖器520透過更新節點(LB)521及/或節點(L)523之數值，以儲存資料。
耦合電路510包含第一耦合電晶體512及第二耦合電晶體514。第一耦合電晶體512及第二耦合電晶體 514皆可為N通道電晶體(NMOS)。第一耦合電晶體512包含閘極端、汲極端及源極端，閘極端用以接收控制訊號RD。汲極端耦接於第一節點502，源極端耦接於第二耦合電晶體514之汲極端。第二耦合電晶體514的源極端耦接於接地端且閘極端耦接於第一反相器522(如耦接於節點(L)523)。
閂鎖控制電路530包含閂鎖設定電晶體532及閂鎖重置電晶體534。閂鎖設定電晶體532耦接於節點(LB)521及第二節點504之間。閂鎖重置電晶體534耦接於節點(L)523及第二節點504之間。閂鎖設定電晶體532之閘極用以接收設定訊號S，其汲極端耦接於節點(LB)521、其源極耦接於第二節點504。閂鎖重置電晶體534之閘極用以接收重置訊號R、其汲極端耦接於節點(L)523其源極耦接於第二節點504。因此，閂鎖設定電晶體532及閂鎖重置電晶體534之源極皆耦接於第二節點504。
對於本揭示內容中的頁面緩衝器，感測閂鎖電路和儲存閂鎖電路中的任一者都包含至少一個閂鎖單元。對於較少層級的記憶體，例如SLC或MLC，感測閂鎖電路可以只具有一個閂鎖單元。對於更高層級的記憶體，例如TLC或QLC，感測閂鎖電路可以包含一個或多個其他閂鎖單元，用以執行快速寫入(quick pass write；QPW)操作。舉例而言：感測閂鎖電路可以包含用於TLC和QLC的兩個閂鎖單元。儲存閂鎖電路中閂鎖單元的數量是根據儲存在記憶體單元中的位元值而定。例如，儲存閂鎖電路可包 括一個用於SLC的閂鎖單元、兩個用於MLC的閂鎖單元、三個用於TLC的閂鎖單元以及四個用於QLC的閂鎖單元。
復請參閱第4圖，對於TLC記憶體單元來說，感測閂鎖電路430包含兩個感測閂鎖單元(或感測閂鎖器)440a、440b(在此通稱為多個感測閂鎖單元440或各自稱為感測閂鎖單元440)。儲存閂鎖電路450包括三個閂鎖單元(或儲存閂鎖器)460a、460b、460c(在此通稱為多個儲存閂鎖單元460或各自稱為儲存閂鎖單元460)。
感測閂鎖電路430還包含感測電晶體432，其耦接於多個感測閂鎖單元440，儲存閂鎖電路450並不包含感測電晶體。感測閂鎖電路430及儲存閂鎖電路450中之閂鎖器可為三態閂鎖器、抑制閂鎖器或任何適合類型之閂鎖器。在部份實施例中，該些閂鎖器為相同類型。在部份實施例中，由於感測閂鎖電路430及儲存閂鎖電路450用以執行不同功能，例如感測資料相對於儲存資料，因此感測閂鎖電路430和儲存閂鎖電路450中的閂鎖器亦可為不同類型。
感測電晶體432之閘極端耦接於感測節點(SEN)431、其源極端耦接於接地端，其汲極端耦接於感測閂鎖單元440。感測電晶體432之功能用以作為閘極電容408。每個感測閂鎖單元440之第一節點(如：第5圖所示之第一節點502)耦接於感測節點431。舉例而言，感測閂鎖 單元440之耦合電路(如：第5圖所示之耦合電路510)中之第一耦合電晶體(如：第5圖所示之耦合電晶體)耦接於感測節點431。第一耦合電晶體之功能作為接面電容406。每一個感測閂鎖單元440之第二節點(如，第5圖所示之第二節點504)耦接於感測電晶體432之汲極端。舉例而言，感測閂鎖單元440之閂鎖控制電路(如：第5圖所示之閂鎖控制電路530)耦接於感測電晶體432之汲極端。感測閂鎖電路430透過更新「節點(DLB)或節點(L1B)(如：第5圖所示之節點521(LB))」的數值及/或「節點(DL)或節點(L1)(如：第5圖所示之節點(L)523)」的數值來感測資料。
在部份實施例中，感測閂鎖電路430包含放電電晶體434，其閘極用以接收放電訊號、其源極耦接於接地端、其汲極端耦接於感測閂鎖單元440，例如：感測閂鎖單元440之第二節點。
儲存閂鎖電路450包含三個可並聯之儲存閂鎖單元460。每個儲存閂鎖單元460之第三節點(如第5圖所示之第一節點502)耦接於感測節點431，其第四節點(如第5圖所示之504)耦接於感測節點431。舉例而言，儲存閂鎖單元460之耦合電路中之第一耦合電晶體(如第5圖所示之耦合電晶體512)耦接於感測節點431。因此，第一耦合電晶體之功能用以作為接面電容406。相似地，儲存閂鎖單元460中閂鎖控制電路的電晶體(如：第5圖所示之閂鎖設定電晶體532及閂鎖重置電晶體534)亦可 耦接於感測節點431及感測電晶體432之閘極。因此，儲存閂鎖電路450之閂鎖控制電路中之電晶體亦可作為接面電容406。
頁面緩衝器400的感測節點431上之等效電容是基於閘極電容408、接面電容406及頁面緩衝器400之金屬線佈線而決定。如第4圖所示，感測閂鎖單元440中的第一耦合電晶體、儲存閂鎖單元460的第一耦合電晶體及儲存閂鎖單元460的閂鎖控制電路中的閂鎖設定電晶體和閂鎖重置電晶體中的每一個都可以作為接面電容406。相對地，只有一個感測電晶體432作為閘極電容408。因此，在頁面緩衝器400中，閘極電容之數量與接面電容之數量的比值能大幅降低，如：1/11。據此，感測電晶體432之電容值實質上會小於接面電容406的整體電容值，且閘極電容對於等效電容(與等效電容值)的影響能被大幅抑制，增加了等效電容值在閾值電壓VTh(如：VStrobe)附近的穩定性。
在部份實施例中，如第4圖所示，頁面緩衝器400包含預充電電路410及位元線控制電路(或鉗位電路)420。預充電電路410耦接於感測節點431。位元線控制電路420之第一控制節點耦接於位元線401，其第二控制節點耦接於感測節點431。第6A~6C及7圖說明其細節如後：預充電電路410用以在預充電階段時對感測節點431預充電。位元線控制電路420用以在預充電階段時，對位元線401預充電，以及在預充電階段後之放電階段，使感測節 點431放電。
如第4圖所示，預充電電路包含兩個P通道電晶體412和414(如PMOS電晶體)，其串聯於供電電壓VDDI及感測節點431之間。電晶體412之源極端用以接收供電電壓VDDI、其閘極端用以接收預充電控制訊號PRE。電晶體414之閘極端用以接收預充電致能訊號PSEN，其源極端耦接於電晶體412之汲極端，其汲極端耦接於感測節點431。
如第4圖所示，位元線控制電路420包含P通道電晶體422、三個N通道電晶體424、426、428及N通道電晶體427。P通道電晶體422用以接收供電電壓VDDI。N通道電晶體424、426、428用以分別接收位元線控制訊號BLC1、BLC2、BLC3。N通道電晶體427用以耦接至接地端。電晶體422之源極端用以接收供電電壓VDDI，其閘極端耦接於感測閂鎖電路430，如：感測閂鎖單元440a之閂鎖器中的節點(DLB)。電晶體426之汲極端耦接於電晶體422之汲極端，其閘極端用以接收位元線控制訊號BLC2，其源極端用以耦接於電晶體427之汲極端。電晶體427之源極端耦接於接地端，其閘極端耦接於電晶體422之閘極端。預充電電路410透過連接「電晶體412之汲極端及電晶體414之源極端之間」的節點及「電晶體422之汲極端及電晶體426之汲極端之間」之節點，以耦接於位元線控制電路420。電晶體424之汲極端耦接於位元線401，其閘極端耦接於電晶體426之源極端 與電晶體427之汲極端之間的節點。電晶體428之汲極端耦接於電晶體424之源極端，其源極端耦接於感測節點431，其閘極端用以接收位元線控制訊號BLC3。
在部份實施例中，頁面緩衝器400包含放電電路402，其包含放電電晶體404，如：N通道電晶體。放電電晶體404之汲極端耦接於電晶體424之汲極端，其閘極端用以接收放電訊號DISCH，其源極端耦接於接地端。
第6A~6C圖為第4圖所示之頁面緩衝器於不同階段(或步驟)中的電路示意圖600、630、650，階段包含預充電階段(STEP1)、放電階段(STEP2)及感測階段(STEP3)。第7圖所示為頁面緩衝器400運作於第6A~6C圖之各階段中，不同節點的電壓變化時序圖。
最初，如第6圖所示，在感測閂鎖電路430中，感測閂鎖單元440之節點(DLB)維持對應於位元「0」之低電壓(如：VSS)，且在節點(LB)為對應於位元「1」之高電壓。P通道電晶體422在其閘極端耦接至節點(DLB)時導通，且N通道電晶體427在其閘極端耦接至節點(DLB)時關斷。
在預充電階段時，如第6A圖及第7圖的預充電階段STEP1所示，電晶體414透過以其閘極端接收對應的訊號PSEN(低電壓準位)而導通。因此，預充電電路410會被導通，以將感測節點431從較低電壓準位(如：對應於位元「0」)預充電至較高電壓準位(如：預設之感測電壓)。感測節點431可透過電晶體422及電晶體414，沿 著電流路徑602自供電電壓預充電。
在預充電階段時，N通道電晶體424、426透過接收對應之控制訊號BLC1、BLC2而導通，N通道電晶體428則關斷。因此，位元線401將透過供電電壓，經由電晶體422、426、424之電流路徑604，預充電至預設的位元線電壓。當電晶體428關斷時，位元線會斷開與感測節點431之連接。感測節點431上預設之感測電壓可以高於位元線401上預設之位元線電壓。
在預充電階段後之放電階段時，如第6B圖及第7圖之放電階段STEP2所示，電晶體414透過將其閘極端的訊號PSEN從低電位改變至高電位而關斷。因此，電流路徑602也被關閉。據此，感測節點431不再被預充電電路410充電。相反地，電晶體428透過其閘極端接收致能訊號BLC3(高電壓)而導通，且感測節點會與位元線401電性連接。據此，感測節點431上預設之感測電壓會透過提供至位元線401之感測電流而放電，感測電流沿著電流路徑632流經電晶體428、424而至位元線401。
在預充電階段與放電階段中，如第7圖所示，感測閂鎖單元440之閂鎖控制電路(如：第5圖所示之閂鎖控制電路530)被關斷，例如：透過在控制訊號R0為低準位時維持閂鎖重置電晶體(如：第5圖所示之閂鎖重置電晶體534)關斷。感測閂鎖單元440之閂鎖器中之第一反相器(如：第5圖所示之反相器522)透過接收低準位之訊號POS0而導通。據此，儲存於感測閂鎖單元440中 的位元值(如，節點(DL)上之「1」)將會維持相同的數值。
在放電階段結束時，感測節點431上放電後的感測電壓可以表示為電壓VSEN。感測閂鎖單元440中閂鎖的位元值會根據放電後的感測電壓VSEN而決定。在放電階段後的感測階段(或選通階段)時，閂鎖控制電路會被導通，例如：透過將控制訊號R0改變為高準位以導通閂鎖重置電晶體。感測閂鎖單元440中之第一反相器會被關斷，例如：透過將第一反相器之訊號POS0改變為高準位。感測閂鎖單元440中之第二反相器(如：第5圖所示之第二反相器524)可以被導通，使節點(DL)及節點(DLB)之位元值為相反。
當耦接於位元線401之記憶體單元所儲存之位元值為「1」時，電壓VSEN小於(或等於)閾值電壓，例如：VStrobe，且感測電晶體432被關斷。因此，節點(DL)上之位元值「1」會保持不變，以對應於記憶體單元中儲存之位元值「1」。
當耦接於位元線之記憶體單元所儲存的位元值為「0」時，電壓VSEN將大於閾值電壓，以導通感測電晶體432。如第6C圖及第7圖所示之感測階段STEP3，由於閂鎖重置電晶體被導通，且節點(DL)上對應於位元值「1」的高電位將會沿著電流路徑652，被放電至對應於位元值「0」之低電位。據此，節點(DLB)上之位元值「0」將會透過感測閂鎖單元440之第二反相器，被改變至位元值 「1」。因此，感測閂鎖單元440中之閂鎖器之節點(DL)上之位元值「0」會被更新至對應於記憶體單元中儲存之位元值「0」。
在部份實施例中，儲存閂鎖電路450用以導通儲存閂鎖單元460中一個或多個閂鎖控制電路，以在儲存閂鎖單元460中之一個或多個閂鎖器寫入感測結果，例如：於感測階段，或於感測階段後之儲存階段中。舉例而言，為了儲存感測結果「0」，儲存閂鎖單元460之閂鎖控制電路(如：第5圖所示之閂鎖控制電路530)將被導通，如：透過將控制訊號S2從低電位改變至高電位。由於感測電大於閾值電壓，儲存閂鎖單元460中閂鎖器之節點(L1B)上對應於位元值「0」之電壓值將會被拉高(pull high)至對應於位元值「1」的電壓，且儲存閂鎖單元460中閂鎖器之節點(L1)上對應於位元值「1」的電壓會被拉低(pull down)至對應於位元值「0」的電壓。
第8圖用於說明根據本揭示內容之部份實施例之管理記憶體裝置中頁面緩衝電路的流程800。記憶體裝置可以是第1A圖所示之記憶體116，或者為第2圖所示之記憶體裝置200。記憶體裝置包含記憶體陣列，其具有多個記憶體單元，例如第1B圖所示之記憶體單元141或第1C圖所示之記憶體單元157。記憶體單元串聯於多行(column)且連接於記憶體單元線(如：位元線)。頁面緩衝電路可以是第2圖所示之頁面緩衝電路220。頁面緩衝電路包含多個頁面緩衝器，例如第2圖所示之頁面緩衝 器222或第4圖所示之頁面緩衝器400。每個頁面緩衝器透過對應之位元線，耦接於對應之記憶體單元。每個頁面緩衝器可被控制邏輯電路管理或控制，例如：第2圖所示之記憶體裝置中的控制邏輯電路204。流程800可以由管理頁面緩衝器之控制邏輯電路來執行。
頁面緩衝器包含感測閂鎖電路(如：第4圖所示之感測閂鎖電路430)及儲存閂鎖電路(如：第4圖所示之儲存閂鎖電路450)。感測閂鎖電路包含耦接於感測節點之感測電晶體(如：第4圖所示之感測電晶體432)(如：第4圖所示之感測節點431)及至少一個感測閂鎖單元(如：第4圖所示之感測閂鎖單元440)。至少一個感測閂鎖單元之第一節點耦接於感測節點，且其第二節點耦接於感測電晶體。儲存閂鎖電路包含至少一個儲存閂鎖單元(如：第4圖所示之儲存閂鎖單元460)，至少一個儲存閂鎖單元的第三節點及第四節點皆耦接於感測節點。感測電晶體之第一端(如汲極端)耦接於至少一個感測閂鎖單元之第二節點，其閘極端耦接於感測節點及至少一個儲存閂鎖單元之第三節點及第四節，其第二端(如源極端)則耦接於接地端。
感測閂鎖電路及儲存閂鎖電路可以配置為具有感測用之電容(或具有等效電容)，其關聯於閘極電容(如：第4圖所示之閘極電容408)及感測閂鎖電路與儲存閂鎖電路中之一個或複數個寄生接面電容(如：第4圖所示之接面電容406)。閘極電容關聯於感測電晶體。感測用之 電容還可以關聯於感測閂鎖電路及儲存閂鎖電路中的一個或多個金屬佈線。與接面電容相比，閘極電容在閾值電壓附近可以具有更大的電容值變化。
在部份實施例中，儲存閂鎖電路並不包含感測電晶體。感測閂鎖電路只包含一個感測電晶體。在部份實施例中，感測閂鎖電路包含多個感測電晶體及多個感測閂鎖單元，且感測電晶體的數量小於感測閂鎖單元的數量。
感測閂鎖單元及儲存閂鎖單元可以具有相同類型之閂鎖單元，如：第5圖所示之閂鎖單元500。在部份實施例中，每個至少一感測閂鎖單元包含第一閂鎖器(如第5圖所示之閂鎖器520)及第一閂鎖控制電路(如第5圖所示之閂鎖控制電路530)。第一閂鎖器具有第一反相器(如第5圖所示之反相器522和524)。第一閂鎖控制電路耦接於第一閂鎖器及感測電晶體的第一端。每個至少一感測閂鎖單元還可包含第一耦合電路(如第5圖所示之耦合電路510)，第一耦合電路耦接於感測節點及第一閂鎖器。
在部份實施例中，每個至少一儲存閂鎖單元包含第二閂鎖器(如第5圖所示之閂鎖器520)及第二閂鎖控制電路(如第5圖所示之閂鎖控制電路530)。第二閂鎖器具有第二反相器(如第5圖所示之反相器522和524)。第二閂鎖控制電路耦接於第二閂鎖器及感測電晶體之閘極端。每個至少一儲存閂鎖單元還可包含第二耦合電路(如第5圖所示之耦合電路510)，第二耦合電路耦接於感測節點及第二閂鎖器。
在部份實施例中，感測閂鎖單元包含第一類型之閂鎖器，儲存閂鎖單元包含第二類型之閂鎖器，其中第一類型之閂鎖器與第二類型之閂鎖器相異。第一類型之閂鎖器及第二類型之閂鎖器中的任一者可為三態閂鎖器或抑制閂鎖器。第一類型之閂鎖器與第二類型之閂鎖器相異。
在部份實施例中，頁面緩衝器還可包含預充電電路(如第4圖所示之預充電電路410)及位元線控制電路(如第4圖所示之位元線控制電路420)。預充電電路耦接於感測節點。位元線控制電路之第一控制節點耦接於位元線，其第二控制節點耦接於感測節點。頁面緩衝器還可包含放電電路，例如第4圖所示之放電電路402，其耦接於位元線控制電路。
在部份實施例中，感測閂鎖電路之至少一感測閂鎖單元的數量及儲存閂鎖電路中之至少一儲存閂鎖單元的數量關連於記憶體單元的記憶體單元類型。儲存閂鎖電路之至少一儲存閂鎖單元的數量可以根據記憶體類型中所儲存的位元值數量來決定。感測閂鎖電路包含兩個或多個感測閂鎖單元，例如用以快速寫入(quick pass write；QPW)操作。
在部份實施例中，記憶體單元之記憶體單元類型為SLC，且感測閂鎖電路包含一個感測閂鎖單元，儲存閂鎖電路包含一個儲存閂鎖單元。在部份實施例中，記憶體單元之記憶體單元類型為MLC，且感測閂鎖電路包含一個感測閂鎖單元，儲存閂鎖電路包含兩個儲存閂鎖單元。在部 份實施例中，記憶體單元之記憶體單元類型為TLC，且感測閂鎖電路包含兩個感測閂鎖單元，儲存閂鎖電路包含三個儲存閂鎖單元。在部份實施例中，記憶體單元之記憶體單元類型為QLC，且感測閂鎖電路包含兩個感測閂鎖單元，儲存閂鎖電路包含四個儲存閂鎖單元。
在步驟802中，在預充電階段中，透過對應於位元線之頁面緩衝器，對耦接於記憶體裝置之記憶體單元之位元線預充電。舉例而言，如第6A圖及第7圖所示，位元線控制電路會被導通以沿著電流路徑(如第6A圖所示之電流路徑604)對位元線預充電。位元線控制電路包含多個電晶體，如第4圖所示之電晶體422、424、426、427、428。當控制訊號BLC2導通電晶體426且電晶體424被控制訊號導通時，位元線控制電路可以被導通。位元線控制電路用以斷開位元線至感測節點之導通連接，例如透過保持電晶體428為關斷。
在步驟804中，在預充電階段中，對頁面緩衝器之感測閂鎖電路的感測節點預充電。舉例而言，如第6A圖及第7圖所示，頁面緩衝器之預充電電路會被導通而形成電流路徑(如第6A圖所示之電流路徑602)，以將感測節點預充電至預設之感測電壓。透過預充電致能訊號PSEN導通耦接於感測節點之電晶體(如第4圖所示之電晶體414)，預充電電路將可隨之被導通。
在步驟806中，在預充電階段後之放電階段中，透過連接於感測節點之位元線，對感測節點上之預設的感 測電壓放電，以透過位元線提供感測電流至記憶體單元。舉例而言，如第6B圖及第7圖所示，預充電電路被關斷，以停止對感測節點充電(例如透過關斷耦接於感測節點之電晶體)。感測節點將導通至位元線，如透過導通位元線控制電路中之電晶體428。預設之感測電壓將大於位元線電壓。因此，電流路徑(如電流路徑632)將形成以放電感測節點之感測電壓。在放電階段結束時，放電後的感測電壓將可被降低至電壓VSEN。
在步驟808中，在放電階段後之感測階段中，根據感測節點上放電的感測電壓，更新感測閂鎖電路閂鎖之資料。舉例而言，如第6C圖及第7圖所示，感測閂鎖電路中閂鎖器之節點(如節點(DL))的資料，且被感測閂鎖電路閂鎖之位元值為「1」，且感測閂鎖電路中閂鎖器之另一節點(如：節點(DLB))的位元值為「0」。當感測階段中，感測閂鎖電路之閂鎖控制電路將被導通。
在部份實施例中，若記憶體單元儲存之位元值為「1」、放電感測電壓VSEN小於或等於閾值電壓(如第7圖所示之VStrobe)，則感測電晶體將被關斷，且被感測閂鎖電路中閂鎖器閂鎖之位元值「1」會被保持固定不變，即對應於記憶體單元所儲存之位元值「1」。
在部份實施例中，若記憶體單元儲存之位元值為「0」、放電感測電壓VSEN大於閾值電壓，則感測電晶體將被導通，且被感測閂鎖電路中閂鎖器所閂鎖之位元值「1」將被改變為位元值「0」，即對應於記憶體單元中儲存之位 元值「0」。
在部份實施例中，在感測階段或感測階段後之儲存階段中，儲存閂鎖電路用以導通一個或複數個閂鎖控制電路，以在儲存閂鎖電路之一個或多個閂鎖器中寫入感測結果。在部份實施例中，被儲存閂鎖電路閂鎖之資料還會被快取資料閂鎖電路CDL(如第2圖所示)所快取。
本揭示內容之實施例可被實現為一個或多個電腦程序產品，例如一個或多個電腦程序指令模組，其被編碼於一種電腦可讀取媒體上，用以由資料處理設備執行或控制其操作。電腦可讀取媒體可以是可讀寫儲存裝置(machine-readable storage device)、可讀寫儲存基板(machine-readable storage substrate)、記憶體或以上之一個或多個的組合。前述「資料處理設備」包含處理資料資料的所有裝置、設備和機器，例如可編程處理器、電腦或多個處理器或電腦。除了硬體之外，資料處理設備還可以包含電腦程序建立以執行環境的代碼，例如，構成處理器韌體、協定疊(protocol stack)、資料庫管理系統、操作系統或一種或多種的組合的代碼。
系統可以涵蓋用於處理資料的所有裝置、設備和機器，包括例如可編程處理器、電腦或多個處理器或電腦。除了硬體之外，資料處理設備還可以包含電腦程序建立以執行環境的代碼，例如，構成處理器韌體、協定疊(protocol stack)、資料庫管理系統、操作系統或一種或多種的組合的代碼。
電腦程式(或稱為程序、軟體、應用程序、腳本或代碼)可以任何形式的編程語言編寫，包括編譯或解釋語言，並且它可以以任何形式部署，包括作為獨立程式或作為模組、元件、子程式或其他適合在運算環境中使用的單元。電腦程式不一定對應於文件系統中的文件。電腦程式可以儲存在包含其他程序或資料的文件的一部分中(例如，儲存在標記語言文檔中的一個或多個腳本)、專用於所討論程式的單個文件或多個協調文件(例如儲存一個或多個模組、子程式或部分代碼的文件)。電腦程式可以佈署以於一台或多台電腦上執行，以位於一個站點或分佈在多個站點，且連接至通訊網路。
本揭示內容中描述的流程與邏輯可由一個或多個可編程處理器執行，處理器執行一個或多個電腦程序以執行本揭示內容所描述的功能。流程與邏輯也可以由專用邏輯電路執行，並且資料處理設備也可以實現為專用邏輯電路，例如現場可程式化邏輯閘陣列(field programmable gate array；FPGA)或特殊應用積體電路(application specific integrated circuit；ASIC)。
適合於執行電腦程式的處理器包括，例如通用和專用微處理器，以及任何類型的資料電腦中的任何一個或多個處理器。一般言，處理器將從唯讀記憶體、隨機存取記憶體或兩者接收指令和資料。電腦的基本元件可以包括用於執行指令的處理器和用於儲存指令和資料的一個或多個記憶體裝置。一般言，電腦還可以包括或可操作地耦合以 從一個或多個用於儲存資料的大容量記憶體裝置(例如，磁記憶體、磁光記憶體或光疊)接收、傳輸資料或兩者。然而，前述設備並非必須。適用於儲存電腦程式指令和資料的可讀取媒體可以包括所有形式的非揮發性記憶體和記憶體裝置，例如半導體儲存裝置之EPROM、EEPROM，以及快取記憶體、光碟等。處理器和記憶體可以由專用邏輯電路實現，或結合在專用邏輯電路中。
雖然本揭示內容中描述了許多細節，但這些細節不應被解釋為對於申請專利範圍或主張保護內容的限制，而僅是用於描述特定實施例之特有特徵。本揭示內容之單獨實施例的上下文所中描述的各個特徵，其亦可在其他的單個實施例中組合實施。相對地，在單個實施例的上下文中描述的各種特徵，其亦可在多個實施例中單獨、或以任何合適的子組合來實施。此外，儘管部份特徵是作用於特定組合，但在其他情況下，這些組合限制可以被刪除，且一個保護組合中的一個或多個特徵可以指向至其他子組合或子組合的變體。同理，雖然在圖式中以特定順序描述運作方式，但這不應被理解為本揭示內容需依此特定順序執行，且不應被理解為圖式中的所有運作，方能實現其功能。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
802-808:步驟

Claims (20)

  1. 一種記憶體裝置，包含：一記憶體陣列，包含複數個記憶體單元；複數個記憶體單元線，分別連接至該記憶體陣列中該些記憶體單元的複數條線；一頁面緩衝電路，包含耦接至該些記憶體單元線的複數個頁面緩衝器，其中該些頁面緩衝器的每一個包含：一感測閂鎖電路，包含一感測電晶體，其中該感測電晶體耦接於一感測節點及至少一感測閂鎖單元，該至少一感測閂鎖單元具有耦接於該感測節點之一第一節點及耦接於該感測電晶體的一第二節點；以及一儲存閂鎖電路，包含至少一儲存閂鎖單元，其中至少一儲存閂鎖單元包含一第三節點及一第四節點，該第三節點及該第四節點耦接於該感測節點；其中該感測電晶體包含一第一端、一閘極端及一第二端，該第一端耦接於該至少一感測閂鎖單元之該第二節點，該閘極端耦接於該感測節點及該至少一儲存閂鎖單元的該第三節點及該第四節點，且該第二端耦接於一接地端。
  2. 如請求項1所述之記憶體裝置，其中每一個該至少一感測閂鎖單元包含：一第一閂鎖器，包含一第一反相器；以及一第一閂鎖控制電路，耦接於該第一閂鎖器及該感測電晶體的該第一端； 其中該至少一儲存閂鎖單元包含：一第二閂鎖器，包含一第二反相器；以及一第二閂鎖控制電路，耦接於該第二閂鎖器及該感測電晶體的該閘極端。
  3. 如請求項2所述之記憶體裝置，其中該第二閂鎖控制電路包含一第一控制電晶體及一第二控制電晶體，其中該第一控制電晶體及該第二控制電晶體的複數個源極端耦接於該感測節點及該感測電晶體的該閘極端。
  4. 如請求項2所述之記憶體裝置，其中每一個該至少一感測閂鎖單元還包含一第一耦合電路及該第一閂鎖器，該第一耦合電路耦接於該感測節點；其中每一個該至少一儲存閂鎖單元還包含一第二耦合電路及該二閂鎖器，該第二耦合電路耦接於該感測節點。
  5. 如請求項1所述之記憶體裝置，其中該些頁面緩衝器的每一個還包含：一預充電電路，耦接於該感測節點，且用以在一預充電階段中對該感測節點預充電；以及一位元線控制電路，包含一第一控制節點及一第二控制節點，其中該第一控制節點耦接於該些記憶體單元之其中一者的一位元線，且該第二控制節點耦接於該感測節點；其中該位元線控制電路用以： 在該預充電階段中對該位元線充電；以及在該預充電階段後的一放電階段中，透過導通該感測節點及該位元線，使該位元線放電，以提供一感測電流至該些記憶體單元之其中一者。
  6. 如請求項5所述之記憶體裝置，其中該儲存閂鎖電路用以：導通該至少一儲存閂鎖單元中之一個或複數個閂鎖控制電路，以更新該至少一儲存閂鎖單元中一個或複數個閂鎖器的一感測結果。
  7. 如請求項1所述之記憶體裝置，其中該感測閂鎖電路中的該至少一感測閂鎖單元的數量及該儲存閂鎖電路中的該至少一儲存閂鎖單元的數量係關聯於該些記憶體單元的一記憶體類型。
  8. 如請求項1所述之記憶體裝置，其中該儲存閂鎖電路並不包含與該感測電晶體實質上相同的電晶體。
  9. 如請求項1所述之記憶體裝置，其中該感測閂鎖電路包含實質上與該感測電晶體相同之一個或複數個電晶體；其中該感測閂鎖電路包含複數個感測閂鎖單元；以及其中該一個或複數個電晶體的數量小於該些感測閂鎖單 元的數量。
  10. 一種積體電路，包含：一感測閂鎖電路，包含：一感測電晶體，耦接於一感測節點；至少一感測閂鎖單元，包含一第一節點及一第二節點，其中該第一節點耦接於該感測節點，該第二節點耦接於該感測電晶體；以及一儲存閂鎖電路，包含：至少一儲存閂鎖單元，包含一第三節點及一第四節點，其中該第三節點及該第四節點耦接於該感測節點；其中該感測電晶體包含：一第一端，耦接於該至少一感測閂鎖單元的該第二節點；一第二端，耦接於一接地端；以及一閘極端，耦接於該感測節點及該至少一儲存閂鎖單元的該第三節點及該第四節點。
  11. 如請求項10所述之積體電路，其中每一個該至少一感測閂鎖單元包含：一第一閂鎖器，包含一第一反相器；以及一第一閂鎖控制電路，耦接於該第一閂鎖器及該感測電晶體的該第一端；其中該至少一儲存閂鎖單元包含： 一第二閂鎖器，包含一第二反相器；以及一第二閂鎖控制電路，耦於該第二閂鎖器及該感測電晶體的該閘極端。
  12. 如請求項11所述之積體電路，其中每一個該至少一感測閂鎖單元包含：一第一耦合電路，耦接於該感測節點及該第一閂鎖器；以及每個該至少一儲存閂鎖單元包含：一第二耦合電路，耦接於該感測節點及該第二閂鎖器。
  13. 如請求項10所述之積體電路，其中該至少一感測閂鎖單元包含複數個感測閂鎖單元，且該些感測閂鎖單元的每一者分別包含一第一節點及一第二節點，其中該第一節點耦接於該感測節點，且該第二節點耦接於該感測電晶體的一汲極端；以及其中該至少一儲存閂鎖單元包含複數個儲存閂鎖單元，該些儲存閂鎖單元的每一者分別包含一第三節點及一第四節點，其中該第三節點耦接於該感測節點，該第四節點耦接於該感測電晶體的該閘極端。
  14. 如請求項10所述之積體電路，其中該感測閂鎖電路包含至少一感測電晶體，且該至少一儲存閂鎖單 元並不包含實質上與該感電晶體相同的電晶體。
  15. 如請求項10所述之積體電路，其中該感測閂鎖電路及該儲存閂鎖電路用以具備一個等效電容，該等效電容係關聯於一閘極電容，該閘極電容則關聯於該感測電晶體，該等效電容還關聯於一個或複數個接面電容，且該一個或複數個接面電容關聯於該感測閂鎖電路及該儲存閂鎖電路中的複數個電晶體。
  16. 如請求項10所述之積體電路，還包含：一預充電電路，耦接於該感測節點，且用以在一預充電階段中對該感測節點預充電；一位元線控制電路，包含一第一控制節點及一第二控制節點，其中該第一控制節點耦接於一記憶體單元中的一位元線，且該第二控制節點耦接於該感測節點；其中該位元線控制電路用以：在該預充電階段中，對該位元線進行預充電；以及在該預充電階段後的一放電階段中，透過導通該感測節點及該位元線，對該感測節點進行放電，以提供一感測電流至該記體體單元。
  17. 如請求項16所述之積體電路，其中該感測閂鎖電路用以：當該記憶體單元儲存一「0」位元時，該感測節點上之一 感測電壓大於一閾值，且該感測電晶體被導通，以將被該至少一感測閂鎖單元所閂鎖的一位元值改變為「0」；以及當該記憶體單元儲存一「1」位元時，該感測節點上之一感測電壓小於或等於該閾值，且該感測電晶體被關斷，以將被該至少一感測閂鎖單元所閂鎖的該位元值維持為「1」；其中該儲存閂鎖電路用以：導通該至少一儲存閂鎖單元中的一個或複數個閂鎖控制電路，以更新該至少一儲存閂鎖單元中一個或複數個閂鎖器的一感測結果。
  18. 如請求項10所述之積體電路，其中該至少一感測閂鎖單元包含一第一類型閂鎖器，該至少一儲存閂鎖單元包含一第二類型閂鎖器，其中該第一類型閂鎖器與該第二類型閂鎖器不同。
  19. 一種積體電路，包含：一第一閂鎖電路，包含一感測電晶體及一個或複數個第一閂鎖單元，其中該感測電晶體耦接於一感測節點，且該一個或複數個第一閂鎖單元耦接於該感測電晶體；以及一第二閂鎖電路，耦接於感測節點，且包含一個或複數個第二閂鎖單元，其中每一個該一個或複數個第二閂鎖單元係與該一個或複數個第一閂鎖單元相同；其中該感測電晶體與該第二閂鎖電路中的每個電晶體的 差異在於，該感測電晶體之一閘極端耦接於該感測節點，且用以作為一閘極電容。
  20. 如請求項19所述之積體電路，還包含：一第三電路，用以：在一第一階段中，分別對該感測節點及一位元線預充電，其中該位元線耦接於一記憶體裝置中之一記憶體單元，且用以斷開與該感測節點的連接；以及在該第一階段後之一第二階段中，透過將該感測節點導通至該位元線，根據一等效電容對該感測節點之一感測電壓放電，以透過該位元線在該記憶體單元上產生一感測電流，其中該等效電容係依據該閘極電容及一個或複數個接面電容，該閘極電容係關聯於該感測電晶體，該一個或複數個接面電容係關聯於該一個或複數個第一閂鎖單元及該一個或複數個第二閂鎖單元中的複數個電晶體；其中該一個或複數個接面電容中之一整體電容值係實質上大於該閘極電容的電容值；其中該第一閂鎖電路用以：在該第二階段後，根據該感測節點上被釋放的該感測電壓，更新被該第一閂鎖電路所閂鎖的資料；以及其中該第二閂鎖電路用以：導通一個或複數個第二電晶體中的至少一者，以將被該第一閂鎖電路所閂鎖的資料更新至該第二閂鎖電路中的至少一個閂鎖器。
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