TWI789969B - 含有絕緣柵雙極電晶體(igbt)和超級結mosfet的智能功率模組(ipm) - Google Patents

含有絕緣柵雙極電晶體(igbt)和超級結mosfet的智能功率模組(ipm) Download PDF

Info

Publication number
TWI789969B
TWI789969B TW110140654A TW110140654A TWI789969B TW I789969 B TWI789969 B TW I789969B TW 110140654 A TW110140654 A TW 110140654A TW 110140654 A TW110140654 A TW 110140654A TW I789969 B TWI789969 B TW I789969B
Authority
TW
Taiwan
Prior art keywords
group
igbts
igbt
wafer support
super junction
Prior art date
Application number
TW110140654A
Other languages
English (en)
Other versions
TW202220215A (zh
Inventor
徐範錫
馬督兒 博德
志強 牛
李俊鎬
徐小靜
莊肇嶸
Original Assignee
加拿大商萬國半導體國際有限合夥公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/093,097 external-priority patent/US11417648B2/en
Application filed by 加拿大商萬國半導體國際有限合夥公司 filed Critical 加拿大商萬國半導體國際有限合夥公司
Publication of TW202220215A publication Critical patent/TW202220215A/zh
Application granted granted Critical
Publication of TWI789969B publication Critical patent/TWI789969B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • H01L2224/48096Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4941Connecting portions the connecting portions being stacked
    • H01L2224/4942Ball bonds
    • H01L2224/49421Ball bonds on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Inverter Devices (AREA)
  • Electronic Switches (AREA)

Abstract

一種智能功率模組(IPM),包括第一、第二、第三和第四晶片支撐元件、第一組絕緣柵雙極電晶體(IGBTs)、第二組IGBTs、第一組超級結金氧半場效電晶體(MOSFETs)、第二組超級結MOSFETs,第五晶片支撐元件、低壓積體電路、高壓積體電路和成型封裝。低壓積體電路和高壓積體電路連接到第五晶片支撐元件。所述成型封裝封裝了包括第一、第二、第三和第四晶片支撐元件、第一組IGBTs、第二組IGBTs、第一組超結MOSFETs、第二組超級結MOSFETs、第五晶片支撐元件、低壓積體電路(IC)、高壓積體電路(IC) 。

Description

含有絕緣柵雙極電晶體(IGBT)和超級結MOSFET的智能功率模組(IPM)
本發明一般涉及一種用於驅動電機的模制智能功率模組(IPM)。更具體地說,本發明涉及一種包含絕緣柵雙極電晶體(IGBT)和超級結金氧半場效電晶體(MOSFET)的模制IPM。
傳統的IPM包括快速恢復二極體(FRD)。在本發明中,FRD被超結MOSFET取代。本發明的IPM的優點包括:滿足更高能效標簽要求的更高效率、在高溫環境中具有廣泛的工作功率能力,提高可靠性性能以及高效的封裝設計和配置。
本發明公開了一種IPM,其具有複數個獨立的晶片支撐元件(die supporting elements)、第一組IGBTs、第二組IGBTs、第一組超級結MOSFETs、第二組超級結MOSFETs、低壓積體電路(IC)、高壓積體電路(IC),低壓積體電路連接第一組IGBTs和第一組超級結MOSFETs,高壓積體電路連接第二組IGBTs和第二組超級結MOSFETs。成型封裝封裝了複數個分開之晶片支撐元件、 第一組IGBTs、第二組IGBTs、第一組超級結MOSFETs、第二組超級結MOSFETs、低壓積體電路(IC)以及高壓積體電路(IC)。
在一個示例中,導線通過球上縫合(BSOB)的方法接合。在另一個例子中,導線通過橋接鍵合的方法進行接合。
100:智能功率模組(IPM)
101:接合線
102A:晶片支撐元件
102B:晶片支撐元件
102D:晶片支撐元件
103:連接構件
110:晶片支撐元件
120:低壓積體電路(IC)
122:高壓積體電路(IC)
141:第一組絕緣柵雙極電晶體(IGBTs)
142:第一IGBT
144:第二IGBT
151:第二組絕緣柵雙極電晶體(IGBTs)
152:第一IGBT
154:第二IGBT
161:第一組超級結金氧半場效電晶體(MOSFETs)
162:第一超級結MOSFET
164:第二超級結MOSFET
171:第二組超級結MOSFETs
172:第一超級結MOSFET
174:第二超級結MOSFET
198:模制封裝
200:IPM
202A:晶片支撐元件
202B:晶片支撐元件
202C:晶片支撐元件
202D:晶片支撐元件
210:晶片支撐元件
220:低壓積體電路(IC)
222:高壓積體電路(IC)
241:第一組IGBTs
242:第一IGBT
244:第二IGBT
251:第二組IGBTs
252:第一IGBT
254:第二IGBT
261:第一組超級結MOSFETs
262:第一超級結MOSFET
264:第二超級結MOSFET
271:第二組超級結MOSFETs
272:第一超級結MOSFET
274:第二超級結MOSFET
300:電路圖
320:低壓積體電路(IC)
322:高壓積體電路(IC)
342:第一IGBT
344:第二IGBT
352:第一IGBT
354:第二IGBT
362:第一超級結MOSFET
364:第二超級結MOSFET
372:第一超級結MOSFET
374:第二超級結MOSFET
400:IPM
401:第一組導線
402A:晶片支撐元件
402B:晶片支撐元件
402C:晶片支撐元件
402D:晶片支撐元件
403:第二組導線
404A:第一導線
404B:第二導線
404C:第三導線
409A:第一導線
409B:第二導線
409C:第三導線
410:晶片支撐元件
411:第三組導線
412A:第一導線
412B:第二導線
412C:第三導線
413:第四組導線
414A:第一導線
414B:第二導線
414C:第三導線
415:連接構件
420:低壓積體電路(IC)
422:高壓積體電路(IC)
441:第一組IGBTs
442:第一IGBT
444:第二IGBT
446:第三IGBT
451:第二組IGBTs
452:第一IGBT
454:第二IGBT
456:第三IGBT
461:第一組超級結MOSFETs
462:第一超級結MOSFET
464:第二超級結MOSFET
466:第三超級結MOSFET
471:第二組超級結MOSFETs
472:第一超級結MOSFET
474:第二超級結MOSFET
476:第三超級結MOSFET
481A:一個單獨的閘極墊
481B:一個單獨的閘極墊
481C:一個單獨的閘極墊
483A:一個單獨的閘極墊
483B:一個單獨的閘極墊
483C:一個單獨的閘極墊
491A:一個單獨的閘極墊
491B:一個單獨的閘極墊
491C:一個單獨的閘極墊
493A:一個單獨的閘極墊
493B:一個單獨的閘極墊
493C:一個單獨的閘極墊
498:模制封裝
500:IPM
502A:晶片支撐元件
502B:晶片支撐元件
502C:晶片支撐元件
502D:晶片支撐元件
502E:晶片支撐元件
510:晶片支撐元件
520:低壓積體電路(IC)
522:高壓積體電路(IC)
541:第一組IGBTs
542:第一IGBT
544:第二IGBT
546:第三IGBT
551:第二組IGBTs
552:第一IGBT
554:第二IGBT
556:第三IGBT
561:第一組超級結MOSFETs
562:第一超級結MOSFET
564:第二超級結MOSFET
566:第三超級結MOSFET
571:第二組超級結MOSFETs
572:第一超級結MOSFET
574:第二超級結MOSFET
576:第三超級結MOSFET
599:功率因數校正(PFC)二極體
600:IPM 400的電路圖
620:低壓積體電路(IC)
622:高壓積體電路(IC)
641:第一組IGBTs
642:第一IGBT
644:第二IGBT
646:第三IGBT
651:第二組IGBTs
652:第一IGBT
654:第二IGBT
656:第三IGBT
661:第一組超級結MOSFETs
662:第一超級結MOSFET
664:超級結MOSFET
666:第三超級結MOSFET
671:第二組超級結MOSFETs
672:第一超級結MOSFET
674:第二超級結MOSFET
676:第三超級結MOSFET
730:第一裝置
740:第二裝置
750:第一導線
760:導線
770:第二導線
810:第一焊球
820:第二焊球
830:第二裝置
840:第一裝置
850:第二導線
860:導線
870:第一導線
第1圖表示在本發明的示例中,一種智能功率模塊(IPM)的俯視圖。
第2圖表示在本發明的示例中,另一個IPM的俯視圖。
第3圖表示在本發明的示例中,用於驅動馬達的第1圖所示的IPM的電路圖。
第4圖表示在本發明的示例中,另一種IPM的俯視圖。
第5圖表示在本發明的示例中,另一種IPM的俯視圖。
第6圖表示在本發明的示例中,用於驅動馬達的第4圖所示的IPM的電路圖。
第7圖表示在本發明的示例中,用於引線接合的球上縫合(BSOB)的方法俯視圖。
第8圖表示在本發明的示例中,用於引線接合的橋接鍵合方法的側視圖。
第1圖表示在本發明的示例中,一種智能功率模組(IPM)100的俯視圖。IPM100具有晶片支撐元件(die supporting element)102A、晶片支撐元件(die supporting element)102B、晶片支撐元件(die supporting element)102D、晶片支撐元件(die supporting element)110、第一組絕緣柵雙極電晶體(IGBTs)141、第 二組IGBTs 151、第一組超級結金氧半場效電晶體(MOSFETs)161,第二組超級結MOSFETs 171、低壓積體電路(IC)120、高壓積體電路(IC)122和模制封裝198(如虛線所示的透明處)。
晶片支撐元件(die supporting element)102A、晶片支撐元件(die supporting element)102B和晶片支撐元件(die supporting element)102D彼此分離並依次排列,每個晶片支撐元件的一個邊緣(上邊緣)基本上成一條線對齊。晶片支撐元件110與晶片支撐元件(die supporting element)102A、102B和102D分離。晶片支撐元件(die supporting element)110的大部分沿著晶片支撐元件(die supporting element)102A、102B和102D的對齊邊緣延伸。
第一組IGBTs 141包括第一IGBT 142和第二IGBT 144,第一IGBT 142的底部集極導電地連接到晶片支撐元件102A上,第二IGBT 144的底部集極導電地連接到晶片支撐元件102B上。第二組IGBTs 151包括第一IGBT 152和第二IGBT 154,第一IGBT 152的底部集極導電地連接到晶片支撐元件102D上,第二IGBT 154的底部集極導電地連接到晶片支撐元件102D上。
第一組超級結MOSFETs 161包括第一超級結MOSFET 162和第二超級結MOSFET 164,第一超級結MOSFET 162的底部汲極導電地連接到晶片支撐元件102A,第二超級結MOSFET 164的底部汲極導電地連接到晶片支撐元件102B。第二組超級結MOSFETs 171包括第一超級結MOSFET 172和第二超級結MOSFET 174,第一超級結MOSFET 172具有導電連接到晶片支撐元件102D的底部汲極電極,第二超級結MOSFET 174具有導電連接到晶片支撐元件102D的底部汲極電極。在本發明的優選實施例中,第一組超級結MOSFETs 161的第一超級 結MOSFET 162和第二超級結MOSFET 164分別與第一組IGBTs 141的第一IGBT 142和第二IGBT 144並聯連接。在本發明的另一優選實施例中,第二組超級結MOSFETs 171的第一超級結MOSFET 172和第二超級結MOSFET 174分別與第一組IGBTs 151的第一IGBT 152和第二IGBT 154並聯連接。與IGBT並聯連接的超級結MOSFET是指閘極,超級結MOSFET的源極和汲極分別連接到IGBT的閘極、射極和集極。在第1圖所示的示例中,每個超級結MOSFET的閘極透過尺寸在0.7密耳到3密耳(17.8微米到76.2微米)之間的接合線101連接到佈置在相同晶片支撐元件上的相應IGBT的閘極。每個超級結MOSFET的源極透過連接構件103(例如,鍵合線、帶狀物或導電夾)連接到佈置在相同晶片支撐元件上的相應IGBT的射極。連接構件103的尺寸在5密耳到20密耳(127微米到508微米)之間。優選地,連接構件103的尺寸至少比接合線101大5倍。
低壓積體電路(IC)120電連接到第一組IGBTs 141的第一IGBT 142的閘極和第一組IGBTs 141的第二IGBT 144的閘極。高壓積體電路(IC)122電連接到第二組IGBTs 151的第一IGBT 152的閘極和第二組IGBTs 151的第二IGBT 154的閘極。
模制封裝198包圍晶片支撐元件102A、102B和102D、第一組IGBTs 141、第二組IGBTs 151、第一組超級結MOSFETs 161、第二組超級結MOSFETs 171、晶片支撐元件110、低壓積體電路(IC)120和高壓積體電路(IC)122。
晶片支撐元件可以是晶片連接墊(DAP)型或直接結合銅(DBC)型。在本發明的示例中,晶片支撐元件102A是晶片連接墊(DAP)。晶片支撐元件102B是DAP。晶片支撐元件102D是DAP。
低壓積體電路(IC)120設置在與晶片支撐元件102A和102B相鄰的晶片支撐元件110上,高壓積體電路(IC)122設置在與晶片支撐元件102D相鄰的晶片支撐元件110上。在本發明的示例中,低壓積體電路(IC)120和高壓積體電路(IC)122直接連接到晶片支撐元件110。
第2圖是本發明所示示例中的IPM 200的俯視圖。IPM 200具有晶片支撐元件202A、晶片支撐元件202B、晶片支撐元件202C、晶片支撐元件202D、晶片支撐元件210、第一組IGBTs 241、第二組IGBTs 251、第一組超級結MOSFETs 261、第二組超級結MOSFETs 271、低壓積體電路(IC)220,以及高壓積體電路(IC)222。
第一組IGBTs 241包括連接到晶片支撐元件202A的第一IGBT 242和連接到晶片支撐元件202B的第二IGBT 244。第二組IGBTs 251包括連接到晶片支撐元件202D的第一IGBT 252和連接到晶片支撐元件202D的第二IGBT 254。
第一組超級結MOSFETs 261包括連接到晶片支撐元件202A的第一超級結MOSFET 262和連接到晶片支撐元件202B的第二超級結MOSFET 264。第二組超級結MOSFETs 271包括連接到晶片支撐元件202D的第一超級結MOSFET 272和連接到晶片支撐元件202D的第二超級結MOSFET 274。
低壓積體電路(IC)220電連接到第一組IGBTs 241的第一IGBT 242的閘極和第一組IGBTs 241的第二IGBT 244的閘極。高壓積體電路(IC)222電連接到第二組IGBTs 251的第一IGBT 252的閘極和第二組IGBTs 254的閘極IGBT的251。
低壓積體電路(IC)220設置在與晶片支撐元件202A、202B和202C 相鄰的晶片支撐元件210上,高壓積體電路(IC)222設置在與晶片支撐元件202D相鄰的晶片支撐元件210上。在本發明的示例中,低壓積體電路(IC)220和高壓積體電路(IC)222直接連接到晶片支撐元件210。除了第2圖中所示的IPM200包括可選的晶片支撐元件202C,並且沒有IGBT或超級結MOSFET連接到晶片支撐元件202C之外,其他都與第1圖中所示的IPM100類似。還可選擇,晶片支撐元件202A或202B中的一個作為可選晶片支撐元件,其中不連接IGBT或超級結MOSFET。這為共享同一引線框架的不同引線配置的IPM模組提供了靈活性和成本節約的優勢。
第3圖表示在本發明的示例中,用於驅動馬達的第1圖所示的IPM 100和第2圖所示的IPM 200的電路圖300。它是一個兩相、自舉電路、全橋逆變器IPM,包括四個門驅動器通道的八個有源器件。低壓積體電路(IC)320控制第一組IGBTs的第一IGBT 342和第二IGBT 344。高壓積體電路(IC)322控制第二組IGBTs的第一IGBT 352和第二IGBT 354。
第一超級結MOSFET 372的汲極D和第二組超級結MOSFETs的第二超級結MOSFET 374的汲極電連接。第一組超級結MOSFETs的第一超級結MOSFET 362的汲極電連接到第二組超級結MOSFETs的第一超級結MOSFET 372的源極。第一組超級結MOSFETs的第二超級結MOSFET 364的汲極電連接到第二組超級結MOSFETs的第四超級結MOSFET 374的源極。在第1圖、第2圖和第3圖所示的示例中,第一組超級結MOSFETs的第一超級結MOSFET 362的源電極和第二超級結MOSFET 364的源電極被電隔離。在一個可選示例中,第一組超級結MOSFETs的第一超級結MOSFET 362的源電極和第二超級結MOSFET 364的源電極電連接(圖中沒有表示出)。
第4圖是本發明的示例中的IPM 400的俯視圖。IPM 400具有晶片支撐元件402A、晶片支撐元件402B、晶片支撐元件402C、晶片支撐元件402D、晶片支撐元件410、第一組IGBTs 441、第二組IGBTs 451、第一組超級結MOSFETs 461、第二組超級結MOSFETs 471,低壓積體電路(IC)420、高壓積體電路(IC)422和模制封裝498(如虛線所示透明處)。
晶片支撐元件402A、晶片支撐元件402B、晶片支撐元件402C和晶片支撐元件402D彼此分離,並依次排列,每個晶片支撐元件的一個邊緣(上邊緣)基本上對齊在一條直線上。晶片支撐元件410與晶片支撐元件402A、402B、402C和402D分離。大多數晶片支撐元件410沿晶片支撐元件402A、402B、402C和402D的對齊邊緣延伸。
第一組IGBTs 441包括第一IGBT 442和第二IGBT 444,第一IGBT 442的底部集極導電地連接到晶片支撐元件402A,第二IGBT 444的底部集極導電地連接到晶片支撐元件402B,以及第三IGBT 446,所述第三IGBT 446具有導電地連接到所述晶片支撐元件402C的底部集極。第二組IGBTs 451包括第一IGBT 452和第二IGBT 454,第一IGBT 452的底部集極導電地連接到晶片支撐元件402D,第二IGBT 454的底部集極導電地連接到晶片支撐元件102D,以及第三IGBT 456,所述第三IGBT 456具有導電地連接到所述晶片支撐元件102D的底部集極。
第一組超級結MOSFETs 461包括第一超級結MOSFET 462和第二超級結MOSFET 464,第一超級結MOSFET 462的底部汲極導電地連接到晶片支撐元件402A,第二超級結MOSFET 464的底部汲極導電地連接到晶片支撐元件402B,以及第三超級結MOSFET 466,其底部汲極導電地連接到晶片支撐元件 402C。第二組超級結MOSFETs 471包括第一超級結MOSFET 472和第二超級結MOSFET 474,第一超級結MOSFET 472具有導電地連接到晶片支撐元件402D的底汲極,第二超級結MOSFET 474具有導電地連接到晶片支撐元件402D的底汲極,以及第三超級結MOSFET 476,其底部汲極導電地連接到晶片支撐元件402D。在本發明的優選示例中,第一組超級結MOSFETs 461的每個超級結MOSFET與佈置在同一晶片支撐元件上的第一組IGBTs 441的相應IGBT並聯連接。在本發明的另一可選示例中,第二組超級結MOSFETs 471的每個超級結MOSFET與佈置在同一晶片支撐元件上的第二組IGBTs 451的相應IGBT並聯連接。
低壓積體電路(IC)420電連接到第一組IGBTs 441的第一IGBT 442的閘極、第一組IGBTs 441的第二IGBT 444的閘極,以及第一組IGBTs 441的第三IGBT 446的閘極。高壓積體電路(IC)422電連接到第二組IGBTs 451的第一IGBT 452的閘極、第二組IGBTs 451的第二IGBT 454的閘極和第二組IGBTs 451的第三IGBT 456的閘極。
模制封裝498封裝晶片支撐元件402A、402B、402C和402D、第一組IGBTs 441、第二組IGBTs 451、第一組超級結MOSFETs 461、第二組超級結MOSFETs 471、晶片支撐元件410、低壓積體電路(IC)420和高壓積體電路(IC)422。
晶片支撐元件可以是晶片連接墊(DAP)型或直接結合銅(DBC)型。在本發明的示例中,第一晶片支撐元件402A是第一晶片連接墊(DAP)。第二晶片支撐元件402B是第二DAP。第三晶片支撐元件402C是第三DAP。第四晶片支撐元件402D是第四DAP。
低壓積體電路(IC)420設置在與晶片支撐元件402A、402B和402C 相鄰的晶片支撐元件410上,高壓積體電路(IC)422設置在與晶片支撐元件402D相鄰的晶片支撐元件410上。在本發明的示例中,低壓積體電路(IC)420和高壓積體電路(IC)422直接連接到晶片支撐元件410。
在本發明的示例中,使用單個閘極墊。第一組IGBTs 441的第一IGBT 442包括一個單獨的閘極墊481A。第一組IGBTs 441的第二IGBT 444包括一個單獨的閘極墊481B。第一組IGBTs 441的第三IGBT 446包括一個單獨的閘極墊481C。第二組IGBTs 451的第一IGBT 452包括一個單獨的閘極墊483A。第二組IGBTs 451的第二IGBT 454包括一個單獨的閘極墊483B。第二組IGBTs 451的第三IGBT 456包括一個單獨的閘極墊483C。
第一組超級結MOSFETs 461的第一超級結MOSFET 462包括一個單獨的閘極墊491A。第一組超級結MOSFETs 461的第二超級結MOSFET 464包括一個單獨的閘極墊491B。第一組超級結MOSFETs 461的第三超級結MOSFET 466包括一個單獨的閘極墊491C。第二組超級結MOSFETs 471的第一超級結MOSFET 472包括一個單獨的閘極墊493A。第二組超級結MOSFETs 471的第二超級結MOSFET 474包括一個單獨的閘極墊493B。第二組超級結MOSFETs 471的第三超級結MOSFET 476包括一個單獨的閘極墊493C。
IPM 400包括第一組導線401、第二組導線403、第三組導線411和第四組導線413。導線401、403、411和413組中的每根導線可以包括尺寸在0.7密耳到3密耳(17.8微米到76.2微米)之間的接合導線,優選地,由金、銅或氧化鋁製成。
第一組導線401包括第一導線409A、第二導線409B和第三導線409C。第一導線409A將低壓積體電路(IC)420的第一焊盤連接到第一組IGBTs 441的第一IGBT 442的單獨的閘極墊481A。第二導線409B將低壓積體電路(IC)420的第二焊盤連接到第一組IGBTs 441的第二IGBT 444的單獨的閘極墊481B。第三導線409C連接低壓積體電路(IC)420的第三焊盤481B低壓積體電路(IC)420連接到第一組IGBTs 441的第三IGBT 446的單獨的閘極墊481C。
第二組導線403包括第一導線404A、第二導線404B和第三導線404C。第一導線404A將高壓積體電路(IC)422的第一焊盤連接到第二組IGBTs 451的第一IGBT 452的單獨的閘極墊483A。第二導線404B將高壓積體電路(IC)422的第二焊盤連接到第二組IGBTs 451的第二IGBT 454的單獨的閘極墊483B。第三導線404C連接第三焊盤將高壓積體電路(IC)422連接到第二組IGBTs 451的第三IGBT 456的單獨的閘極墊483C。
第三組導線411包括第一導線412A、第二導線412B和第三導線412C。第一導線412A將第一組IGBTs 441的第一IGBT 442的單獨的閘極墊481A連接到第一組超級結MOSFETs 461的第一超級結MOSFET 462的單獨的閘極墊491A。第二導線412B將第一組IGBTs 441的第二IGBT 444的單獨的閘極墊481B連接到單獨的閘極墊491A第一組超級結MOSFETs 461的第二超級結MOSFET 464的閘極墊491B。第三導線412C將第一組IGBTs 441的第三IGBT 446的單獨的閘極墊481C連接到第一組超級結MOSFETs 461的第三超級結MOSFET 466的單獨的閘極墊491C。
第四組導線413包括第一導線414A、第二導線414B和第三導線414C。第一導線414A將第二組IGBTs 451的第一IGBT 452的單獨的閘極墊483A連接到第二組超級結MOSFETs 471的第一超級結MOSFET 472的單獨的閘極墊493A。第二導線414B將第二組IGBTs 451 的第二IGBT 454的單獨的閘極墊483B連接到第二閘極第二組超級結MOSFETs 471的第二超級結MOSFET 474的單獨的閘極墊493B。第三導線414C將第二組IGBTs 451的第三IGBT 456的單獨的閘極墊483C連接到第二組超級結MOSFETs 471的第三超級結MOSFET 476的單獨的閘極墊493C。
IPM 400還包括複數個連接構件415,每個連接構件415分別將每個IGBT的頂部射極電極連接到佈置在相同晶片支撐元件上的相應超級結MOSFET的頂部源極電極。連接構件415的尺寸在5密耳到20密耳(127微米到508微米)之間。優選地,連接構件415的尺寸至少比導線401、403、411和413的組中的接合引線大5倍。
第5圖表示在本發明的示例中,IPM 500的俯視圖。IPM 500具有晶片支撐元件502A、晶片支撐元件502B、晶片支撐元件502C、晶片支撐元件502D、晶片支撐元件502E、晶片支撐元件510、第一組IGBTs 541、第二組IGBTs 551、第一組超級結MOSFETs 561、第二組超級結MOSFETs 571,低壓積體電路(IC)520、高壓積體電路(IC)522和功率因數校正(PFC)二極體599。晶片支撐元件502A、502B、502C、502D、502E和510彼此電絕緣。
第一組IGBTs 541包括連接到晶片支撐元件502A的第一IGBT 542、連接到晶片支撐元件502B的第二IGBT 544和連接到晶片支撐元件502C的第三IGBT 546。第二組IGBTs 551包括連接到晶片支撐元件502D的第一IGBT 552、連接到晶片支撐元件102D的第二IGBT 554和連接到晶片支撐元件102D的第三IGBT 556。功率因數校正(PFC)二極體599連接到晶片支撐元件102E。
第一組超級結MOSFETs 561包括連接到晶片支撐元件502A的第一超級結MOSFET 562、連接到晶片支撐元件502B的第二超級結MOSFET 564和連接到晶片支撐元件502C的第三超級結MOSFET 566。第二組超級結MOSFETs 571包括連接到晶片支撐元件502D的第一超級結MOSFET 572、連接到晶片支撐元件502D的第二超級結MOSFET 574和連接到晶片支撐元件502D的第三超級結MOSFET 576。在本發明的優選示例中,第一組超級結MOSFETs 561的每個超級結MOSFET與佈置在同一晶片支撐元件上的第一組IGBTs 541的相應IGBT並聯連接。在本發明的另一優選示例中,第二組超級結MOSFETs 571的每個超級結MOSFET與佈置在同一晶片支撐元件上的第二組IGBTs 551的相應IGBT並聯連接。
低壓積體電路(IC)520電連接到第一組IGBTs 541的第一IGBT 542的閘極、第一組IGBTs 541的第二IGBT 544的閘極,以及第一組IGBTs 541的第三IGBT 546的閘極。高壓積體電路(IC)522電連接到第二組IGBTs 551的第一IGBT 552的閘極、第二組IGBTs 551的第二IGBT 554的閘極和第二組IGBTs 551的第三IGBT 556的閘極。
低壓積體電路(IC)520設置在與晶片支撐元件502A、502B和502C相鄰的晶片支撐元件510上,高壓積體電路(IC)522設置在與晶片支撐元件502D相鄰的晶片支撐元件510上。在本發明的示例中,低壓積體電路(IC)520和高壓積體電路(IC)522直接連接到晶片支撐元件510。IPM 500與IPM 400類似,只是IPM 500包括可選的晶片支撐元件502E,其上佈置有功率因數校正(PFC)二極體599。功率因數校正(PFC)二極體599的電極可以與第一組IGBTs和第二組IGBTs以及低壓積體電路(IC)520和高壓積體電路(IC)522電絕緣。
第6圖表示在本發明的示例中,用於驅動馬達的第4圖所示的IPM 400的電路圖600。它是一個三相、自舉電路、逆變器IPM包括六個門驅動器通道的12個有源器件。低壓積體電路(IC)620控制第一組IGBTs 641的第一IGBT 642、第一組IGBTs 641的第二IGBT 644和第一組IGBTs 641的第三IGBT 646。高壓積體電路(IC)622控制第二組IGBTs 651的第一IGBT 652、第二組IGBTs 651的第二IGBT 654,以及第二組IGBTs 651中的第三IGBT 656。
第二組超級結MOSFETs 671的第一超級結MOSFET 672的汲極D,第二組超級結MOSFETs 671的第二超級結MOSFET 674的汲極,以及第二組超級結MOSFETs 671的第三超級結MOSFET 676的汲極電連接。第一組超級結MOSFETs 661的第一超級結MOSFET 662的汲極電連接到第二組超級結MOSFETs 671的第一超級結MOSFET 672的源極。第一組超級結MOSFETs 661的第二超級結MOSFET 664的汲極電連接到第二組超級結MOSFETs 671的第二超級結MOSFET 674的源極。第一組超級結MOSFETs 661的第三超級結MOSFET 666的汲極電連接到第二組超級結MOSFETs 676的源極超級結MOSFET組671。
第一組IGBTs 641的第一IGBT 642的集極電連接到第一組超級結MOSFETs 661的第一超級結MOSFET 662的汲極。第一組IGBTs 641的第二IGBT 644的集極電連接到第二組IGBTs的汲極第一組超級結MOSFETs 661的超級結MOSFET 664。第一組IGBTs 641的第三IGBT 646的集極電連接到第一組超級結MOSFETs 661的第三超級結MOSFET 666的汲極。
第二組IGBTs 651的第一IGBT 652的集極電連接到第二組超級結MOSFETs 671的第一超級結MOSFET 672的汲極。第二組 IGBTs 651的第二IGBT 654的集極電連接到第二組的汲極第二組超級結MOSFETs 671的第二超級結MOSFET 674。第二組IGBTs 651的第三IGBT 656的集極電連接到第二組超級結MOSFETs 671的第三超級結MOSFET 676的汲極。
第一組IGBTs 641的第一IGBT 642的射極電連接到第一組超級結MOSFETs 661的第一超級結MOSFET 662的源極。第一組IGBTs 641的第二IGBT 644的射極電連接到第二組IGBTs的源極第一組超級結MOSFETs 661的超級結MOSFET 664。第一組IGBTs 641的第三IGBT 646的射極電連接到第一組超級結MOSFETs 661的第三超級結MOSFET 666的源極。
第二組IGBTs 651的第一IGBT 652的射極電連接到第二組超級結MOSFETs 671的第一超級結MOSFET 672的源極。第二組IGBTs 651的第二IGBT 654的射極電連接到第二組的源極第二組超級結MOSFETs 671的第二超級結MOSFET 674。第二組IGBTs 651的第三IGBT 656的射極電連接到第二組超級結MOSFETs 671的第三超級結MOSFET 676的源極。
第7A圖表示本發明實施例中,用於引線接合的球上縫合(BSOB)方法的俯視圖。第一導線750以電氣和機械地方式將第一裝置730連接到第二裝置740。第二導線770以電氣和機械地方式將第二裝置740連接到導線760。
在本發明的示例中,藉此BSOB方法連接第4圖的第一組導線401的每根導線和第4圖的第三組導線411的相應導線。第4圖的第二組導線403的每根導線和第4圖的第四組導線413的相應導線藉此BSOB方法連接。
第8圖表示本發明實施例中,用於引線接合的橋接接合方法的側視圖。第二焊球820直接堆疊在第一焊球810的頂部。第一導線870將第一裝置840電連接到導線860。第二導線850將第二裝置830電連接到第一裝置840。
在本發明的示例中,第4圖的第一組導線401的每根導線和第4圖的第三組導線411的相應導線藉此橋接方法連接。第4圖的第二組導線403的每根導線和第4圖的第四組導線413的相應導線藉此橋接方法連接。
本領域的普通技術人員可以認識到,本文公開的實施例的修改是可能的。例如,連接到第四晶片支撐元件的IGBT的總數可以變化。本領域的普通技術人員可以進行其他修改,並且所有該等修改都被認為屬本發明的範圍,如同申請專利範圍所限定的那樣。
100:智能功率模組(IPM)
101:接合線
102A:晶片支撐元件
102B:晶片支撐元件
102D:晶片支撐元件
103:連接構件
110:晶片支撐元件
120:低壓積體電路(IC)
122:高壓積體電路(IC)
141:第一組絕緣柵雙極電晶體(IGBTs)
142:第一IGBT
144:第二IGBT
151:第二組IGBTs
152:第一IGBT
154:第二IGBT
161:第一組超級結金氧半場效電晶體(MOSFETs)
162:第一超級結MOSFET
164:第二超級結MOSFET
171:第二組超級結金氧半場效電晶體(MOSFETs)
172:第一超級結MOSFET
174:第二超級結MOSFET
198:模制封裝

Claims (20)

  1. 一種用於驅動電機的智能功率模組(IPM)包括: 彼此分離的第一、第二、第三和第四晶片支撐元件; 第一組絕緣柵雙極電晶體(IGBTs),包括: 該第一組絕緣柵雙極電晶體(IGBTs)的第一IGBT,連接到該第三晶片支撐元件;以及 該第一組絕緣柵雙極電晶體(IGBTs)的第二IGBT,連接到該第四晶片支撐元件; 第二組絕緣柵雙極電晶體(IGBTs),包括: 該第二組絕緣柵雙極電晶體(IGBTs)的第一IGBT,連接到該第二晶片支撐元件;以及 該第二組絕緣柵雙極電晶體(IGBTs)的第二IGBT,連接到該第二晶片支撐元件; 第一組超級結金氧半場效電晶體(MOSFETs)包括: 該第一組超級結金氧半場效電晶體(MOSFETs)的第一超級結MOSFET,連接到該第三晶片支撐元件;以及 該第一組超級結金氧半場效電晶體(MOSFETs)的第二超級結MOSFET,連接到該第四晶片支撐元件; 第二組超級結金氧半場效電晶體(MOSFETs),包括: 該第二組超級結金氧半場效電晶體(MOSFETs)的第一超級結MOSFET,連接到該第二晶片支撐元件; 該第二組超級結金氧半場效電晶體(MOSFETs)的第二超級結MOSFET,連接到該第二晶片支撐元件; 低壓積體電路(IC),連接到該第一晶片支撐元件;該低壓積體電路(IC)電連接到該第一組IGBTs的第一IGBT以及該第一組IGBTs的第二IGBT上; 高壓積體電路(IC),連接到該第一晶片支撐元件,該高壓積體電路(IC)電連接到該第二組IGBTs的第一IGBT以及該第二組IGBTs的第二IGBT上;以及 一個成型封裝,封裝了該第一、該第二、該第三和該第四晶片支撐元件、該第一組IGBTs、該第二組IGBTs、該第一組超級結MOSFETs、該第二組超級結MOSFETs、該低壓積體電路(IC)以及高壓積體電路(IC)。
  2. 如請求項1所述之智能功率模組,其中第一組IGBTs中的每個IGBT包括一個底部集極,導電連接到相應的晶片支撐元件上; 其中該第二組IGBTs中的每個IGBT都包括一個底部集極,導電連接到該第二晶片支撐元件上; 其中該第一組超級結MOSFETs中的每個超級結MOSFET都包括一個底部汲極電極,導電連接到相應的晶片支撐元件上;以及 其中該第二組超級結MOSFETs中的每個超級結MOSFET都包括一個底部汲極電極,導電連接到該第二晶片支撐元件上。
  3. 如請求項2所述之智能功率模組,還包括一個與該第一、該第二、該第三和該第四晶片支撐元件分開的額外的晶片支撐元件;其中沒有IGBT或超級結MOSFET連接到這個額外的晶片支撐元件上。
  4. 如請求項2所述之智能功率模組,還包括一個與該第一、該第二、該第三和該第四晶片支撐元件分開的第五晶片支撐元件; 其中成型封裝封裝了該第五晶片支撐元件; 其中第一組IGBTs還包括一個連接該第五晶片支撐元件的第三IGBT; 其中第二組IGBTs還包括一個連接該第二晶片支撐元件的第三IGBT; 其中該第一組超級結MOSFETs還包括一個連接該第五晶片支撐元件的第三超級結MOSFET;以及 其中該第二組超級結MOSFETs還包括一個連接該第二晶片支撐元件的第三超級結MOSFET。
  5. 如請求項4所述之智能功率模組,其中該低壓積體電路(IC)電連接到該第一組IGBTs的第三IGBT上;並且 其中高壓積體電路(IC)電連接到該第二組IGBTs的第三IGBT上。
  6. 如請求項4所述之智能功率模組,其中該第一組IGBTs和該第二組IGBTs中的每個IGBT都包括一個單獨的閘極墊;並且其中該第一組超級結MOSFETs和該第二組超級結MOSFETs中的每個超級結MOSFET都包括一個單獨的閘極墊。
  7. 如請求項6所述之智能功率模組,還包括第一組引線、第二組引線、第三組引線以及第四組引線; 其中該第一組引線中的每根引線都將該低壓積體電路(IC)的對應焊盤連接到該第一組IGBTs的對應IGBT的單獨的閘極墊; 其中該第二組引線中的每根引線都將該高壓積體電路(IC)的對應焊盤連接到該第二組IGBTs的對應IGBT的單獨的閘極墊; 其中該第三組引線中的每根引線都將該第一組IGBTs的對應IGBT的單獨的閘極墊連接到該第一組超級結MOSFETs的對應超級結MOSFET的單獨的閘極墊,該對應IGBT和該對應超級結MOSFET設置在同一晶片支撐元件上;以及 其中該第四組引線中的每根引線都將該第二組IGBTs的相應的IGBT的單獨的閘極墊連接到該第二組超級結MOSFETs的相應的超級結MOSFET的單獨的閘極墊。
  8. 如請求項7所述之智能功率模組,其中該第一組引線的每根引線以及該第三組引線中相應的引線,都通過球上縫合(BSOB)的方法接合;並且 其中該第二組引線中的每根引線以及該第四組引線中各自的引線,都通過BSOB的方法連接。
  9. 如請求項7所述之智能功率模組,其中該第一組引線的每根引線和該第三組引線的相應引線通過橋接合方法連接,使得第二接合球直接堆疊在第一接合球的頂部;並且 其中該第二組引線的每根引線以及該第四組引線中相應引線通過橋接合方法連接,使得第四接合球直接堆疊在第三接合球的頂部。
  10. 如請求項7所述之IPM,其中該第一組引線、該第二組引線、該第三組引線、和該第四組引線中的每根引線都包括一個尺寸在17.8微米到76.2微米之間的接合引線。
  11. 如請求項10所述之智能功率模組,其中第一組IGBTs中每個IGBT的射極電極都透過一個相應的連接元件電連接到該第一組超級結MOSFETs中相應的超級結MOSFET的源極電極上,該第一組超級結MOSFETs位於相同的晶片支撐元件上;並且 其中該第二組IGBTs中每個IGBT的射極電極都透過一個相應的連接元件電連接到該第二組超級結MOSFETs中相應的超級結MOSFET的源極電極上。
  12. 如請求項11所述之智能功率模組,其中相應的連接元件的尺寸至少比接合引線大五倍。
  13. 如請求項12所述之智能功率模組,其中該第一組超級結MOSFETs的第一超級結MOSFET的底部汲極電極,電連接到該第二組IGBTs的第一IGBT的射極電極上; 其中該第一組超級結MOSFETs的第二超級結MOSFET的底部汲極電極,電連接到該第二組IGBTs的第二IGBT的射極電極上; 其中該第一組超級結MOSFETs的第三超級結MOSFET的底部汲極電極,電連接到該第二組IGBTs的第三IGBT的射極電極上。
  14. 一種用於驅動電機的智能功率模組(IPM),該IPM包括: 複數個相互分開的晶片支撐元件; 第一組絕緣柵雙極電晶體(IGBTs)包括兩個或複數個IGBTs,每個都連接到複數個晶片支撐元件中不同的晶片支撐元件上; 第二組IGBTs包括兩個或複數個IGBTs,每個都連接到複數個晶片支撐元件中同一個晶片支撐元件上; 第一組超級結金氧半場效電晶體(MOSFETs),包括兩個或複數個超級結MOSFETs,每個都並聯到第一組IGBTs各自的IGBT上; 第二組超級結金氧半場效電晶體(MOSFETs),包括兩個或複數個超級結MOSFETs,每個都並聯到第二組IGBTs各自的IGBT上; 一個低壓積體電路(IC),電連接到該第一組IGBTs中的每個IGBT上; 一個高壓積體電路(IC),電連接到該第二組IGBTs中的每個IGBT上;以及 一個成型封裝,封裝了複數個晶片支撐元件、該第一組IGBTs、該第二組IGBTs、該第一組超級結MOSFETs、該第二組超級結MOSFETs、該低壓積體電路(IC)以及該高壓積體電路(IC)。
  15. 如請求項14所述之智能功率模組,其中第一組IGBTs中的每個IGBT都包括一個底部集極,導電連接到相應的晶片支撐元件上; 其中該第二組IGBTs中的每個IGBT都包括一個底部集極,導電連接到同一個晶片支撐元件上; 其中該第一組超級結MOSFETs中的每個超級結MOSFET,都包括一個底部汲極電極,導電連接到相應的晶片支撐元件上;並且 其中該第二組超級結MOSFETs中的每個超級結MOSFET,都包括一個底部汲極電極,導電連接到同一個晶片支撐元件上。
  16. 如請求項14所述之智能功率模組,其中該第一組IGBTs和該第二組IGBTs中的每個IGBT都包括一個單獨的閘極墊;並且其中該第一組超級結MOSFETs和該第二組超級結MOSFETs中的每個超級結MOSFET都包括一個單獨的閘極墊。
  17. 如請求項16所述之智能功率模組,其中每個IGBT的單獨的閘極墊都透過一個引線,導電連接到與該的每個IGBT並聯的相應的超級結MOSFET的單獨的閘極墊上。
  18. 如請求項17所述之智能功率模組,其中引線包括一個尺寸範圍在17.8微米至76.2微米之間的的接合引線。
  19. 如請求項18所述之智能功率模組,其中該第一組IGBTs和該第二組IGBTs中每個IGBT的射極閘極,都通過相應的連接元件,導電連接到與該的每個IGBT並聯的該第一組超級結MOSFETs和該第二組超級結MOSFETs中相應的超級結MOSFET中的源極電極上。
  20. 如請求項19所述之智能功率模組,其中相應的連接元件的尺寸至少比接合引線大五倍。
TW110140654A 2020-11-09 2021-11-01 含有絕緣柵雙極電晶體(igbt)和超級結mosfet的智能功率模組(ipm) TWI789969B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/093,097 US11417648B2 (en) 2019-09-27 2020-11-09 Intelligent power module containing IGBT and super-junction MOSFET
US17/093,097 2020-11-09

Publications (2)

Publication Number Publication Date
TW202220215A TW202220215A (zh) 2022-05-16
TWI789969B true TWI789969B (zh) 2023-01-11

Family

ID=81405767

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110140654A TWI789969B (zh) 2020-11-09 2021-11-01 含有絕緣柵雙極電晶體(igbt)和超級結mosfet的智能功率模組(ipm)

Country Status (2)

Country Link
CN (1) CN114464612A (zh)
TW (1) TWI789969B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816540B (zh) * 2022-09-06 2023-09-21 立錡科技股份有限公司 封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105577153A (zh) * 2014-10-31 2016-05-11 富士电机株式会社 半导体装置
US20180019695A1 (en) * 2016-07-14 2018-01-18 Mitsubishi Electric Corporation Semiconductor Module
US20180131262A1 (en) * 2015-08-20 2018-05-10 Mitsubishi Electric Corporation Power semiconductor device
TW202015187A (zh) * 2018-09-05 2020-04-16 大陸商萬民半導體(澳門)有限公司 馬達用模製智能電源模組
US20200266129A1 (en) * 2019-02-15 2020-08-20 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105577153A (zh) * 2014-10-31 2016-05-11 富士电机株式会社 半导体装置
US20180131262A1 (en) * 2015-08-20 2018-05-10 Mitsubishi Electric Corporation Power semiconductor device
US20180019695A1 (en) * 2016-07-14 2018-01-18 Mitsubishi Electric Corporation Semiconductor Module
TW202015187A (zh) * 2018-09-05 2020-04-16 大陸商萬民半導體(澳門)有限公司 馬達用模製智能電源模組
US20200266129A1 (en) * 2019-02-15 2020-08-20 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method

Also Published As

Publication number Publication date
CN114464612A (zh) 2022-05-10
TW202220215A (zh) 2022-05-16

Similar Documents

Publication Publication Date Title
US10483216B2 (en) Power module and fabrication method for the same
US11037847B2 (en) Method of manufacturing semiconductor module and semiconductor module
US8629467B2 (en) Semiconductor device
CN109005670B (zh) 功率模块及其制造方法
US20170373055A1 (en) Semiconductor device and a manufacturing method of the same
US8188596B2 (en) Multi-chip module
US8482345B2 (en) Semiconductor device
US9153563B2 (en) Electronic device
TWI459536B (zh) 多晶片封裝
JPWO2018186353A1 (ja) パワーモジュール
US9666512B2 (en) Semiconductor package
TWI731129B (zh) 電子裝置
US20150108664A1 (en) Semiconductor device
US20170077044A1 (en) Semiconductor device
US10985110B2 (en) Semiconductor package having an electromagnetic shielding structure and method for producing the same
US11004764B2 (en) Semiconductor package having symmetrically arranged power terminals and method for producing the same
JP3675603B2 (ja) 半導体装置
CN116130477B (zh) 智能功率模块和具有其的电子设备
TWI789969B (zh) 含有絕緣柵雙極電晶體(igbt)和超級結mosfet的智能功率模組(ipm)
US11417648B2 (en) Intelligent power module containing IGBT and super-junction MOSFET
US20220392865A1 (en) Semiconductor device
JP3525823B2 (ja) 相補型igbtの実装構造
CN218548435U (zh) 一种半导体电路及智能功率模块
US20230230940A1 (en) Semiconductor device
US20230131909A1 (en) Semiconductor package and method for producing a semiconductor package