TWI766348B - 半導體器件及其形成方法 - Google Patents

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Abstract

本發明實施例提供一種半導體器件及其形成方法，半導 體器件包含電容器和電阻器。電容器包含：第一板；設置在第一板上方的電容器介電層；以及設置在電容器介電層上方的第二板。電阻器包含薄膜。電阻器的薄膜和電容器的第一板由相同導電材料形成，且是定義於單一圖案化製程中。

Description

半導體器件及其形成方法
本發明是有關於一種半導體器件及其形成方法。
電容器和電阻器是許多半導體積體電路中的標準元件。舉例來說，電容器可用於動態隨機存取記憶(dynamic random-access memory,DRAM)單元中的各種射頻(radio frequency,RF)電路(例如振盪器、相移網路、濾波器、轉換器等)中，並且可用作高功率微處理器單元(microprocessor unit,MPU)中的去耦電容器；並且電阻器通常與電容器一起用來控制至少一個上文所提到的電路的其它電子元件的相應電阻。
本發明實施例提供一種半導體器件，其包括電阻器以及電容器。電阻器包括薄膜。電容器包括第一板、設置在第一板上方的電容器介電層以及設置在電容器介電層上方的第二板。其中電阻器的薄膜和電容器的第一板包括相同導電材料且在單一圖案 化製程中被定義。
本發明實施例提供一種用於形成半導體器件的方法，其包括：在多個內連線結構上方形成第一介電層；在第一介電層上方沉積導電材料；在導電材料上方沉積介電材料；蝕刻導電材料和介電材料以同時定義電阻器的薄膜、電容器的底板以及電容器的電容器介電層；以及在電容器介電層上方形成電容器的頂板。
本發明實施例提供一種半導體器件，其包括：第一板、薄膜、電容器介電層以及第二板。第一板包括第一導電材料。薄膜也包括第一導電材料，薄膜與第一板基本上共面。電容器介電層包括介電材料且設置在第一板上方。第二板包括第二導電材料且設置在電容器介電層上方。其中薄膜構成電阻器的至少一部分，且第一板、電容器介電層以及第二板構成電容器的至少一部分。
100:方法
102、104、106、108、110、112、114、116、118、120、122、 124、126、128:操作
200:半導體器件
202:基底
204、204a、204b、204c、204d:第一內連線結構
206:第一介電層
208、230:富含Si的介電材料
209:中間邊界
210:第一通孔
210a、210b、210c、210d、234a、234b:通孔
212:導電材料
214:抗反射塗層材料
215:圖案化製程
218:第一板/底板
220:第一介電區段/電容器介電層
222:薄膜
224:第二介電區段/電阻器介電層
225C:MIM電容器
225R:低TCR金屬電阻器
226、226a、226b:第二內連線結構
232:第二介電層
234:第二通孔
236、236a、236b:第三內連線結構
238:第三介電層
W1、W2:寬度
結合附圖閱讀以下詳細描述會最好地理解本公開的各個方面。應注意，各種特徵未必按比例繪製。實際上，為了清楚說明起見，可任意地增大或減小各種特徵的尺寸和幾何結構。
圖1A和圖1B示出根據一些實施例的用於形成半導體器件的示例性方法的流程圖。
圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L以及圖2M示出根據一些實施例的通 過圖1A和圖1B的方法所進行的各個製造階段期間的示例性半導體器件的橫截面圖。
以下公開內容描述用於實施主題的不同特徵的各種示範性實施例。下文描述元件和佈置的具體實例是為了簡化本公開。當然，這些元件和佈置僅僅是實例且並不意圖作為限制。舉例來說，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含在第一特徵與第二特徵之間可形成額外特徵以使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標記和/或字母。這種重複是出於簡化和清楚的目的並且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，本文中可使用如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空間相對術語來描述如圖式中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語還意圖涵蓋器件在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地作出解釋。
一般來說，電容器實施為金屬-絕緣體-金屬(metal-insulator-metal,MIM)結構(在下文中稱為“MIM電容 器”)，所述金屬-絕緣體-金屬結構包含兩個金屬板和包夾在兩個金屬板之間的充當電容器介電層的絕緣體。電阻器實施為金屬薄膜電阻器。金屬薄膜可表徵為具有低電阻溫度係數(temperature coefficient of resistivity,TCR)(在下文中稱為“低TCR金屬電阻器”)。存在各種原因將電容器和電阻器分別實施為MIM電容器和低TCR金屬電阻器，而不是其它電容器和電阻器結構(或材料)。舉例來說，與由一個半導體電極和金屬板組成的金屬氧化物半導體(metal-oxide-semiconductor,MOS)電容器相比，在相同面積的情況下，MIM電容器可提供比MOS電容器的電容更大的電容(所述更大電容在各種電路中通常是所需要的)。而且，儘管不是由金屬(例如由多晶矽)製成的其它薄膜電阻器也可以存在低TCR，但在與金屬薄膜電阻器相比時，這種非金屬薄膜電阻器通常存在更緊密(即，更窄)的薄層電阻公差，這會不利地限制這種電阻器的使用。
常規地，當製作與互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)技術相容的MIM電容器時，需要兩種或多於兩種圖案化製程(例如微影製程，有時將其稱為“罩幕”)。舉例來說，第一罩幕用於製作(例如定義)低TCR金屬電阻器的金屬薄膜，緊接著第二罩幕用於蝕刻形成於金屬薄膜上的額外層(例如抗反射塗層(anti-reflective coating,ARC)和著陸襯墊層(landing pad layer))。由此，可能增加製造成本/資源/時間。因此，常規的MIM電容器和低TCR金屬電阻器以及用以 形成此類電容器和電阻器的方法並不完全令人滿意。
本公開提供半導體器件的各種實施例，所述半導體器件包含可通過單一圖案化製程製造的至少一個電容器和至少一個薄膜電阻器。在一些實施例中，電容器可以是金屬-絕緣體-金屬(MIM)電容器，且薄膜電阻器可以是低電阻率溫度係數(TCR)的金屬電阻器。在一些實施例中，MIM電容器的金屬板中的一者(例如底部金屬板)和低TCR金屬電阻器的金屬薄膜同時在單一圖案化製程期間被定義。舉例來說，MIM電容器的底部金屬板和低TCR金屬電阻器的金屬薄膜是通過在共同圖案化製程(common patterning process)期間使用同一罩幕中所含有的相應的不同圖案來圖案化(例如蝕刻)同一金屬材料而形成的。由此，可在製作包含MIM電容器和低TCR金屬電阻器的半導體器件時有利地避免上文所提到的問題。
圖1A和圖1B共同地示出根據本公開的一個或多個實施例的形成包含至少一個MIM電容器和一個低TCR金屬電阻器的半導體器件的方法100的流程圖。應注意，方法100僅僅為實例且並不意圖限制本公開。因此，應理解，可在圖1A到圖1B的方法100之前、期間以及之後提供額外操作，且應理解，一些其它操作可僅在本文中進行簡要描述。在一些實施例中，方法100的操作可與如分別在圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L以及圖2M中所繪示的各個製造階段中的半導體器件的橫截面圖相關聯，這將在下文 進一步詳細論述。
概括來說，方法100從提供基底的操作102開始。方法100繼續進行到形成多個第一內連線結構的操作104。方法100繼續進行到形成第一介電層的操作106。方法100繼續進行到沉積富含矽(Si)的介電材料的操作108。方法100繼續進行到形成多個第一通孔的操作110。方法100繼續進行到沉積導電材料的操作112。方法100繼續進行到沉積抗反射塗層材料的操作114。方法100繼續進行到同時形成電容器的底板和電容器介電層以及電阻器的薄膜的操作116。方法100繼續進行到形成多個第二內連線結構的操作118。方法100繼續進行到再次沉積富含Si的介電材料的操作120。方法100繼續進行到形成第二介電層的操作122。方法100繼續進行到形成多個第二通孔的操作124。方法100繼續進行到形成多個第三內連線結構的操作126。方法100繼續進行到形成第三介電層的操作128。
如上文所提及，圖2A到圖2M利用橫截面圖示出在圖1A和圖1B的方法100的各個製造階段中的半導體器件200(包含至少一個電容器和至少一個電阻器)的一部分。半導體器件200可包含於微處理器、記憶單元和/或其它積體電路(integrated circuit,IC)中。此外，為了更好地理解本公開的概念起見，簡化了圖2A到圖2M。儘管圖式示出半導體器件200，但應瞭解，IC可包括多個其它器件(如電感器、保險絲、電晶體、線圈等)，出於清楚說明的目的，圖2A到圖2M中並未繪示所述其它器件。
對應於圖1A的操作102，圖2A是在各個製造階段中的一個階段中的包含基底202的半導體器件200的橫截面圖。基底202可為設置在底層處的層間介電(inter-layer dielectric,ILD)層。相應地，可存在設置於基底202下方或被基底202上覆的一個或多個器件特徵(例如電晶體的閘極、汲極、源極)和/或導電特徵(例如導電插塞)，出於清楚的目的，並未繪示所述器件特徵和/或導電特徵。在一些實施例中，可將設置在基底202上方的層統稱為後段製程(back-end-of-line,BEOL)層。
基底202包含作為以下材料中的至少一種的材料：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k介電材料可包含氟矽玻璃(fluorinated silica glass,FSG)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、摻碳的氧化矽(SiOxCy)、Black Diamond®(加利福尼亞州聖克拉拉應用材料公司(Applied Materials of Santa Clara,Calif.))、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、苯並環丁烯(bis-benzocyclobutenes,BCB)、SiLK(密西根州米德蘭陶氏化學公司(Dow Chemical,Midland,Mich.))、聚醯亞胺和/或其它將來研發的低k介電材料。
對應於圖1A的操作104，圖2B是在各個製造階段中的一個階段中的包含多個第一內連線結構204的半導體器件200的橫截面圖。舉例來說，第一內連線結構204包含第一內連線結構 204a、第一內連線結構204b、第一內連線結構204c以及第一內連線結構204d。儘管在圖2B(以及以下圖式)的所示出實施例中，繪示了四個第一內連線結構204，但應瞭解，可在基底202上形成任何數量的第一內連線結構204，同時仍落入本公開的範圍內。在一些實施例中，形成在基底202上的第一內連線結構204a到第一內連線結構204d可彼此橫向間隔開。以這種方式，在第一內連線結構204a到第一內連線結構204d上方形成介電材料(這將在下文進行論述)之後，第一內連線結構204a到第一內連線結構204d中的每一者可分別用作器件組件的導電接觸件或襯墊。
在圖2B的所示出實施例中，第一內連線結構204a到第一內連線結構204d可通過執行以下製程中的至少一種或多種來形成：使用化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、電子槍(electron-gun)(E槍)和/或其它合適的技術在基底202上方沉積金屬材料(例如Cu、Al或其組合)；在金屬材料上方形成具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義第一內連線結構204a到第一內連線結構204d的相應的期望位置；使用所述圖案來蝕刻金屬材料；去除罩幕層；以及清理殘餘物。在一些其它實施例中，第一內連線結構204a到第一內連線結構204d可通過執行以下製程中的至少一種或多種來形成：在基底202上方沉積介電層(例如金屬間介電(inter-metal dielectric,IMD)層的至少一部分)；在介電層上方形成具有圖案的罩幕層(例如一個或多個 光阻層、硬罩幕層等)，所述圖案定義第一內連線結構204a到第一內連線結構204d的相應的期望位置；使用所述圖案來蝕刻介電層以形成至少部分地延伸穿過介電層的凹槽(例如溝槽)；在介電層上方沉積金屬材料(例如Cu、Al或其組合)以填充凹槽；對所沉積的金屬材料執行拋光製程(例如化學機械拋光(chemical-mechanical polishing,CMP)製程)以形成嵌入於介電層中的第一內連線結構204a到第一內連線結構204d；以及清理殘餘物。在介電層中形成嵌入的第一內連線結構204a到第一內連線結構204d有時可稱為鑲嵌製程。
對應於圖1A的操作106，圖2C是在各個製造階段中的一個階段中的包含第一介電層206的半導體器件200的橫截面圖。第一介電層206(其可以是IMD層)上覆於第一內連線結構204a到第一內連線結構204d。在第一內連線結構204a到第一內連線結構204d被形成為BEOL層的最底部內連線結構的實例中，第一內連線結構204有時可稱為金屬1s(M1s)，且包含M1s的第一介電層206有時可稱為IMD1層。在圖2C的所示出實施例中，第一內連線結構204a到第一內連線結構204d是在形成這種IMD1層之前形成的。應瞭解，可在形成IMD1層之後例如通過上文所描述的鑲嵌製程來形成第一內連線結構204a到第一內連線結構204d，同時仍落入本公開的範圍內。
第一介電層206包含作為以下材料中的至少一種的材料：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其 組合。低k介電材料可包含氟矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、摻碳的氧化矽(SiOxCy)、Black Diamond®(加利福尼亞州聖克拉拉應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、苯並環丁烯(BCB)、SiLK(密西根州米德蘭陶氏化學公司)、聚醯亞胺和/或其它將來研發的低k介電材料或超低k介電材料。可使用以下沉積技術中的一種在第一內連線結構204a到第一內連線結構204d上方沉積上文所列出的介電材料中的一種或多種來形成第一介電層206：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition,ALD)、旋轉塗佈和/或其它合適的介電材料沉積技術。
對應於圖1A的操作108，圖2D是在各個製造階段中的一個階段中的包含富含Si(Si-rich)的介電材料208的半導體器件200的橫截面圖。在一些實施例中，富含Si的介電材料208可以是富含Si的氧化物材料。在第一介電層206上方形成這種富含Si的介電材料208可幫助避免不合需要的原子擴散到待形成於富含Si的介電材料208上方的器件組件中。富含Si的介電材料208可包含其中具有許多矽奈米晶體的氧化層。富含Si的介電材料208可經由低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)製程、電漿增強式化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)製程或矽植入製程使用矽烷(SiH4)氣體和氧化氮(N2O)氣體來形成。
對應於圖1A的操作110，圖2E是在各個製造階段中的 一個階段中的包含多個第一通孔210的半導體器件200的橫截面圖。舉例來說，第一通孔包含通孔210a、通孔210b、通孔210c以及通孔210d。術語“通孔”一般是指豎直內連線結構，所述豎直內連線結構延伸穿過一個或多個介電層(例如IMD層)以電連接沿著所述一個或多個介電層的頂部邊界和底部邊界設置的器件組件。舉例來說，延伸穿過第一介電層206和富含Si的介電材料208的通孔210a可將第一內連線結構204a電連接到另一器件組件(其將在下文進行繪示)；延伸穿過第一介電層206和富含Si的介電材料208的通孔210b可將第一內連線結構204b電連接到另一器件組件(其將在下文進行繪示)；延伸穿過第一介電層206和富含Si的介電材料208的通孔210c可將第一內連線結構204c電連接到另一器件組件(其將在下文進行繪示)；且延伸穿過第一介電層206和富含Si的介電材料208的通孔210d可將第一內連線結構204d電連接到另一器件組件(其將在下文進行繪示)。
通孔210a到通孔210d可通過執行以下製程中的至少一種或多種來形成：在富含Si的介電材料208(圖2D中所繪示)上方形成具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義通孔210a到通孔210d的相應的期望位置；使用所述圖案來蝕刻富含Si的介電材料208和第一介電層206以形成凹槽(例如介層孔)，所述凹槽暴露第一內連線結構204a到第一內連線結構204d的相應頂部邊界；沉積金屬材料(例如Cu、Al或其組合)以填充凹槽；對所沉積的金屬材料執行拋光製程(例 如化學機械拋光(CMP)製程)以形成延伸穿過富含Si的介電材料208和第一介電層206的通孔210a到通孔210d；以及清理殘餘物。
對應於圖1A的操作112和操作114，圖2F是在各個製造階段中的一個階段中的包含導電材料212和抗反射塗層(ARC)材料214的半導體器件200的橫截面圖。如將在下文所論述的，導電材料212可用於定義電阻器(例如低TCR金屬電阻器)的薄膜和電容器(MIM電容器)的底板。在一些實施例中，導電材料212與通孔210a到通孔210d直接接觸。一些通孔可充當電阻器的內連線結構。與通常在通孔與電阻器之間包含著陸襯墊層(例如TiN層)的現有電阻器相比，由於本公開的通孔與電阻器直接接觸，因此可有利地減小電阻器的接觸電阻。
導電材料212和抗反射塗層材料214可按順序形成在富含Si的介電材料208上方。在一些實施例中，導電材料212可包含從以下各材料的至少一種中選出的金屬材料：Ta、TaN、Ti、TiN、W、WN、NiCr或SiCr。導電材料212可通過使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子槍(E槍)和/或其它合適的技術在富含Si的介電材料208上方沉積上文所列出的金屬材料中的一種或多種來形成。在一些實施例中，ARC材料214可包含從以下各材料的至少一種中選出的介電材料：SiO2、La2O3、ZrO3、Ba-Sr-Ti-O或Si3N4。ARC材料214可通過使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈 和/或其它合適的介電材料沉積技術在導電材料212上方沉積上文所列出的介電材料中的一種或多種來形成。在一些實施例中，導電材料212可具有在約40埃到約50埃的範圍內的厚度，且ARC材料214可具有在約40埃到約50埃的範圍內的厚度。
對應於圖1A的操作116，圖2G是在各個製造階段中的一個階段中的包含第一板218、第一介電區段220、薄膜222以及第二介電區段224的半導體器件200的橫截面圖。在一些實施例中，第一板218、第一介電區段220、薄膜222以及第二介電區段224可通過對導電材料212和ARC材料214執行單一圖案化製程215來同時地形成，這將在下文進行論述。由此，第一板218與薄膜222可彼此共面；且第一介電區段220與第二介電區段224可彼此共面。術語“共面”是指兩個物體的相應頂部邊界或底部邊界沿著虛擬邊界或實體邊界對準。舉例來說，第一板218與薄膜222彼此共面，這是由於第一板218的底部邊界和薄膜222的底部邊界沿著富含Si的介電材料208的中間邊界209對準。
圖案化製程215可包含以下製程中的至少一種或多種：在ARC材料214(圖2F中所繪示)上方形成具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義第一板218和薄膜222的相應的期望位置；使用圖案來蝕刻ARC材料214和導電材料212以同時形成第一板218、第一介電區段220、薄膜222以及第二介電區段224；以及清理殘餘物。在一些其它實施例中，可使用圖案通過以第一蝕刻速率蝕刻ARC材料214來形成第一介 電區段220和第二介電區段224。回應於在導電材料212上方形成第一介電區段220和第二介電區段224，可使用相同圖案通過以第二蝕刻速率蝕刻導電材料212來形成第一板218和薄膜222。
在一些實施例中，在形成薄膜222後，低TCR金屬電阻器225R可形成為具有作為電阻器介電層的第二介電區段224，所述第二介電區段224形成在低TCR金屬電阻器225R上方。此外，在形成第一板218和第一介電區段220的同時，可形成MIM電容器225C的一部分。舉例來說，第一板218可用作MIM電容器225C的底板或底部電極，且第一介電區段220可用作MIM電容器225C的電容器介電層。因此，第一板218、第一介電區段220以及第二介電區段224在本文中分別稱為“底板218”、“電容器介電層220”以及“電阻器介電層224”。在一些實施例中，底板218和薄膜222可承繼與導電材料212的厚度基本上類似的厚度，所述厚度在約40埃到約50埃的範圍內；且電容器介電層220和電阻器介電層224可承繼與ARC材料214的厚度基本上類似的厚度，所述厚度在約100埃到約300埃的範圍內。在一些實施例中，底板218和薄膜222的厚度與電容器介電層220和電阻器介電層224的厚度的比率可在約0.2到約0.25的範圍內，這是由於可能期望保持低TCR金屬電阻器225R的薄膜222的厚度，所述範圍還限定了MIM電容器225C的底板218的基本上較小的厚度。這是因為當薄膜222的厚度過大時，低TCR金屬電阻器225R的電阻可能變得過小，這在低TCR金屬電阻器的應用中通常是不合需要的。
對應於圖1A的操作118，圖2H是在各個製造階段中的一個階段中的包含多個第二內連線結構226的半導體器件200的橫截面圖。舉例來說，第二內連線結構226包含內連線結構226a和內連線結構226b。在一些實施例中，第二內連線結構226中的至少一個(如(例如)第二內連線結構226b)形成在電容器介電層220上方。第二內連線結構226b可具有比底板218和電容器介電層220的寬度(W2)更小的寬度(W1)。在一些實施例中，寬度W2與寬度W1的比率可在1.2到1.8的範圍內。這是因為在一些實施例中，當形成第二內連線結構226b時，期望使第二內連線結構226b與通孔210b橫向偏移開以確保底板218和電容器介電層220的光滑度。使底板218和電容器介電層220比第二內連線結構226b更寬可促進第二內連線結構226b與通孔210b之間的這種橫向偏移。
舉例來說，第二內連線結構226b的寬度W1可在約3微米到約6微米的範圍內，且底板218和電容器介電層220的寬度W2可在約800微米到約1200微米的範圍內。第二內連線結構226中的至少一個(如(例如)第二內連線結構226a)被形成為電連接通孔210a。儘管在圖2H(以及以下圖式)的所示出實施例中，繪示了兩個第二內連線結構226，但應瞭解，可形成任何數量的第二內連線結構226，同時仍落入本公開的範圍內。在一些實施例中，第二內連線結構226a到第二內連線結構226b可彼此橫向間隔開。以這種方式，在第二內連線結構226a到第二內連線結構226b 上方形成介電材料(這將在下文進行論述)之後，第二內連線結構226a到第二內連線結構226b中的每一個可分別用作器件組件的導電接觸件、板或襯墊。
在圖2H的所示出實施例中，第二內連線結構226a到第二內連線結構226b可通過執行以下製程中的至少一種或多種來形成：使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子槍(E槍)和/或其它合適的技術在富含Si的介電材料208上方沉積金屬材料(例如Cu、Al或其組合)；在金屬材料上方形成具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義第二內連線結構226a到第二內連線結構226b的相應的期望位置；使用圖案來蝕刻金屬材料；去除罩幕層；以及清理殘餘物。在一些其它實施例中，第二內連線結構226a到第二內連線結構226b可通過上文所描述的鑲嵌製程來形成。
在一些實施例中，第二內連線結構226b可用作MIM電容器225C的頂板或頂部電極，在本文中稱為“頂部電極226b”。由此，回應於形成頂部電極226b，可完成MIM電容器225C的形成。
對應於圖1A的操作120，圖2I是在各個製造階段中的一個階段中的包含另一富含Si的介電材料230的半導體器件200橫截面圖。在一些實施例中，富含Si的介電材料230可由與富含Si的介電材料208基本上類似的介電材料形成。如所繪示，可形成富含Si的介電材料230以上覆於第二內連線結構226a、低TCR 金屬電阻器225R以及MIM電容器225C。由此，在形成富含Si的介電材料230後，低TCR金屬電阻器225R和MIM電容器225C可至少部分地被連續的富含Si的介電層包裹，所述連續的富含Si的介電層由富含Si的介電材料208和富含Si的介電材料230組成。
對應於圖1B的操作122，圖2J是在各個製造階段中的一個階段中的包含第二介電層232的半導體器件200的橫截面圖。第二介電層232(其可以是IMD層)上覆於富含Si的介電材料230。在第一介電層206形成為IMD1層的實例中，第二內連線結構226有時可稱為金屬2s(M2s)，且包含M2s的第二介電層232有時可稱為IMD2層。儘管低TCR金屬電阻器225R和MIM電容器225C形成在IMD1層(例如第一介電層206)與IMD2層(例如第二介電層232)之間，但應瞭解，本文中所公開的方法的實施例可使得低TCR金屬電阻器和MIM電容器形成在任何後續的IMD層之間。在圖2J的所示出實施例中，第二內連線結構204a到第二內連線結構204d是在形成這種IMD2層之前形成的。應瞭解，可在形成IMD2層之後例如通過上文所描述的鑲嵌製程來形成第二內連線結構226a到第二內連線結構226b，同時仍落入本公開的範圍內。
第二介電層232包含作為以下材料中的至少一種的材料：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k介電材料可包含氟矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、摻碳的氧化矽(SiOxCy)、Black Diamond®(加利福尼亞州聖克拉拉應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、苯並環丁烯(BCB)、SiLK(密西根州米德蘭陶氏化學公司)、聚醯亞胺和/或其它將來研發的低k介電材料或超低k介電材料。可使用以下沉積技術中的一種在富含Si的介電材料230上方沉積上文所列出的介電材料中的一種或多種來形成第二介電層232：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈和/或其它合適的介電材料沉積技術。在一些實施例中，第二介電層232可具有大於導電材料212(薄膜222)的厚度約10倍的厚度。舉例來說，第二介電層232的厚度可在約4000埃到約6000埃的範圍內。半導體器件200的其它介電層(IMD層)中的每一者可具有與第二介電層232的厚度基本上類似的厚度。
對應於圖1B的操作124，圖2K是在各個製造階段中的一個階段中的包含多個第二通孔234的半導體器件200的橫截面圖。舉例來說，第二通孔包含通孔234a和234b。延伸穿過第二介電層232和富含Si的介電材料230的通孔234a可將第二內連線結構226a電連接到另一器件組件(其將在下文進行繪示)；且延伸穿過第二介電層232和富含Si的介電材料230的通孔234b可將第二內連線結構(頂板)226b電連接到另一器件組件(其將在下文進行繪示)。
通孔234a到通孔234b可通過執行以下製程中的至少一種或多種來形成：在第二介電層232(圖2J中所繪示)上方形成 具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義通孔234a到通孔234b的相應的期望位置；使用所述圖案來蝕刻第二介電層232和富含Si的介電材料230以形成凹槽(例如介層孔)，所述凹槽暴露第二內連線結構226a到第二內連線結構226b的相應頂部邊界；沉積金屬材料(例如Cu、Al或其組合)以填充凹槽；對所沉積的金屬材料執行拋光製程(例如化學機械拋光(CMP)製程)以形成延伸穿過富含Si的介電材料230和第二介電層232的通孔234a到通孔234b；以及清理殘餘物。
對應於圖1B的操作126，圖2L是在各個製造階段中的一個階段中的包含多個第三內連線結構236的半導體器件200的橫截面圖。舉例來說，第三內連線結構包含內連線結構236a和內連線結構236b。儘管在圖2L(以及以下圖式)的所示出實施例中，繪示了兩個第三內連線結構236，但應瞭解，可在第二介電層232上形成任何數量的第三內連線結構236，同時仍落入本公開的範圍內。在一些實施例中，形成在第二介電層232上的第三內連線結構236a到第三內連線結構236b可彼此橫向間隔開。以這種方式，在第三內連線結構236a到第三內連線結構236b上方形成介電材料(這將在下文進行論述)之後，第三內連線結構236a到第三內連線結構236b中的每一者可分別用作器件組件的導電接觸件或襯墊。
在圖2L的所示出實施例中，第三內連線結構236a到第三內連線結構236b可通過執行以下製程中的至少一種或多種來形 成：使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子槍(E槍)和/或其它合適的技術在第二介電層232上方沉積金屬材料(例如Cu、Al或其組合)；在金屬材料上方形成具有圖案的罩幕層(例如一個或多個光阻層、硬罩幕層等)，所述圖案定義第三內連線結構236a到第三內連線結構236b的相應的期望位置；使用圖案來蝕刻金屬材料；去除罩幕層；以及清理殘餘物。在一些其它實施例中，第三內連線結構236a到第三內連線結構236b可通過執行上文所描述的鑲嵌製程來形成。
對應於圖1B的操作128，圖2M是在各個製造階段中的一個階段中的包含第三介電層238的半導體器件200的橫截面圖。第三介電層238(其可以是IMD層)上覆於第三內連線結構236a到第三內連線結構236b。在第二介電層232被形成為IMD2層的實例中，第三內連線結構236有時可被稱為金屬3s(M3s)，且包含M3s的第三介電層238有時可稱為IMD3層。在圖2M的所示出實施例中，第三內連線結構236a到第三內連線結構236b是在形成這種IMD3層之前形成的。應瞭解，可在形成IMD3層之後例如通過上文所描述的鑲嵌製程來形成第三內連線結構236a到第三內連線結構236b，同時仍落入本公開的範圍內。
第三介電層238包含作為以下材料中的至少一種的材料：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k介電材料可包含氟矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、摻碳的氧化矽(SiOxCy)、Black Diamond®(加利福尼亞州聖克拉拉應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、苯並環丁烯(BCB)、SiLK(密西根州米德蘭陶氏化學公司)、聚醯亞胺和/或其它將來研發的低k介電材料或超低k介電材料。可使用以下沉積技術中的一種在第三內連線結構236a到第三內連線結構236b上方沉積上文所列出的介電材料中的一種或多種來形成第三介電層238：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈和/或其它合適的介電材料沉積技術。
前文概述若干實施例的特徵以使本領域的普通技術人員可更好地理解本公開的各個方面。本領域的技術人員應瞭解，其可易於使用本公開作為設計或修改用於實施本文中所引入的實施例的相同目的和/或獲得相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且本領域的技術人員可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
在實施例中，一種半導體器件包含電容器和電阻器。電容器包含：第一板；設置在第一板上方的電容器介電層；以及設置在電容器介電層上方的第二板。電阻器包含薄膜。電阻器的薄膜和電容器的第一板包含相同導電材料。電阻器的薄膜和電容器的第一板由單一圖案化製程定義。
在上述半導體器件中，更包括：第一豎直內連線結構，至少部分地延伸穿過設置在所述第一板和所述薄膜下方的第一介 電層並且將所述第一板電連接到嵌入於所述第一介電層中的多個內連線結構中的第一內連線結構；以及第二豎直內連線結構，至少部分地延伸穿過設置在所述電容器上方的第二介電層並且將所述第二板電連接到嵌入於第三介電層中的第三內連線結構，所述第三介電層設置在所述第二介電層上方。
在上述半導體器件中，更包括嵌入於所述第二介電層中的第二內連線結構，其中所述第二內連線結構、所述電容器以及所述電阻器在第四介電層中彼此橫向地間隔開，所述第四介電層設置在所述第一介電層與所述第二介電層之間。
在上述半導體器件中，所述第二內連線結構、所述電容器以及所述電阻器至少部分地由所述第四介電層包裹。
在上述半導體器件中，更包括：第三豎直內連線結構，至少部分地延伸穿過所述第一介電層並且將所述薄膜的第一端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第二內連線結構；以及第四豎直內連線結構，至少部分地延伸穿過所述第一介電層並且將所述薄膜的第二端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第三內連線結構。
在上述半導體器件中，所述第三豎直內連線結構和所述第四豎直內連線結構與所述薄膜直接接觸。
在上述半導體器件中，所述電阻器更包括設置在所述薄膜上方的電阻器介電層，其中所述電阻器介電層和所述電容器介電層包括相同介電材料且形成於所述單一圖案化製程中。
在上述半導體器件中，所述介電材料包含抗反射塗層(ARC)材料。
在上述半導體器件中，所述導電材料包含由以下各材料所組成的群組中選出的至少一種材料：鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢、鎳鉻以及矽鉻。
在另一實施例中，一種用於形成半導體器件的方法包含：在多個內連線結構上方形成第一介電層。方法包含：在第一介電層上方沉積導電材料。方法包含：在第一金屬材料上方沉積介電材料。方法包含：蝕刻導電材料和介電材料以同時定義電阻器的薄膜、電容器的底板以及電容器的電容器介電層。方法包含：在電容器介電層上方形成電容器的頂板。
在上述用於形成半導體器件的方法中，更包括：在沉積所述導電材料之前，形成第一豎直內連線結構、第三豎直內連線結構以及第四豎直內連線結構，所述第一豎直內連線結構、所述第三豎直內連線結構以及所述第四豎直內連線結構中的每一者至少部分地延伸穿過所述第一介電層。
在上述用於形成半導體器件的方法中，其中：所述第一豎直內連線結構被配置成將所述電容器的所述底板電連接到所述多個內連線結構中的第一內連線結構；所述第三豎直內連線結構被配置成將所述電阻器的所述薄膜的第一端電連接到所述多個內連線結構中的第二內連線結構；以及所述第四豎直內連線結構被配置成將所述電阻器的所述薄膜的第二端電連接到所述多個內連 線結構中的第三內連線結構。
在上述用於形成半導體器件的方法中，更包括：在形成所述電容器的所述頂板之後，在所述電容器和所述電阻器上方形成第二介電層；以及形成至少部分地延伸穿過所述第二介電層的第二豎直內連線結構。
在上述用於形成半導體器件的方法中，其中所述第二豎直內連線結構被配置成將所述電容器的所述頂板電連接到嵌入於第三介電層中的第三內連線結構，所述第三介電層設置在所述第二介電層上方。
在上述用於形成半導體器件的方法中，其中所述介電材料包含抗反射塗層(ARC)材料。
在上述用於形成半導體器件的方法中，其中所述導電材料包含由以下各材料所組成的群組中選出的至少一種材料：鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢、鎳鉻以及矽鉻。
在又一實施例中，一種半導體器件包含第一板，第一板包含導電材料。半導體器件包含與第一板基本上共面的薄膜，薄膜也包含導電材料。半導體器件包含設置在第一板上方的電容器介電層，電容器介電層包含介電材料。半導體器件包含設置在電容器介電層上方的第二板，第二板包含導電材料。薄膜構成電阻器的至少一部分，並且第一板、電容器介電層以及第二板構成電容器的至少一部分。
在上述半導體器件中，其中所述介電材料包含抗反射塗 層(ARC)材料。
在上述半導體器件中，其中所述第一導電材料包含由以下各材料所組成的群組中選出的至少一種材料：鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢、鎳鉻以及矽鉻。
在上述半導體器件中，更包括：第一豎直內連線結構，至少部分地延伸穿過設置在所述第一板和所述薄膜下方的第一介電層並且將所述第一板電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第一內連線結構；第二豎直內連線結構，至少部分地延伸穿過設置在所述電容器上方的第二介電層並且將所述第二板電連接到嵌入於第三介電層中的第三內連線結構，所述第三介電層設置在所述第二介電層上方；第三豎直內連線結構，至少部分地延伸穿過所述第一介電層，所述第三豎直內連線結構將所述薄膜的第一端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第二內連線結構；以及第四豎直內連線結構，至少部分地延伸穿過所述第一介電層，所述第四豎直內連線結構將所述薄膜的第二端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第三內連線結構。
200:半導體器件
202:基底
204a、204b、204c、204d:第一內連線結構
206:第一介電層
208、230:富含Si的介電材料
210a、210b、210c、210d、234a、234b:通孔
218:第一板/底板
220:第一介電區段/電容器介電層
222:薄膜
224:第二介電區段/電阻器介電層
225C:MIM電容器
225R:低TCR金屬電阻器
226a、226b:第二內連線結構
232:第二介電層
236a、236b:第三內連線結構
238:第三介電層

Claims (10)

  1. 一種半導體器件，包括：電阻器，包括薄膜；以及電容器，包括：第一板；電容器介電層，設置在所述第一板上方；以及第二板，設置在所述電容器介電層上方；其中所述電阻器的所述薄膜和所述電容器的所述第一板包括相同導電材料且在單一圖案化製程中被定義，且其中所述電容器的所述第一板及所述電容器介電層具有第一寬度，且所述電容器的所述第二板具有第二寬度，所述第一寬度大於所述第二寬度。
  2. 如請求項1所述的半導體器件，更包括：第一豎直內連線結構，至少部分地延伸穿過設置在所述第一板和所述薄膜下方的第一介電層並且將所述第一板電連接到嵌入於所述第一介電層中的多個內連線結構中的第一內連線結構；以及第二豎直內連線結構，至少部分地延伸穿過設置在所述電容器上方的第二介電層並且將所述第二板電連接到嵌入於第三介電層中的第三內連線結構，所述第三介電層設置在所述第二介電層上方。
  3. 如請求項2所述的半導體器件，更包括嵌入於所述第二介電層中的第二內連線結構，其中所述第二內連線結構、所述電容器以及所述電阻器在第四介電層中彼此橫向地間隔開，所述第四介電層設置在所述第一介電層與所述第二介電層之間。
  4. 如請求項2所述的半導體器件，更包括：第三豎直內連線結構，至少部分地延伸穿過所述第一介電層並且將所述薄膜的第一端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第二內連線結構；以及第四豎直內連線結構，至少部分地延伸穿過所述第一介電層並且將所述薄膜的第二端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第三內連線結構。
  5. 如請求項1所述的半導體器件，其中所述電阻器更包括設置在所述薄膜上方的電阻器介電層，其中所述電阻器介電層和所述電容器介電層包括相同介電材料且形成於所述單一圖案化製程中。
  6. 一種用於形成半導體器件的方法，包括：在多個內連線結構上方形成第一介電層；在所述第一介電層上方沉積導電材料；在所述導電材料上方沉積介電材料；蝕刻所述導電材料和所述介電材料以同時定義電阻器的薄膜、電容器的底板以及所述電容器的電容器介電層；以及在所述電容器介電層上方形成所述電容器的頂板，其中所述電容器的所述底板及所述電容器介電層具有第一寬度，且所述電容器的所述頂板具有第二寬度，所述第一寬度大於所述第二寬度。
  7. 如請求項6所述的用於形成半導體器件的方法，更包括：在沉積所述導電材料之前，形成第一豎直內連線結構、第三 豎直內連線結構以及第四豎直內連線結構，所述第一豎直內連線結構、所述第三豎直內連線結構以及所述第四豎直內連線結構中的每一者至少部分地延伸穿過所述第一介電層。
  8. 如請求項6所述的用於形成半導體器件的方法，更包括：在形成所述電容器的所述頂板之後，在所述電容器和所述電阻器上方形成第二介電層；以及形成至少部分地延伸穿過所述第二介電層的第二豎直內連線結構。
  9. 一種半導體器件，包括：第一板，包括第一導電材料；薄膜，也包括所述第一導電材料，所述薄膜與所述第一板共面；電容器介電層，包括介電材料且設置在所述第一板上方；以及第二板，包括第二導電材料且設置在所述電容器介電層上方；其中所述薄膜構成電阻器的至少一部分，且所述第一板、所述電容器介電層以及所述第二板構成電容器的至少一部分，且其中所述電容器的所述第一板及所述電容器介電層具有第一寬度，且所述電容器的所述第二板具有第二寬度，所述第一寬度大於所述第二寬度。
  10. 如請求項9所述的半導體器件，更包括：第一豎直內連線結構，至少部分地延伸穿過設置在所述第一板和所述薄膜下方的第一介電層並且將所述第一板電連接到嵌入 於所述第一介電層中的所述多個內連線結構中的第一內連線結構；第二豎直內連線結構，至少部分地延伸穿過設置在所述電容器上方的第二介電層並且將所述第二板電連接到嵌入於第三介電層中的第三內連線結構，所述第三介電層設置在所述第二介電層上方；第三豎直內連線結構，至少部分地延伸穿過所述第一介電層，所述第三豎直內連線結構將所述薄膜的第一端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第二內連線結構；以及第四豎直內連線結構，至少部分地延伸穿過所述第一介電層，所述第四豎直內連線結構將所述薄膜的第二端電連接到嵌入於所述第一介電層中的所述多個內連線結構中的第三內連線結構。
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