TWI759943B - 對積體電路中的半導體記憶體的安全級別進行認證的方法及儲存有可執行代碼的電腦可讀取媒體 - Google Patents

對積體電路中的半導體記憶體的安全級別進行認證的方法及儲存有可執行代碼的電腦可讀取媒體 Download PDF

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Abstract

一種對積體電路中的半導體記憶體的安全級別進行認證的方法包括：用參數指定目標記憶體巨集；搜尋目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率；從記憶體編譯器生成針對目標記憶體巨集的故障模式分析；以及決定目標記憶體巨集的安全級別。亦提供一種儲存有可執行代碼的電腦可讀取媒體。

Description

對積體電路中的半導體記憶體的安全級別進行認證的方法及
本公開涉及對積體電路中的半導體記憶體的安全級別進行認證的方法。
積體電路(Integrated circuit，IC)廣泛應用於各種電子系統和裝置，例如汽車控制、飛機、資料處理系統、可攜式裝置、電腦和電視。許多電子系統的可靠性和安全性需求會要求其子系統(例如所使用的IC元件)進行分析技術，以獲得其故障率、故障模式和診斷能力。常用的分析技術之一是故障模式、影響和診斷分析(Failure Modes,Effects,and Diagnostic Analysis，FMEDA)。在許多製造過程和協定中，需求的一部分是需要對記憶體IC進行FMEDA分析。
根據本公開的一個實施例，提供了一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定目標記憶體巨集；搜尋目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率；基於功能方塊的故障率，從記憶體編譯器生成針對目標記憶體巨集的故障模式分析；以及基於目標記憶體巨集的故障模式分析，決定目標記憶體巨集的安全級別。
根據本公開的另一實施例，提供了一種儲存有可執行代碼的電腦可讀取媒體，可執行代碼在由處理器執行時使得處理器執行以下操作：載入指定基本單元的集合中的電晶體數量和面積分布的表；搜尋用一個或多個參數指定的目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率；基於功能方塊的故障率，生成針對目標記憶體巨集的故障模式分析；以及基於目標記憶體巨集的故障模式分析，決定目標記憶體巨集的安全級別。
根據本公開的又一實施例，提供了一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定目標記憶體巨集；搜尋目標記憶體巨集中的基本單元以形成基本單元的集合；搜尋基本單元的集合中的電晶體數量和面積分布；搜尋目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積 分布，決定功能方塊的故障率；以及基於功能方塊的故障率，生成針對目標記憶體巨集的故障模式分析。
100:過程
120:方塊
130:方塊
140:方塊
150:方塊
155:方塊
160:方塊
170:方塊
175:方塊
180:方塊
185:方塊
190:方塊
200:平面
202:計時器單元
204:讀寫控制器單元
212:資料輸入單元
214:資料輸出單元
216:感測放大器單元
218:行多工器單元
221:列預解碼解碼器
222:行預解碼解碼器
223:列地址解碼器
224:行地址解碼器
226:字元線驅動器
230:單元陣列
300:表
310:行
320:行
330:行
400:表
410:行
420:行
430:行
440:行
450:行
460:行
470:行
500:表
510:行
520:行
530:行
540:行
550:行
560:行
570:行
580:行
600:表
610:行
620:行
630:行
640:行
650:行
660:行
670:行
680:行
690:行
695:行
700:表
710:行
720:行
730:行
740:行
750:行
800:表
850:表
900:過程
910:方塊
920:方塊
930:方塊
940:方塊
942:方塊
944:方塊
946:方塊
948:方塊
950:方塊
1000:電子設計自動化系統
1010:輸入/輸出介面
1002:處理器
1004:記憶體
1006:指令
1007:標準單元庫
1008:匯流排
1012:網路介面
1014:網路
1042:使用者介面
1100:積體電路製造系統
1120:設計室
1122:積體電路設計佈局圖
1130:光罩室
1132:資料準備
1144:光罩製造
1145:光罩
1150:製造商/製造者
1152:晶圓製造
1153:晶圓
1160:積體電路裝置
在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的一些實施例的各方面。應當注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。
第1圖是根據一些實施例的認證記憶體巨集的安全級別的過程的流程圖。
第2圖是根據一些實施例的靜態隨機存取記憶體(SRAM)的平面圖的示意圖。
第3圖是根據一些實施例的列出基本單元的集合中的電晶體數量和面積分布的表。
第4圖是根據一些實施例的列出與第1圖中的SRAM的功能方塊相關聯的電晶體的累積面積和累積數量的表。
第5圖是根據一些實施例的列出與第1圖中的SRAM的功能方塊相關聯的靜態故障率和瞬態故障率的表。
第6圖是根據一些實施例的列出第1圖中的SRAM的兩個示例功能方塊的故障模式和故障模式分佈的表。
第7圖是根據一些實施例的列出基於第4圖中的表而計算出的各種安全目標違規(Safety Goal Violation)的單點故障度量(Single Point Fault Metric)和潛在故 障度量(Latent Fault Metric)的表。
第8A圖是根據一些實施例的基於另一目標記憶體巨集的指定參數並基於表300中所列出的基本單元的集合而生成的表。
第8B圖是根據一些實施例的列出基於第8A圖中的表而計算出的各種安全目標違規的單點故障度量和潛在故障度量的表。
第9A圖是根據一些實施例的基於基本單元的集合中的電晶體和面積分布來認證記憶體巨集的安全級別的過程的流程圖。
第9B圖是根據一些實施例的生成目標記憶體巨集的故障模式分析的過程的流程圖。
第10圖是根據一些實施例的電子設計自動化(EDA)系統的方塊圖。
第11圖是根據一些實施例的積體電路(IC)製造系統和與其相關聯的IC製造流程的方塊圖。
以下公開內容提供了許多不同的實施例或示例，以用於實現所提供的主題的不同特徵。下面描述了元件、材料、值、步驟、操作、佈置的具體示例以簡化本公開的一些實施例。當然，這些只是示例，並不旨在要進行限制。考慮了其他組件、值、操作、材料、佈置等。例如，在下面的描述中，在第二特徵上方或在第二特徵上形成第一特 徵可以包括第一特徵和第二特徵直接接觸形成的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。此外，本公開的一些實施例可以在各種示例中重複附圖標記和/或字母。這種重複是為了簡單和清晰的目的，其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，可以在本文中使用空間相關術語，例如“下面”、“下方”、“下”、“上方”、“上”等，來描述如圖中所示的一個元素或特徵與另一個(或多個)元素或特徵的關係。除了圖中所描繪的定向之外，空間相關術語還旨在包含正在使用或操作的裝置的不同定向。裝置可以以其他方式定向(旋轉90度或在其他定向上)，並且本文使用的空間相對描述符也可以被相應地解釋。
越來越多的採用智慧財產權(Intellectural Property，IP)核心形式的積體電路(Integrated Circuit，IC)設計用於汽車領域。故障模式影響和診斷分析(Failure Mode Effects and Diagnostic Analysis，FMEDA)是目前流行的用於認證汽車安全完整性級別(Automotive Safety Integrity Levels，ASIL)的IP硬體和國際標準組織(International Organization for Standardization，ISO)在ISO-26262下定義的安全標準的方法。一些常用的IP是記憶體巨集(memory macro)，例如靜態隨機存取記憶體(SRAM)巨集、唯讀記憶體(ROM)巨集、或內容可 定址記憶體(CAM)巨集。
根據使用一個或多個SRAM巨集的電子系統的特定設計，SRAM巨集通常具有各種大小和類型。在一些實施例中，SRAM巨集的大小在從幾千位元組到幾百百萬(十億)位元組(hundreds of megabytes)或到幾千百萬(兆)位元組(gigabytes)測量的範圍內。在一些實施例中，SRAM巨集的類型在用於在SRAM巨集中構造單元陣列的SRAM位元單元的埠數量上不同(例如單埠SRAM、雙埠SRAM和四埠SRAM)。在一些實施例中，用於在SRAM巨集中構造單元陣列的位元單元的架構在SRAM位元單元中的電晶體數量上不同(例如，六個電晶體6T SRAM單元、八個電晶體8T SRAM單元、十個電晶體10T SRAM單元或十二個電晶體12T SRAM單元)。在一些實施例中，SRAM巨集的類型是同步的或非同步的。在一些實施例中，SRAM巨集的類型在設計的其他方面不同，例如零匯流排往返(Zero Bus Turnaround，ZBT)SRAM、雙數據速率(DDR)SRAM或四資料速率(QDR)SRAM。為了改進SRAM巨集設計的EDA過程，在一些實施例中，一些記憶體編譯器生成具有不同大小和/或不同類型的SRAM巨集。例如，由記憶體編譯器生成的SRAM巨集的特定大小和特定類型由提供給記憶體編譯器的一個或多個參數決定。
當特定SRAM巨集按照ISO-26262的要求針對汽車安全完整性級別(ASIL)進行認證時，SRAM巨集 被分為四個ASIL級別：ASIL A、ASIL B、ASIL C和ASIL D。為了決定SRAM巨集的ASIL級別，需要基於SRAM巨集的各種故障率計算單點故障度量(Single Point Fault Metric，SPFM)和潛在故障度量(Latent Fault Metric，LFM)，這與SRAM巨集的具體設計(例如SRAM巨集的大小和類型)有關。認證特定SRAM巨集的ASIL安全級別的一種方法包括：搜尋用於構造特定SRAM的功能方塊，以及搜尋各種功能方塊中的電晶體數量和/或各種功能方塊佔用的面積。對於每個特定SRAM巨集，專門針對感興趣的特定SRAM巨集執行搜尋功能方塊和搜尋功能方塊的電晶體數量和/或面積的過程。由於SRAM巨集在大小和類型方面可能會有許多變化，因此，當有大量SRAM巨集需要針對ASIL安全級別進行認證時，單獨對每個SRAM巨集進行認證的過程可能導致生產力效率降低。在一些實施例中，使用記憶體編譯器認證SRAM巨集的改進過程提供了認證生產力的改進。
第1圖是根據一些實施例的認證記憶體巨集的安全級別的過程100的流程圖。過程100包括方塊120-150、155、160、170、175、180、185和190。在方塊120，用一個或多個參數指定目標記憶體巨集。用於指定目標記憶體巨集的參數的示例包括以下項中的一者或多者：用於指定記憶體大小的大小參數(例如，以千位元組(kilobytes)、百萬位元組(megabytes)或千百萬位元組(gigabytes)為單位的數位)、用於指定位元單元中的埠 數量的埠參數(例如，單埠或雙埠)、以及用於指定記憶體是同步記憶體還是非同步記憶體的參數。
在一些實施例中，第1圖中的過程100在記憶體編譯器中實現，以認證由記憶體編譯器生成的記憶體巨集的安全級別。在一些實施例中，當目標記憶體巨集由記憶體編譯器生成時，記憶體編譯器從設定檔(configuration file)中接收指定參數作為輸入。在一些實施例中，記憶體編譯器生成具有以多個檔表示的不同視圖的目標記憶體巨集。由記憶體編譯器生成的檔的示例包括用於描述示意圖的檔、用於描述佈局的檔、用硬體描述語言(例如Verilog)方塊架表示的用於行為模型視圖、邏輯視圖、定時視圖和功率視圖的一個或多個檔。在基本要素的配置中，目標記憶體巨集包括用於描述記憶體設計的佈局的檔。
在第1圖的過程100中，在方塊130，識別目標記憶體巨集中的基本單元以形成基本單元的集合。基本單元的集合被選擇用於認證記憶體巨集的安全級別。雖然可以以各種不同的方式形成基本單元的集合，但在一些實施例中，基本單元的集合具有一個或多個共同特徵。在一些實施例中，每個基本單元構成單元類(class)或單元類型(type)的代表。在一些實施例中，基本單元的集合具有足夠數量的單元類，以使得能夠使用與基本單元相關聯的單元類的實例來構造許多不同的記憶體巨集。在一些實施例中，基本單元的集合包括用於構造SRAM巨集的所有唯一 單元類型。在替代實施例中，在識別出用於構造SRAM巨集的所有唯一單元類型之後，與SRAM巨集的ASIL安全級別無關的一些單元類型不被包括在基本單元的集合中。在一個實施例中，如第2圖所示，SRAM的平面200被分析以搜尋用作覆蓋佈局設計的平面圖的展開圖(tile)的基本單元。在第2圖中，用於構造SRAM巨集的基本單元包括計時器單元202、讀寫控制器單元204、資料輸入單元212、資料輸出單元214、感測放大器單元216和行(column)多工器單元218。用於構造SRAM巨集的基本單元還包括列(row)預解碼解碼器221、行預解碼解碼器222、列地址解碼器223、行地址解碼器224、字元線驅動器226和用於形成單元陣列230的單個位元單元。在一些實施例中，當SRAM記憶體巨集包括用於描述單元的抽象視圖的庫交換格式(Library Exchange Format，LEF)檔(例如，副檔名為“.lef”的檔)時，通過在LEF檔中搜尋唯一單元類型來獲得用於構造SRAM巨集的基本單元。在一些實施例中，分析用於覆蓋佈局設計的平面圖的葉(leaf)單元或展開圖來搜尋基本單元。葉單元在用作覆蓋佈局設計的平面圖的展開圖時，通常指定對應單元的邊界。在一些實施例中，用於覆蓋佈局設計的平面圖的葉單元是通過分析LEF檔獲得的，因為LEF檔包括關於單元的邊界、引腳位置和金屬層資訊的資訊。
在第1圖的過程100中，在選擇基本單元(在方塊130處)之後，決定基本單元的集合中的電晶體數量和 面積分布(在方塊140處)。給定單個基本單元的故障率通常與電晶體的數量和給定單個基本單元所佔用的面積有關。第3圖是根據一些實施例的列出基本單元的集合中的電晶體數量和面積分布的表300。表300包括行310、320和330。行310列出從基本單元的集合中選擇的基本單元的名稱。行320列出從基本單元的集合中選擇的基本單元所使用的電晶體數量。行330列出從基本單元的集合中選擇的基本單元所佔用的面積。第3圖中的表300的格式被提供作為示例，用於列出電晶體數量和面積分布的其他格式在本公開的一些實施例的預期範圍內。
表300中的條目(例如，列)將所選擇的基本單元映射到所選擇的基本單元中的對應電晶體數量和所選擇的基本單元所佔用的對應面積。例如，在表300中，計時器單元202、讀寫控制器單元204、資料輸入單元212、資料輸出單元214、感測放大器單元216和行多工器單元218中的每一者具有行320中列出為對應整數445、366、137、36、22和156的電晶體數量。計時器單元202、讀寫控制器單元204、資料輸入單元212、資料輸出單元214、感測放大器單元216和行多工器單元218中的每一者具有行330中以平方微米為單位列出為對應實數57.04、33.36、4.28、6.46、2.44和4.25的面積。此外，在表300中，列預解碼解碼器221、行預解碼解碼器222、列地址解碼器223、行地址解碼器224和字元線驅動器226中的每一者具有行320中列出為對應整數46、204、 23、121和44的電晶體數量。列預解碼解碼器221、行預解碼解碼器222、列地址解碼器223、行地址解碼器224和字元線驅動器226中的每一者具有行330中以平方微米為單位列出為對應實數127.94、42.65、6957、177.37和2.47的面積。在表300中，位元單元232是六電晶體(6T)SRAM單元，其佔用0.09072平方微米的面積。
在第1圖的過程100中，在決定基本單元的集合中的電晶體數量和面積分布(在方塊140處)之後，決定目標記憶體巨集中的功能方塊(在方塊150處)。作為示例，當分析第2圖中的SRAM的平面圖200時，目標記憶體巨集中的功能方塊包括功能方塊計時器(TIMER)、R&W控制器(R&W CONTROLLER)、DIN、DOUT、SA、YPASS、XPDEC、YPDEC、XDEC、YDEC、WLDRV和單元陣列(CELL-ARRAY)。在一些實施例中，目標記憶體巨集包括描述佈局設計的物理視圖的檔，並且通過描述物理視圖的檔決定功能方塊。在一些實施例中，目標記憶體巨集包括以硬體描述語言(例如Verilog)表示的行為模型檔，並且基於行為模型檔中的一個或多個高級模組來決定功能方塊。
在第2圖中，功能方塊計時器包括計時器單元202，功能方塊R&W控制器包括讀寫控制器單元204。在第2圖中，功能方塊DIN包括資料輸入單元212的多個實例，功能方塊DOUT包括資料輸出單元214的多個實例，功能方塊SA包括感測放大器單元216的多個實例，功能方 塊YPASS包括行多工器單元218的多個實例。在第2圖中，功能方塊XPDEC包括列預解碼解碼器221的多個實例，功能方塊YPDEC包括行預解碼解碼器222的多個實例，功能方塊XDEC包括列位址解碼器223的多個實例，功能方塊YDEC包括行位址解碼器224的多個實例，功能方塊WLDRV包括字元線驅動器226的多個實例。功能方塊單元陣列通常包括以二維模式陣列佈置的位元單元232。
在第1圖的過程100中，在方塊155處，基於在方塊140處獲得的基本單元的集合中的電晶體數量和面積分布，計算每個功能方塊佔用的累積面積和每個功能方塊中的電晶體的累積數量。例如，在第4圖中，表400具有多個列，每個列列出與第1圖中的SRAM的功能方塊之一相關聯的電晶體的累積面積和累積數量。在一個示例中，表400是基於目標記憶體巨集的參數並基於表300中列出的基本單元的集合中的電晶體數量和面積分布而生成的。在至少一個實施例中，用於生成表400的目標記憶體巨集的參數包括字寬(指定為16384)、字深(指定為39)、行多工器的列數(指定為16)和位元單元的PM數(指定為1)。表400包括行410、420、430、440、450、460和470。
在表400中，行420列出功能方塊的名稱。列出的功能方塊包括計時器、R&W控制器、DIN、DOUT、SA、YPASS、XPDEC、YPDEC、XDEC、YDEC、 WLDRV和單元陣列。行410識別行420中的每個功能方塊的元件類型。列出的元件類型包括CTRL(“控制”)、IO(“輸入和輸出”)、解碼器(DECODER)和單元陣列。功能方塊計時器和R&W控制器屬於組件類型CTRL。功能方塊DIN、DOUT、SA和YPASS屬於組件類型IO。功能方塊XPDEC、YPDEC、XDEC、YDEC和WLDRV屬於組件類型解碼器。功能方塊單元陣列屬於元件類型單元陣列。表400中的功能方塊和元件類型作為示例被提供，各種附加功能方塊和各種附加元件類型在本公開的一些實施例的預期範圍內。
在表400中，行430列出功能方塊的電晶體的累積數量。行440列出由同一列中的電晶體的累積數量貢獻的每一列中的電晶體分佈，此電晶體分佈是以與同一列中的功能方塊相對應的元件類型內的百分比來測量的。行450列出由同一列中電晶體的累積數量貢獻的每一列中的電晶體分佈，此電晶體分佈是以目標記憶體巨集內的百分比來測量的。例如，用於功能方塊DIN、DOUT、SA和YPASS的電晶體的累積數量在行430中被對應地列出為整數5480、1440、1760和49920。對於功能方塊DIN、DOUT、SA和YPASS，在元件類型IO內以百分比形式被測量的電晶體分佈在行440中被對應地列出為9%、2%、3%和85%。對於功能方塊DIN、DOUT、SA和YPASS，在目標記憶體巨集內以百分比形式被測量的電晶體分佈在行450中被對應地列出為0.14%、0.04%、0.04%和 1.25%。
在表400中，行460列出了功能方塊的累計面積。行470列出了由同一列的功能方塊的累積面積貢獻每一列中的累積面積，此累積面積是以目標記憶體巨集內的百分比來測量的。例如，功能方塊DIN、DOUT、SA和YPASS的累積面積在行460中被對應地列出為實數1380.56、4134.25、787.05和5483.52。功能方塊DIN、DOUT、SA和YPASS的以目標記憶體巨集內的百分比測量的累積面積在行470中被對應地列出為1.81%、5.41%、1.03%和7.17%。
在第1圖的過程100中，在方塊160，基於在方塊150處獲得的電晶體的累積面積和累積數量來決定目標記憶體巨集中的功能方塊的故障率。作為示例，第5圖中的表500具有多個列，每列列出與第1圖中的SRAM的功能方塊之一相關聯的靜態故障率(static failure rate)和瞬態故障率(transient failure rate)。表500包括行510、520、530、540、550、560、570和580。行510中順序列出的整數是用於識別表500的各個列的索引編號。行520中列出的功能方塊包括計時器、R&W控制器、DIN、DOUT、SA、YPASS、XPDEC、YPDEC、XDEC、YDEC、WLDRV和單元陣列。行530中列出的組件類型包括CTRL、IO、解碼器和單元陣列。第5圖中的表500的格式被提供作為示例，用於列出靜態故障率和瞬態故障率的其他格式在本公開的一些實施例的預期範圍 內。
在表500中，功能方塊的靜態故障率和瞬態故障率被對應地列出在行540和行550中。電晶體的累積數量和功能方塊的累積面積被對應地列出在行560和行570中。瞬態類型裝置(例如鎖存器、觸發器或位元記憶體)的瞬態分佈被列出在行580中。例如，功能方塊DIN、DOUT、SA和YPASS(所有的元件類型IO)的靜態故障率在行540中被對應地列出為實數3.421E-05、8.991E-06、1.099E-05和3.117E-04。功能方塊DIN、DOUT、SA和YPASS(所有的元件類型IO)的瞬態故障率在行550中被對應地列出為實數0.001、0.001、0.000和0.000。
在表500中，功能方塊DIN、DOUT、SA和YPASS的電晶體的累積數量在行560中被對應地列出為整數5480、1440、1760和49920(它們與表400的行430中的整數相同)。功能方塊DIN、DOUT、SA和YPASS的累積面積在行570中被對應地列出為實數1380.56、4134.25、787.05和5483.52(它們與表400的行460中的實數相同)。功能方塊DIN、DOUT、SA和YPASS的瞬態分佈在580列中被對應地列出為實數80.00、40.00、0.00和0.00。
在表500中，與表中的其他功能方塊相比，功能方塊單元陣列具有更多的電晶體，佔用更多的面積並具有更多的瞬態類型裝置(例如鎖存器、觸發器或位元記憶體)。 功能方塊單元陣列的靜態故障率(1201E-03)高出表中所有其他功能方塊的靜態故障率。功能方塊單元陣列的瞬態故障率(9.998)高出表中所有其他功能方塊的瞬態故障率。
在第1圖的過程100中，在方塊170，定義功能方塊的故障模式。然後，在方塊175，決定功能方塊的故障模式分佈。作為示例，生成第6圖中的表600以列出第1圖中的SRAM的兩個示例功能方塊(即，計時器和R&W控制器)的故障模式和故障模式分佈。在一些實施例中，在類似於表600的表中列出了目標記憶體巨集中的一個或多個其他功能方塊(或所有功能方塊)的故障模式和故障模式分佈。第6圖中的表600的格式被提供作為示例，用於列出故障模式和故障模式分佈的其他格式在本公開的一些實施例的預期範圍內。
在第6圖中，表600包括行610、620、630、640、650、660、670、680、690和695。行610中順序列出的整數是表600中的功能方塊的識別編號。每個功能方塊具有唯一的識別編號。功能方塊的名稱被列出在行620中。功能方塊的組件類型被列出在行630中。功能方塊的單點故障率被列出在行640中。功能方塊的多點故障率被列出在行650中。功能方塊的故障模式的名稱被列出在行660中。功能方塊的故障模式分佈被列出在行670中。瞬態故障的功能方塊的故障模式(Failure Mode，FM)分佈被列出在行680中。在行690中列出了故障模式的影 響描述。表600的行695中的每個條目識別安全目標違規(Safety Goal Violation，SGV)狀態，即，是否需要在整體故障率計算中使用與條目列中的故障模式相對應的SGV。例如，識別到(行695中的字母“N”)總體故障率計算不需要包括由於記憶體未進入電源管理模式的故障模式而導致的故障率。
在第1圖的過程100中，在決定功能方塊的故障模式分佈之後(在方塊175處)，計算功能方塊的單點故障率和多點故障率(在方塊180處)。然後，在方塊185處，計算各種SGV的單點故障度量和潛在故障度量。作為示例，第7圖中的表700具有多個列，每個列與一種類型的SGV相關聯。表700包括行710、720、730、740和750。SGV的類型的名稱被列出在行710中。各種SGV的單點故障度量(SPFM)被列出在行720中。各種SGV的潛在故障度量(LFM)被列出在行730中。與各種SGV相關聯的總單點故障率(ΣλSPF)被列出在行740中。與各種SGV相關聯的總多點故障率(ΣλMPF)被列出在行750中。第7圖中的表700的格式被提供作為示例，用於列出單點故障度量和潛在故障度量的其他格式在本公開的一些實施例的預期範圍內。
如表700的第一列所示，與輸出資料損壞的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)分應為6.020877E-05和0.000000E+00，而輸出資料損壞的SGV的SPFM和LFM對應為85.125%和 100.000%。如表700的第二列所示，與總體IP(或晶片)度量的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)對應為00.00006021和0.00000000，而總體IP(或晶片)度量的SGV的SPFM和LFM對應為85.125%和100.000%。如表700的第三列所示，與瞬態故障的總體IP(或晶片)度量的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)對應為0.1012和0.0000，而瞬態故障的總體IP(或晶片)度量的SGV的SPFM和LFM對應為98.988%和100.000%。
在第1圖的過程100中，在計算各種SGV的單點故障度量和潛在故障度量之後(在方塊185處)，決定目標記憶體巨集的安全級別(在方塊190處)。在一些實施例中，從用於汽車安全完整性級別(ASIL)認證的安全級別中選擇目標記憶體巨集的安全級別。在ISO-26262下定義的ASIL安全級別包括ASIL A、ASIL B、ASIL C和ASIL D。四個ASIL安全級別的最低SPFM要求和最低LFM要求被列出在下表中：
Figure 109138503-A0305-02-0020-1
在一個實施例中，為了決定目標記憶體巨集的ASIL安全級別(電晶體和面積分布被列出在表400中)，將表700中的SGV的SPFM和LFM的值與四個ASIL安全級別的最小SPFM要求和最小LFM要求進行比較。由於表700中針對目標記憶體巨集的總體IP的SPFM僅為85.125%，低於ASIL B的90%的最低要求，因此目標記憶體巨集的ASIL安全級別(電晶體和面積分布被列出在表400中)為ASIL A。
在決定具有第2圖的平面圖200的目標記憶體巨集的ASIL安全級別的上述示例中，使用目標記憶體巨集的指定參數，基於表300中列出的基本單元的集合中的電晶體數量和面積分布來決定表400中列出的電晶體和面積分布。為了生成表400，指定的字寬是16384，指定的字深是39，指定的行多工器的複用行的數量是16，並且指定的PM數量是1。
在另一示例中，與表300中所列出的相同的基本單元的集合用於決定第二目標記憶體巨集的ASIL安全級別，此第二目標記憶體巨集具有與第2圖相同的平面圖200，但具有不同于用於生成表400中的電晶體和面積分布的目標記憶體巨集的指定參數。第8A圖是根據一些實施例的基於第二目標記憶體巨集的指定參數並基於表300中所列出的基本單元的集合而生成的表800。為了生成表800，指定的字寬為8192，指定的字深為16，指定的行多工器的複用行的數量為16，並且指定的PM數量為0。 基於表800，在方塊170、175和180處的操作之後，針對第二目標記憶體巨集計算各種SGV的單點故障度量和潛在故障度量(在方塊185處)。計算結果被列出在第8B圖中的表850中。
如表850的第一列所示，與輸出資料損壞的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)對應為5.941166E-05和0.000000E+00，而輸出資料損壞的SGV的SPFM和LFM對應為84.513%和100.000%。如表850的第二列所示，與總體IP(或晶片)度量的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)對應為0.00005941和0.00000000，而總體IP(或晶片)度量的SGV的SPFM和LFM對應為84.513%和100.000%。如表850的第三列所示，與瞬態故障的總IP(或晶片)度量的SGV相關聯的總單點故障率(ΣλSPF)和總多點故障率(ΣλMPF)對應為0.1012和0.0000，而瞬態故障的總IP(或晶片)度量的SGV的SPFM和LFM對應為98.988%和100.000%。
在將表850中的SGV的SPFM和LFM值與ASIL安全級別的SPFM和LFM要求進行比較時，決定第二目標記憶體巨集的ASIL安全級別。由於第二目標記憶體巨集的總體IP的SPFM僅為84.513%，低於ASIL B的90%的最低要求，因此第二目標記憶體巨集的ASIL安全級別(電晶體和面積分布被列出在第8A圖中的表800 中)為ASIL A。
第9A圖是根據一些實施例的基於基本單元的集合中的電晶體和面積分布來認證記憶體巨集的安全級別的過程900的流程圖。過程900包括方塊910-950。在方塊910，用一個或多個參數指定目標記憶體巨集。在一些實施例中，用大小參數指定記憶體大小(例如，以千位元組、百萬位元組或千百萬位元組為單位的數量)。在一些實施例中，用特徵參數指定位元單元的類型(例如，一埠(one-port)位元單元、兩埠(two-port)位元單元或雙埠(dual-port)位元單元)。在一些實施例中，由參數之一指定目標記憶體巨集提供同步記憶體還是非同步記憶體。
在方塊920，決定目標記憶體巨集中的功能方塊。在一些實施例中，目標記憶體巨集包括描述佈局設計的物理視圖的檔，並且通過描述物理視圖的檔來決定功能方塊。在一些實施例中，目標記憶體巨集包括以硬體描述語言(例如Verilog)表示的行為模型檔，並且行為模型檔用於決定功能方塊。在一些實施例中，基於行為模型檔中的一個或多個高級模組來決定功能方塊。在一些實施例中，用於功能方塊的高級模組包括以下模組中的一個或多個：用於定義計時器的模組、用於定義讀寫控制器的模組、用於定義感測放大器的模組、用於定義行多工器的模組、用於列預解碼解碼器的模組、用於定義預解碼解碼器的模組、用於定義列位址解碼器的模組、用於定義行位址解碼器的模組、用於定義字元線驅動器226的模組、用於定義單元陣 列的模組、以及用於定義單元陣列的各種輸入和輸出的模組。
在方塊930，基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率。在一些實施例中，在獨立於方塊910和920處的操作的單獨過程期間，從一個或多個記憶體巨集中選擇由基本單元形成基本單元的集合。在一些實施例中，基本單元的集合被用於認證表300中的位元單元以外的其他類型的位元單元的附加記憶體巨集的安全級別的過程。例如，在一些實施例中，當用於安全級認證的記憶體巨集包括八電晶體(8T)SRAM單元形式的位元單元時，用於列出基本單元的集合中的電晶體數量和面積分布的表通常包括8T SRAM單元作為條目之一。也就是說，在表中列出的電晶體數量和8T SRAM單元佔用的面積在功能上等同於表300。類似地，在一些實施例中，當用於安全級別認證的記憶體巨集包括表300中的基本單元的其他設計變型(例如，用於列預解碼解碼器、行預解碼解碼器、列位址解碼器和行位址解碼器的其他基本單元設計)時，在功能上等同於表300的表中還列出了電晶體的數量和具有其他設計變型的每個基本單元所佔用的面積。
在一些實施例中，以參數化單元的形式提供基本單元(作為表中用於列出電晶體的對應數量和對應面積的條目)，並且由用於指定參數化基本單元的參數決定電晶體的對應數量和對應面積。例如，當行位址解碼器324的參 數化基本單元包括可定址行(addressable)的數量時，在一些實施例中，行位址解碼器的基本單元的電晶體的對應數量和對應面積取決於可定址行的數量。
在方塊930，為了決定功能方塊之一的故障率，基於基本單元的集合中的電晶體數量和面積分布計算與功能方塊相關聯的電晶體的累積數量和累積面積。在第1圖的過程100的實施例中，從目標記憶體巨集中的基本單元的選擇中獲得基本單元的集合。在替代實施例中，在不依賴於目標記憶體巨集中的基本單元的選擇的過程中獲得基本單元的集合。例如，在一些實施例中，在用一個或多個參數識別或指定目標記憶體巨集之前形成基本單元的集合。在一些實施例中，即使在指定目標記憶體巨集之後獲得了基本單元的集合，也不能通過在指定的目標記憶體巨集中選擇基本單元來獲得基本單元的集合。在一些實施例中，當基本單元的集合被設計用於認證具有各種尺寸、各種類型和各種特徵的許多記憶體巨集的安全級別的過程中時，基本單元的集合包括從多於一個記憶體巨集(例如，一組記憶體巨集)中選擇的基本單元。
在第9A圖的過程900中，在決定功能方塊的故障率之後(在方塊930處)，生成針對目標記憶體巨集的故障模式分析(在方塊940處)。第9B圖是根據一些實施例的用於生成目標記憶體巨集的故障模式分析的過程940的流程圖。過程940包括方塊942、944、946和948。在方塊942，定義了功能方塊的故障模式。例如， 對於具有如第2圖所示的平面圖200的目標記憶體巨集的故障模式分析，在第6圖的表600中定義和列出了兩個示例功能方塊(例如計時器和讀寫控制器)的故障模式。在方塊944，決定了功能方塊的故障模式分佈。在如第6圖所示的示例中，在表600中還列出了兩個示例功能方塊(例如計時器和讀寫控制器)的故障模式分佈。在方塊946，計算功能方塊的單點故障率和多點故障率。在方塊948，計算各種安全目標違規的單點故障度量和潛在故障度量。例如，對於第2圖所示的具有平面圖200的目標記憶體巨集的故障模式分析，基於功能方塊的計算出的單點故障率(例如ΣλSPF)和計算出的多點故障率(例如ΣλMPF)，在第7圖的表700中列出了相關安全目標違規的單點故障度量(例如，SPFM)和潛在故障度量(例如，LFM)。
在第9A圖的過程900中，在生成針對目標記憶體巨集的故障模式分析之後(在方塊940處)，基於針對目標記憶體巨集決定的故障模式分析來決定目標記憶體巨集的安全級別(在方塊950處)。例如，根據第7圖的表700中所列出的單點故障度量(例如SPFM)和潛在故障度量(例如LFM)，決定具有第2圖所示的平面圖200的目標記憶體巨集的安全級別。
第10圖是根據一些實施例的電子設計自動化(EDA)系統1000的方塊圖。
在一些實施例中，EDA系統1000包括APR系統。本文描述的設計佈局圖的方法表示根據一個或多個實 施例的佈線佈置是可以例如使用根據一些實施例的EDA系統1000來實現的。
在一些實施例中，EDA系統1000是包括硬體處理器1002和非暫態電腦可讀存儲媒體(即，記憶體)1004的通用計算裝置。除其它以外，存儲媒體1004用電腦程式代碼1006(即，一組可執行指令)進行編碼，即存儲電腦程式代碼1006。由硬體處理器1002執行電腦程式代碼1006表示(至少部分地)EDA工具，該EDA工具實現根據一個或多個實施例(在下文中所述的過程和/或方法)的本文描述的方法的一部分或全部。
處理器1002經由匯流排1008電耦合到電腦可讀存儲媒體1004。處理器1002還通過匯流排1008電耦合到輸入/輸出(I/O)介面1010。網路介面1012還經由匯流排1008電連接到處理器1002。網路介面1012連接到網路1014，使得處理器1002和電腦可讀存儲媒體1004能夠經由網路1014連接到外部元件。處理器1002被配置為執行在電腦可讀存儲媒體1004中編碼的電腦程式代碼1006，以便使系統1000可用於執行所述過程和/或方法中的部分或全部。在一個或多個實施例中，處理器1002是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)和/或合適的處理單元。
在一個或多個實施例中，電腦可讀存儲媒體1004是電子、磁性、光學、電磁、紅外和/或半導體系統(或裝置或裝置)。例如，電腦可讀存儲媒體1004包括半導體 或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀存儲媒體1004包括光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)和/或數位視訊光碟(DVD)。
在一個或多個實施例中，存儲媒體1004存儲電腦程式代碼1006，所述電腦程式代碼1006被配置為使系統1000(其中這樣的執行表示(至少部分地)EDA工具)可用於執行所述過程和/或方法中的一部分或全部。在一個或多個實施例中，存儲媒體1004還存儲便於執行所述過程和/或方法中的一部分或全部的資訊。在一個或多個實施例中，存儲媒體1004存儲包括如本文公開的一些實施例的這種標準單元的標準單元的庫1007。
EDA系統1000包括I/O介面1010。I/O介面1010耦合到外部電路。在一個或多個實施例中，I/O介面1010包括鍵盤、按鍵、滑鼠、軌跡球、軌跡板、觸控式螢幕和/或游標方向鍵，以用於向處理器1002傳送資訊和命令。
EDA系統1000還包括耦合到處理器1002的網路介面1012。網路介面1012允許系統1000與一個或多個其它電腦系統所連接的網路1014通信。網路介面1012包括無線網路介面，例如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如乙太網、USB或IEEE-1364。在一個或多個實施例中，在兩個或更多個系 統1000中實現所述過程和/或方法中的一部分或全部。
系統1000被配置成通過I/O介面1010接收資訊。通過I/O介面1010接收的資訊包括以下項中的一者或多者：指令、資料、設計規則、標準單元庫和/或用於由處理器1002處理的其他參數。資訊經由匯流排1008傳送到處理器1002。EDA系統1000被配置為通過I/O介面1010接收與UI相關的資訊。該資訊存儲在電腦可讀媒體1004中作為使用者介面(UI)1042。
在一些實施例中，所述過程和/或方法中的一部分或全部被實現為獨立軟體應用，以用於由處理器執行。在一些實施例中，所述過程和/或方法中的一部分或全部被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所述過程和/或方法中的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所述過程和/或方法中的至少一者被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所述過程和/或方法中的一部分或全部被實現為由EDA系統1000使用的軟體應用。在一些實施例中，使用從CADENCE DESIGN SYSTEMS公司可獲得的諸如VIRTUOSO®之類的工具或另一種合適的佈局生成工具生成包括標準單元的佈局圖。
在一些實施例中，這些過程被實現為存儲在非暫態電腦可讀記錄媒體中的程式的功能。非暫態電腦可讀記錄媒體的示例包括但不限於外部/可移動和/或內部/內置的存儲或記憶體單元，例如以下項中的一者或多個：光碟(例 如DVD)、磁片(例如硬碟)、半導體記憶體(例如ROM)、RAM、記憶體卡等。
第11圖是根據一些實施例的積體電路(IC)製造系統1100的方塊圖和與其相關聯的IC製造流程。在一些實施例中，基於佈局圖，使用製造系統1100製造以下項中的至少一者：(A)一個或多個半導體光罩或(B)半導體IC層中的至少一個元件。
在第11圖中，IC製造系統1100包括實體，例如設計室1120、光罩室1130和IC製造商/製造者(“fab”)1150等，它們在與製造IC裝置1160相關的設計、開發和製造週期和/或服務中交互。系統1100中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體交互，並且向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室1120、光罩室1130和IC製造商/製造者1150中的兩者或更多者由單個較大公司擁有。在一些實施例中，設計室1120、光罩室1130和IC製造商/製造者1150中的兩者或更多者在公共設施中共存並使用公共資源。
設計室(或設計團隊)1120生成IC設計佈局圖1122。IC設計佈局圖1122包括針對IC裝置1160設計的各種幾何圖案。幾何圖案對應於構成要製造的積體電路 裝置1160的各個元件的金屬、氧化物或半導體層的圖案。各個層組合形成各種特性。例如，IC設計佈局圖1122的一部分包括各種IC特徵，例如有源區域、閘極電極、源極和汲極、層間互連的金屬線或通孔以及用於接合焊盤的開口，以形成於半導體襯底(例如矽晶圓)及設置在半導體襯底上的各個材料層中。設計室1120實現了適當設計程式以形成IC設計佈局圖1122。設計程式包括一個或多個邏輯設計、物理設計或地點和佈線。IC設計佈局圖1122呈現在具有幾何圖案的資訊的一個或多個資料檔案中。例如，IC設計佈局圖1122可以用GDSII檔案格式或DFII檔案格式表示。
光罩室1130包括資料準備1132和光罩製造1144。光罩室1130使用IC設計佈局圖1122來製造一個或多個光罩1145，以用於根據IC設計佈局圖1122製造IC裝置1160的各個層。光罩室1130執行光罩資料準備1132，其中IC設計佈局圖1122被轉換為代表性資料檔案(“RDF”)。光罩資料準備1132向光罩製造1144提供RDF。光罩製造1144包括光罩寫入器。光罩寫入器將RDF轉換為襯底上的圖像，例如光罩(刻線(reticle))1145或半導體晶圓1153。設計佈局圖1122由光罩資料準備1132操縱，以符合光罩寫入器的特定特性和/或IC製造商/製造者1150的要求。在第11圖中，將光罩資料準備1132和光罩製造1144示為單獨的元素。在一些實施例中，光罩資料準備1132和光罩製造1144可以被統 稱為光罩資料準備。
在一些實施例中，光罩資料準備1132包括光學鄰近校正(OPC)，其使用光刻增強技術來補償圖像誤差，例如可能由衍射、干涉、其他工藝效果等引起的那些誤差。OPC調整IC設計佈局圖1122。在一些實施例中，光罩資料準備1132還包括解析度增強技術(RET)，例如離軸照明、亞解析度輔助特性、相移光罩、其他合適的技術等或其組合。在一些實施例中，還使用了將OPC視為逆成像問題的逆光刻技術(ILT)。
在一些實施例中，光罩資料準備1132包括光罩規則檢查器(MRC)，光罩規則檢查器檢查在OPC中經過處理的IC設計佈局圖1122，其包含某些幾何和/或連接限制以確保足夠裕度的一組光罩創建標準規則，以說明半導體製造工藝等的可變性。在一些實施例中，MRC修改IC設計佈局圖1122以補償在光罩製造1144期間的限制，其可以撤銷由OPC執行的部分修改以滿足光罩創建標準規則。
在一些實施例中，光罩資料準備1132包括類比將由IC製造商/製造者1150實現以製造IC裝置1160的處理的光刻工藝檢查(LPC)。LPC基於IC設計佈局圖1122模擬此處理，以創建類比製造的裝置，例如IC裝置1160。LPC類比中的處理參數可以包括與IC製造週期的各種工藝相關聯的參數、與用於製造IC的工具相關聯的參數和/或製造工藝的其他方面。LPC考慮了各種因素，例如 航空圖像對比度、聚焦深度(“DOF”)、光罩誤差增強因數(“MEEF”)、其他合適的因素等或其組合。在一些實施例中，在由LPC創建類比製造的裝置之後，如果類比裝置的形狀不足以滿足設計規則，則重複OPC和/或MRC以進一步改善IC設計佈局圖1122。
應當理解，出於清楚的目的，對光罩資料準備1132的上述描述進行了簡化。在一些實施例中，資料準備1132包括諸如邏輯操作(LOP)之類的附加特徵，以根據製造規則修改IC設計佈局圖1122。另外，在資料準備1132期間應用於IC設計佈局圖1122的工藝可以以各種不同的循序執行。
在光罩資料準備1132之後和光罩製造1144期間，基於修改的IC設計佈局圖1122製造光罩1145或一組光罩1145。在一些實施例中，光罩製造1144包括基於IC設計佈局圖1122執行一個或多個光刻曝光。在一些實施例中，基於修改的IC設計佈局圖1122，電子束(e-beam)或多個電子束的機構用於在光罩(光光罩或刻線)1145上形成圖案。光罩1145可以以各種技術形成。在一些實施例中，使用二進位技術形成光罩1145。在一些實施例中，光罩圖案包括不透明區域和透明區域。用於曝光已塗覆在晶圓上的圖像敏感材料層(例如光致抗蝕劑)的輻射光束(例如紫外線(UV)光束)被不透明區域阻擋並通過透明區域傳輸。在一個示例中，光罩1145的二元光罩版本包括透明襯底(例如熔融石英)和塗覆在二元光罩的不透明 區域中的不透明材料(例如鉻)。在另一示例中，使用相移技術形成光罩1145。在光罩1145的相移光罩(PSM)版本中，在相移光罩上形成的圖案中的各種特徵被配置為具有適當的相位差以增強解析度和成像品質。在各種示例中，相移光罩可以是衰減的PSM或交替的PSM。由光罩製造1144生成的(一個或多個)光罩用於各種工藝。例如，這樣的(一個或多個)光罩用於：在離子注入工藝中，在半導體晶圓1153中形成各種摻雜區域；在蝕刻工藝中在半導體晶圓1153中形成各種蝕刻區域；和/或其他合適的工藝。
IC製造商/製造者1150包括晶圓製造1152。IC製造商/製造者1150是一家積體電路製造企業，包括用於製造各種不同IC產品的一個或多個製造設施。在一些實施例中，IC製造商/製造者1150是半導體鑄造廠。例如，可以有用於多個IC產品的前端製造的製造設施(前段制程(FEOL)製造)，而第二製造設施可以提供用於IC產品的互連和封裝的後端製造(後段制程(BEOL)製造)，第三製造設施可以為鑄造企業提供其他服務。
IC製造商/製造者1150使用由光罩室1130製造的(一個或多個)光罩1145來製造IC裝置1160。因此，IC製造商/製造者1150至少間接地使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，半導體晶圓1153由IC製造商/製造者1150使用(一個或多個)光罩1145製造以形成IC裝置1160。在一些實施例中， IC製造包括至少間接地基於IC設計佈局圖1122執行一個或多個光刻曝光。半導體晶圓1153包括矽襯底或具有在其上形成的材料層的其他適當襯底。半導體晶圓1153還包括各種摻雜區域、電介質特徵、多級互連等(在隨後的製造步驟中形成)中的一者或多者。
有關積體電路(IC)製造系統(例如，第11圖的系統1100)和與其相關聯的IC製造流程的詳細資訊可以在以下專利申請中找到，例如：2016年2月9日授權的美國專利號9,256,709、2015年10月1日公佈的美國預授權公佈號20150278429、2014年2月6日公佈的美國預授權公佈號20140040838、2007年8月21日授權的美國專利號7,260,442，其全文通過引用併入本文。
本說明書的一個方面涉及一種方法。此方法包括：用一個或多個參數指定目標記憶體巨集，搜尋目標記憶體巨集中的功能方塊，以及基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率。此方法包括：基於功能方塊的故障率，從記憶體編譯器生成目標記憶體巨集的故障模式分析。此方法包括：基於目標記憶體巨集的故障模式分析來決定目標記憶體巨集的安全級別。
本說明書的一個方面涉及存儲在非暫態電腦可讀媒體上的、用於生成記憶體巨集電腦程式代碼。電腦程式代碼被配置為使具有至少一個處理器的系統執行以下操作：載入指定基本單元的集合中的電晶體數量和面積分布的表，搜尋用一個或多個參數指定的目標記憶體巨集中的功能方 塊，基於基本單元的集合中的電晶體數量和面積分布決定功能方塊的故障率，基於功能方塊的故障率生成針對目標記憶體巨集的故障模式分析，並且基於目標記憶體巨集的故障模式分析決定目標記憶體巨集的安全級別。
本說明書的一個方面涉及一種方法。此方法包括：用一個或多個參數指定目標記憶體巨集、搜尋目標記憶體巨集中的基本單元以形成基本單元的集合、搜尋基本單元的集合中的電晶體數量和面積分布。此方法還包括：搜尋目標記憶體巨集中的功能方塊、基於基本單元的集合中的電晶體數量和面積分布決定功能方塊的故障率、以及基於功能方塊的故障率生成針對目標記憶體巨集的故障模式分析。
本領域普通技術人員將容易看到，所公開的實施例中的一個或多個實現了上述一個或多個優點。在閱讀上述說明書之後，普通技術人員將能夠實現如本文廣泛公開的各種變化、等同物的替換和各種其它實施例。因此，此處授予的保護僅由所附權利要求及其等同物中包含的定義限定。
實施例1.一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定目標記憶體巨集；搜尋目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率；基於功能方塊的故障率，從記憶體編譯器生成針對目標記憶體巨集的故障模式分析；以及基於目標記 憶體巨集的故障模式分析，決定目標記憶體巨集的安全級別。
實施例2.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，其中，安全級別是從用於汽車安全完整性級別(ASIL)認證的安全級別中選擇的。
實施例3.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，還包括：從記憶體編譯器一起生成目標記憶體巨集以及故障模式分析。
實施例4.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，其中，基本單元的集合是從一組記憶體巨集中選擇的。
實施例5.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，其中，基本單元的集合是從用於構建一組記憶體巨集的葉單元中選擇的。
實施例6.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，其中，決定功能方塊的故障率包括：基於功能方塊所佔用的累積面積和功能方塊中的電晶體的累積數量來決定功能方塊的故障率。
實施例7.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，其中，決定功能方塊的故障率包括：搜尋功能方塊的靜態故障率和瞬態故障率。
實施例8.根據實施例1對積體電路中的半導體記 憶體的安全級別進行認證的的方法，其中，生成針對目標記憶體巨集的故障模式分析包括：定義功能方塊的故障模式和故障模式分佈；以及搜尋功能方塊的單點故障率和多點故障率。
實施例9.根據實施例1對積體電路中的半導體記憶體的安全級別進行認證的的方法，還包括：在記憶體編譯器中載入表，此表指定基本單元的集合中的電晶體數量和面積分布，其中，此表中的條目將基本單元的集合中的多個基本單元之一者映射到對應的面積和對應的電晶體數量。
實施例10.一種儲存有一可執行代碼的電腦可讀取媒體，該可執行代碼在由至少一處理器執行時使得該至少一處理器執行以下操作：：載入指定基本單元的集合中的電晶體數量和面積分布的表；搜尋用一個或多個參數指定的目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布來決定功能方塊的故障率；基於功能方塊的故障率，生成針對目標記憶體巨集的故障模式分析；以及基於目標記憶體巨集的所述故障模式分析，決定目標記憶體巨集的安全級別。
實施例11.根據實施例10的電腦可讀取媒體，其中，可執行代碼在由處理器執行時使得處理器還執行以下操作：一起生成目標記憶體巨集以及故障模式分析。
實施例12.根據實施例10的電腦可讀取媒體，其中，決定功能方塊的故障率包括：基於功能方塊所佔用 的累積面積和功能方塊中的電晶體的累積數量來決定功能方塊的故障率。
實施例13.根據實施例10的電腦可讀取媒體，其中，決定功能方塊的故障率包括：搜尋功能方塊的靜態故障率和瞬態故障率。
實施例14.根據實施例10的電腦可讀取媒體，其中，生成針對目標記憶體巨集的故障模式分析包括：定義功能方塊的故障模式和故障模式分佈；以及搜尋功能方塊的單點故障率和多點故障率。
實施例15.一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定目標記憶體巨集；搜尋目標記憶體巨集中的基本單元以形成基本單元的集合；搜尋基本單元的集合中的電晶體數量和面積分布；搜尋目標記憶體巨集中的功能方塊；基於基本單元的集合中的電晶體數量和面積分布，決定功能方塊的故障率；以及基於功能方塊的故障率，生成針對目標記憶體巨集的故障模式分析。
實施例16.根據實施例15對積體電路中的半導體記憶體的安全級別進行認證的方法，還包括：基於目標記憶體巨集的故障模式分析，決定目標記憶體巨集的安全級別。
實施例17.根據實施例15對積體電路中的半導體記憶體的安全級別進行認證的方法，還包括：從記憶體編譯器一起生成目標記憶體巨集以及故障模式分析。
實施例18.根據實施例15對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，一個或多個參數包括尺寸參數、特徵參數、或尺寸參數和特徵參數的組合。
實施例19.根據實施例15對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，基本單元的集合包括：位元單元、計時器單元、讀寫控制器單元、資料輸入單元、資料輸出單元、感測放大器單元、行多工器單元、列預解碼解碼器、行預解碼解碼器、列地址解碼器、行地址解碼器或字元線驅動器。
實施例20.根據實施例15對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，搜尋基本單元的集合中的電晶體數量和面積分布包括：決定從基本單元的集合中選擇的每個基本單元中的電晶體數量和從基本單元的集合中選擇的每個選定基本單元所佔用的面積。
100:過程
120:方塊
130:方塊
140:方塊
150:方塊
155:方塊
160:方塊
170:方塊
175:方塊
180:方塊
185:方塊
190:方塊

Claims (10)

  1. 一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定一目標記憶體巨集；搜尋該目標記憶體巨集中的多個功能方塊；基於一基本單元的集合中的多個電晶體數量和多個面積分布來決定該些功能方塊的多個故障率；基於該些功能方塊的該些故障率，從一記憶體編譯器生成針對該目標記憶體巨集的一故障模式分析；以及基於該目標記憶體巨集的該故障模式分析，決定該目標記憶體巨集的一安全級別。
  2. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，該安全級別是從用於一汽車安全完整性級別(ASIL)認證的多個安全級別中選擇的。
  3. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，還包括：從該記憶體編譯器一起生成該目標記憶體巨集以及該故障模式分析。
  4. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，該基本單元的 集合是從一組記憶體巨集中選擇的。
  5. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，該基本單元的集合是從用於構建一組記憶體巨集的多個葉單元中選擇的。
  6. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，決定該些功能方塊的該些故障率包括：基於一功能方塊所佔用的一累積面積和該功能方塊中的多個電晶體累積數量來決定該功能方塊的該故障率。
  7. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，決定該些功能方塊的該些故障率包括：搜尋一功能方塊的一靜態故障率和一瞬態故障率。
  8. 根據請求項1所述之對積體電路中的半導體記憶體的安全級別進行認證的方法，其中，生成針對該目標記憶體巨集的該故障模式分析包括：定義一功能方塊的多個故障模式和一故障模式分佈；以及搜尋該功能方塊的一單點故障率和一多點故障率。
  9. 一種儲存有一可執行代碼的電腦可讀取媒體，該可執行代碼在由至少一處理器執行時使得該至少一處理器執行以下操作：載入指定的一基本單元的集合中的多個電晶體的數量和多個面積分布的一表；搜尋用一個或多個參數指定的一目標記憶體巨集中的多個功能方塊；基於該基本單元的集合中的該些電晶體數量和該些面積分布來決定該些功能方塊的多個故障率；基於該些功能方塊的該些故障率，生成針對該目標記憶體巨集的一故障模式分析；以及基於該目標記憶體巨集的該故障模式分析，決定該目標記憶體巨集的一安全級別。
  10. 一種對積體電路中的半導體記憶體的安全級別進行認證的方法，包括：用一個或多個參數指定一目標記憶體巨集；搜尋該目標記憶體巨集中的多個基本單元，以形成一基本單元的集合；搜尋該基本單元的集合中的多個電晶體數量和多個面積分布；搜尋該目標記憶體巨集中的多個功能方塊；基於該基本單元的集合中的該些電晶體數量和該些面積 分布，決定該些功能方塊的多個故障率；以及基於該些功能方塊的該些故障率，生成針對該目標記憶體巨集的一故障模式分析。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210383052A1 (en) * 2020-05-27 2021-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of certifying safety levels of semiconductor memories in integrated circuits

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11630938B1 (en) * 2019-11-04 2023-04-18 Cadence Design Systems, Inc. Failure mode analysis for circuit design
US11842134B2 (en) * 2020-09-29 2023-12-12 Synopsys, Inc. Automated determinaton of failure mode distribution

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200719661A (en) * 2005-11-04 2007-05-16 Univ Nat Taiwan Digital rights management framework(DRM) for SOC IP
TW201611145A (zh) * 2014-06-12 2016-03-16 Ｐｄｆ對策公司 在區域中的ｉｃ測試結構及／或電子束目標墊的機會設置，否則該區域用於塡充單元、分接單元、去耦單元、劃線及／或虛設塡料，以及包含相同元件的產品ｉｃ晶片
TW201706841A (zh) * 2015-03-25 2017-02-16 瑞薩電子股份有限公司 診斷程式、診斷方法及半導體裝置
CN108604275A (zh) * 2016-02-12 2018-09-28 汉阳大学校产学协力团 硬件装置及其认证方法
CN109542711A (zh) * 2017-09-22 2019-03-29 亚德诺半导体无限责任公司 自动模拟故障注入

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7413264A (nl) * 1974-10-09 1976-04-13 Philips Nv Geintegreerde schakeling.
US5867400A (en) * 1995-05-17 1999-02-02 International Business Machines Corporation Application specific processor and design method for same
TW346657B (en) * 1996-08-29 1998-12-01 Matsushita Electron Co Ltd Simulation device for time degradation of LSI and simulation method thereof
US6278964B1 (en) * 1998-05-29 2001-08-21 Matsushita Electric Industrial Co., Ltd. Hot carrier effect simulation for integrated circuits
US7003738B2 (en) * 2000-06-30 2006-02-21 Zenasis Technologies, Inc. Process for automated generation of design-specific complex functional blocks to improve quality of synthesized digital integrated circuits in CMOS using altering process
JP3667665B2 (ja) * 2001-08-01 2005-07-06 松下電器産業株式会社 集積回路の特性評価方法及びその設計方法
US7039882B2 (en) * 2002-06-17 2006-05-02 Amar Pal Singh Rana Technology dependent transformations for Silicon-On-Insulator in digital design synthesis
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7673210B2 (en) * 2006-10-12 2010-03-02 Agilent Technologies, Inc. Methods and apparatus for diagnosing a degree of interference between a plurality of faults in a system under test
US7672152B1 (en) * 2007-02-27 2010-03-02 Purdue Research Foundation Memory cell with built-in process variation tolerance
EP1980964B1 (en) * 2007-04-13 2016-03-23 Yogitech Spa Method and computer program product for performing failure mode and effects analysis of an integrated circuit
US8335122B2 (en) * 2007-11-21 2012-12-18 The Regents Of The University Of Michigan Cache memory system for a data processing apparatus
WO2011089462A1 (en) * 2010-01-21 2011-07-28 Freescale Semiconductor, Inc. Are Chip damage detection device for a semiconductor integrated circuit
US9037928B2 (en) * 2012-01-01 2015-05-19 Mosys, Inc. Memory device with background built-in self-testing and background built-in self-repair
US8788988B2 (en) * 2011-10-31 2014-07-22 Apple Inc. Managing consistency of multiple-source fabrication data in an electronic design environment
WO2013126852A2 (en) * 2012-02-24 2013-08-29 Missing Link Electronics, Inc. Partitioning systems operating in multiple domains
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US20140173548A1 (en) * 2012-09-17 2014-06-19 Texas Instruments Incorporated Tool For Automation Of Functional Safety Metric Calculation And Prototyping Of Functional Safety Systems
US20140095139A1 (en) * 2012-10-03 2014-04-03 Lsi Corporation Hot-carrier injection reliability checks based on back bias effect on threshold voltage
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
ITTO20140902A1 (it) * 2014-10-31 2016-05-01 Intel Corp Procedimento per misurare l'effetto di guasti hardware microscopici in applicazioni ad elevata complessità implementate in un sistema elettronico hardware, relativo sistema e prodotto informatico
JP2017097633A (ja) * 2015-11-25 2017-06-01 日立オートモティブシステムズ株式会社 車両制御装置
US10013296B2 (en) * 2016-02-04 2018-07-03 King Fahd University Of Petroleum And Minerals Method of fault tolerance in combinational circuits
JP6651394B2 (ja) * 2016-03-25 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置及び寿命予測方法
FR3050037B1 (fr) * 2016-04-12 2018-03-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Systeme et procede de test d'un circuit integre
US10628544B2 (en) * 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules
US10838835B2 (en) * 2017-12-29 2020-11-17 Intel Corporation Scheduling periodic CPU core diagnostics within an operating system during run-time
DE102018115326B3 (de) * 2018-06-26 2020-01-02 Infineon Technologies Dresden GmbH & Co. KG Halbleiteranordnung und verfahren zu deren herstellung
US10643011B1 (en) * 2018-06-29 2020-05-05 Cadence Design Systems, Inc. Automatic design and verification of safety critical electronic systems
DE102018010197A1 (de) * 2018-12-18 2020-06-18 GRID INVENT gGmbH Elektronisches Element und elektrisch angesteuertes Anzeigeelement
US20200227328A1 (en) * 2019-01-11 2020-07-16 Texas Instruments Incorporated Electronic device package with board level reliability
US11042688B1 (en) * 2020-05-27 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of certifying safety levels of semiconductor memories in integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200719661A (en) * 2005-11-04 2007-05-16 Univ Nat Taiwan Digital rights management framework(DRM) for SOC IP
TW201611145A (zh) * 2014-06-12 2016-03-16 Ｐｄｆ對策公司 在區域中的ｉｃ測試結構及／或電子束目標墊的機會設置，否則該區域用於塡充單元、分接單元、去耦單元、劃線及／或虛設塡料，以及包含相同元件的產品ｉｃ晶片
TW201706841A (zh) * 2015-03-25 2017-02-16 瑞薩電子股份有限公司 診斷程式、診斷方法及半導體裝置
CN108604275A (zh) * 2016-02-12 2018-09-28 汉阳大学校产学协力团 硬件装置及其认证方法
CN109542711A (zh) * 2017-09-22 2019-03-29 亚德诺半导体无限责任公司 自动模拟故障注入

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210383052A1 (en) * 2020-05-27 2021-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of certifying safety levels of semiconductor memories in integrated circuits
US11651134B2 (en) * 2020-05-27 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of certifying safety levels of semiconductor memories in integrated circuits

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Publication number Publication date
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