TWI757712B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例係關於一種製造包含一場效電晶體(FET)之一半導體裝置的方法，在該方法中，在一基板中形成一犧牲區且在該基板中形成一溝槽。該犧牲區之一部分暴露於該溝槽中。藉由至少部分蝕刻該犧牲區來形成一空間，在該溝槽及該空間中形成一隔離絕緣層，且形成一閘極結構及一源極/汲極區。一空氣間隔物形成於該源極/汲極區下面之該空間中。

Description

半導體裝置及其製造方法
本發明實施例係有關半導體裝置及其製造方法。
為減少一半導體裝置之功耗，減小寄生電容係一關鍵技術。既有平面互補式金屬氧化物半導體場效電晶體(CMOS FET)具有在源極/汲極(S/D)區與基板之間誘發寄生電容之擴散S/D。
本發明的一實施例係關於一種製造一半導體裝置之方法，該半導體裝置包含一場效電晶體(FET)，該方法包括：在一基板中形成一犧牲區；在該基板中形成一溝槽，該犧牲區之一部分暴露於該溝槽中；藉由至少部分蝕刻該犧牲區來形成一空間；在該溝槽及該空間中形成一隔離絕緣層；及形成一閘極結構及一源極/汲極區，其中一空氣間隔物形成於該源極/汲極區下面之該空間中。
本發明的一實施例係關於一種製造一半導體裝置之方法，該半導體裝置包含一FET，該方法包括：在一基板中形成一犧牲區；在該基板上方形成一磊晶半導體層；藉由蝕刻該磊晶半導體層、該犧牲區及該基板之部分來形成一溝槽，其中該犧牲區之一部分暴露於該溝槽中；藉由橫向蝕刻該犧牲區來形成一空間；在該溝槽及該空間中形成一絕緣材料層；及形成一閘極結構及一源極/汲極區，其中一空氣間隔物形成於該源極/汲極區下面之該空間中。
本發明的一實施例係關於一種半導體裝置，其包含一FET，該半導體裝置包括：一隔離絕緣層，其安置於該基板之一溝槽中；一閘極介電層，其安置於該基板之一通道區上方；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區；及一空氣間隔物，其形成於該源極下方之一空間中。
應瞭解，以下詳細描述提供用於實施本揭示之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之具體實施例或實例以簡化本揭示。當然，此等僅為實例且不意在限制。例如，元件之尺寸不受限於所揭示之範圍或值，而是可取決於裝置之程序條件及/或所要性質。此外，在以下描述中，在一第二構件上方或一第二構件上形成一第一構件可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中形成插入該第一構件與該第二構件之間的額外構件使得該第一構件及該第二構件可不直接接觸之實施例。為簡單及清楚起見，可依不同比例任意繪製各種構件。為了簡化，可在附圖中省略一些層/構件。
此外，為易於描述，空間相對術語(諸如「之下」、「下方」、「下」、「上方」、「上」及其類似者可在本文中用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。另外，術語「由...製成」可意謂「包括...」或「由...組成」。此外，在以下製程中，所描述之操作中/所描述之操作之間可存在一或多個額外操作，且可改變操作之順序。在本揭示中，除非另有描述，否則片語「A、B及C之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C或A、B及C)，且不意謂來自A之一元件、來自B之一元件及來自C之一元件。相同於或類似於結合一實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作可用於其他實施例中且可省略詳細說明。
所揭示之實施例係關於一種半導體裝置及其製造方法，特定言之，一場效電晶體(FET)之源極/汲極區。諸如本文中所揭示之實施例的實施例一般不僅可應用於一平面FET，且亦可應用於其他FET。
圖1A展示根據本發明之實施例之一半導體裝置之一平面圖，圖1B展示該半導體裝置之對應於圖1A之線X1-X1 (沿X (即，源極至汲極)方向)之一剖面圖，且圖1C、圖1D及圖1E展示該半導體裝置之對應於圖1A之線Y1-Y1 (沿Y (即，閘極延伸)方向)之剖面圖。
如圖中所展示，在一基板10上方形成一FET。FET包含安置於基板10之一通道區12上方之一閘極介電層42及一閘極電極層44。閘極側壁間隔物46安置於閘極電極層44之對置側面上。
例如，基板10係具有自約1×1015 cm-3 至約1×1016 cm-3 之一範圍內之一雜質濃度的一p型矽或鍺基板。在一些實施例中，使用一p+矽基板。在其他實施例中，基板係具有自約1×1015 cm-3 至約1×1016 cm-3 之一範圍內之一雜質濃度的一n型矽或鍺基板。
替代地，基板10可包括：另一元素半導體，諸如鍺；一化合半導體，其包含IV-IV族化合半導體，諸如SiC、SiGe及SiGeSn；或其等之組合。在一實施例中，基板10係一SOI (絕緣體上矽)基板之一矽層。基板10可包含已適當摻雜有雜質之各種區(例如p型或n型導電性)。
閘極介電層42包含一或多個介電材料層，諸如氧化矽、氮化矽或高k介電材料、其他適合介電材料及/或其等之組合。高k介電材料之實例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適合高k介電材料及/或其等之組合。藉由(例如)化學汽相沈積(CVD)、物理汽相沈積(PVD)、原子層沈積(ALD)、高密度電漿CVD (HDCVD)或其他適合方法及/或其等之組合來形成閘極介電層。在一些實施例中，閘極介電層之厚度係在自約1 nm至約20 nm之一範圍內，而在其他實施例中，可在自約2 nm至約10 nm之一範圍內。
閘極電極層44包含一或多個導電層。在一些實施例中，閘極電極層44由摻雜多晶矽製成。在其他實施例中，閘極電極層44包含金屬材料，諸如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其等之組合。在一些實施例中，閘極長度(沿X方向)係在自約20 nm至約200 nm之一範圍內，而在其他實施例中，係在自約40 nm至約100 nm之一範圍內。
在本發明之特定實施例中，一或多個功函數調整層插入於閘極介電層42與一本體金屬閘極電極44之間。功函數調整層由一導電材料(諸如一單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或此等材料之兩者或更多者之一多層)製成。針對一n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi之一或多者用作功函數調整層，且針對一p通道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co之一或多者用作功函數調整層。當金屬材料用作閘極電極層時，採用一閘極替換技術來製造閘極結構。
閘極側壁間隔物46包含藉由CVD、PVD、ALD、電子束蒸鍍或其他適合程序所形成之一或多個絕緣材料層，諸如SiO2 、SiN、SiON、SiOCN或SiCN。一低k介電材料可用作側壁間隔物。藉由在閘極電極層44上方形成一毯覆式絕緣材料層且執行各向異性蝕刻來形成側壁間隔物46。在一實施例中，側壁間隔物層由基於氮化矽之材料(諸如SiN、SiON、SiOCN或SiCN)製成。
圖1A至圖1C中所展示之FET亦包含源極/汲極擴散區50及源極/汲極延伸區55。源極/汲極擴散區50係藉由(例如)一或多個離子植入操作或熱擴散操作所形成之n+或p+區。源極/汲極延伸區55係藉由(例如)一或多個空穴植入所形成之n、n-、p或p-區。源極/汲極延伸區55形成於閘極側壁間隔物46下面，如圖1B中所展示。在一些實施例中，源極/汲極擴散區50包含形成一凸起源極/汲極結構之一或多個磊晶半導體層。
圖1A至圖1C中所展示之FET進一步包含用於使FET與形成於基板10上之其他電裝置電分離之隔離絕緣區30，其亦指稱淺溝槽隔離(STI)區。在一些實施例中，隔離絕緣區30包含一或多個矽基絕緣層。
圖1A至圖1C中所展示之FET包含空間100中之空氣間隔物(氣隙) 110，其在源極/汲極擴散區50下面具有一矩形剖面。在一些實施中，空氣間隔物110由形成隔離絕緣區30之絕緣材料圍封。空氣間隔物110可消除或抑制源極/汲極擴散區50與基板10之間的接面電容。在一些實施例中，無空氣間隔物安置於通道區下方。
在一些實施例中，空間100沿X方向之寬度W11係在自約100 nm至約500 nm之一範圍內，而在其他實施例中，係在自約200 nm至約400 nm之一範圍內。在一些實施例中，空氣間隔物110沿X方向之寬度W12與寬度W11之一比率(W12/W11)係在自0.5至0.95之一範圍內，而在其他實施例中，係在自約0.7至約0.9之一範圍內。
在一些實施例中，空間100沿Z方向之深度D11係在自約10 nm至約200 nm之一範圍內，而在其他實施例中，係在自約30 nm至約100 nm之一範圍內。在一些實施例中，空氣間隔物110沿Z方向之深度D12與空間100之深度D11之一比率(D12/D11)係在自約0.5至約0.9之一範圍內，而在其他實施例中，係在自約0.6至約0.8之一範圍內。在一些實施例中，空間100之寬度W11與空間100之深度D11之一縱橫比率(W11/D11)係在自約1至約10之一範圍內，而在其他實施例中，係在自約2至約5之一範圍內。
在一些實施例中，空間100之一縱橫比(W11/D11)係在自約2至約10之一範圍內，而在其他實施例中，係在自約3至約8之一範圍內。在一些實施例中，空氣間隔物110之一縱橫比(W12/D12)係在自約2至約10之一範圍內，而在其他實施例中，係在自約3至約8之一範圍內。
如圖1C中所展示，空間100及/或空氣間隔物110依一實質上恆定深度D12沿Y方向連續安置於源極/汲極擴散區50下面。在其他實施例中，空間100及/或空氣間隔物110沿Y方向不連續。在一些實施例中，空間100之深度D11及/或空氣間隔物110之深度D12隨自隔離絕緣區30朝向中心部分之一距離增大而變小，如圖1D中所展示。在一些實施例中，自左側及右側形成之兩個空間100不交會，而是由基板10之一部分分離，如圖1E中所展示。
圖2A展示根據本發明之實施例之一半導體裝置之對應於圖1A之線X1-X1 (沿X (即，源極至汲極)方向)之一剖面圖，且圖2B及圖2C展示該半導體裝置之對應於圖1A之線Y1-Y1 (沿Y (即，閘極延伸)方向)之一剖面圖。相同於或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作可用於以下實施例中且可省略詳細說明。
在圖2A至圖2C所展示之實施例中，空間100及空氣間隔物110具有一三角形形狀或一梯形形狀。
在一些實施例中，空間100沿X方向之寬度W21係在自約100 nm至約500 nm之一範圍內，而在其他實施例中，係在自約200 nm至約400 nm之一範圍內。在一些實施例中，空氣間隔物110沿X方向之寬度W22與寬度W21之一比率(W22/W21)係在自約0.5至約0.95之一範圍內，而在其他實施例中，係在自約0.7至約0.9之一範圍內。
在一些實施例中，空間100之入口(隔離絕緣層30之一邊緣)處之空間100沿Z方向之深度D21係在自約10 nm至約200 nm之一範圍內，而在其他實施例中，係在自約30 nm至約100 nm之一範圍內。在一些實施例中，空氣間隔物110沿Z方向之最大深度D22與空間100之深度D21之一比率(D22/D21)係在自約0.5至約0.9之一範圍內，而在其他實施例中，係在自約0.6至約0.8之一範圍內。在一些實施例中，空氣間隔物110沿Z方向之最小深度D23與空氣間隔物110之最大深度D22之一比率(D23/D22)係在自約0.1至約0.9之一範圍內，而在其他實施例中，係在自約0.4至約0.8之一範圍內。在一些實施例中，空間100之寬度W21與空間100之最大深度D21之一比率(W21/D21)係在自約1至約10之一範圍內，而在其他實施例中，係在自約2至約5之一範圍內。在一些實施例中，空間100沿Z方向之最小深度D24與空間100之最大深度D21之一比率(D24/D21)係在自約0至約0.8之一範圍內，而在其他實施例中，係在自約0.4至約0.6之一範圍內。
在一些實施例中，空間100之底面與水平線(平行於基板10之上表面)之間的角度θ係大於0度至60度或更小。在其他實施例中，角度θ係在自約15度至約45度之一範圍內。
如圖2B中所展示，空間100及/或空氣間隔物110沿Y方向連續安置於源極/汲極擴散區50下面。在一些實施例中，空間100之深度D11及/或空氣間隔物110之深度隨自隔離絕緣區30朝向源極/汲極區50之中心部分的一距離增大而變小，如圖2B中所展示。在其他實施例中，空間100及/或空氣間隔物110沿Y方向不連續，如圖2C中所展示。
圖3至圖12展示根據本發明之一實施例之用於製造一Fin FET(鰭式場效電晶體)裝置之各種階段之剖面圖。應瞭解，可在由圖3至圖12展示之程序之前、由圖3至圖12展示之程序期間及由圖3至圖12展示之程序之後提供額外操作，且針對方法之額外實施例，一些下文將描述之操作將被替換或刪除。操作/程序之順序可互換。相同於或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作可用於以下實施例中且可省略詳細說明。
如圖3中所展示，在基板10上方形成一覆蓋層15。覆蓋層15包含一單一氧化矽層。在其他實施例中，覆蓋層15包含氧化矽層及形成於氧化矽層上之氮化矽層。可藉由使用熱氧化或一CVD程序來形成氧化矽層。CVD程序包含電漿輔助化學汽相沈積(PECVD)、一大氣壓化學汽相沈積(APCVD)、一低壓CVD (LPCVD)及一高密度電漿CVD (HDPCVD)。亦可使用一原子層沈積(ALD)。在一些實施例中，覆蓋層15之厚度係在自約5 nm至約50 nm之一範圍內，而在其他實施例中，係在自約10 nm至約30 nm之一範圍內。
在一些實施例中，在形成覆蓋層15之前或形成覆蓋層15之後，在基板10上形成一或多個對準鍵圖案。
藉由使用一或多個微影操作，在覆蓋層15上方形成一光阻圖案作為一第一遮罩圖案18，如圖4中所展示。第一遮罩圖案18之寬度及位置實質上相同於隨後將形成之一閘極電極之寬度及位置。在一些實施例中，使用形成於基板10上之對準鍵圖案來執行微影操作。在一些實施例中，光阻圖案18之厚度係在自約100 nm至約1000 nm之一範圍內。
在形成第一遮罩圖案18之後，執行一或多個離子植入操作19以形成含有摻雜物之犧牲區20，如圖5中所展示。在一些實施例中，將砷(As)離子植入(摻雜)至基板10中。亦可使用其他摻雜元素(諸如P、As、Sb、Ge、N及/或C)之離子。在一些實施例中，離子植入19之一加速電壓係在自約0.5 keV至約10 keV之一範圍內，而在其他實施例中，係在自約2 keV至約8 keV之一範圍內。在一些實施例中，離子之一劑量係在自約5×1013 個離子/cm2 至約5×1015 個離子/cm2 之一範圍內，而在其他實施例中，係在自約1×1014 個離子/cm2 至約1×1015 個離子/cm2 之一範圍內。在一些實施例中，犧牲區20具有自約5 nm至約80 nm之一範圍內之一深度，而在其他實施例中，深度係在自約20 nm至約50 nm之一範圍內。
在一些實施例中，在離子植入操作及移除遮罩層18之後，執行一熱程序21 (例如一退火程序)，如圖6中所展示。在特定實施例中，藉由在一惰性氣體氛圍(諸如一N2 、Ar或He氛圍)中在約1秒至約10秒內以自約900°C至約1050°C之一範圍內之一溫度使用快速熱退火(RTA) 21來執行熱程序。
在一些實施例中，犧牲層20之一雜質濃度係在自約1×1019 個原子/cm3 至約5×1021 個原子/cm3 之一範圍內，而在其他實施例中，係在自約1×1020 個原子/cm3 至約1×1021 個原子/cm3 之一範圍內。
在退火操作21之後，藉由使用濕式及/或乾式蝕刻操作來移除覆蓋層15。
接著，如圖7中所展示，在包含犧牲層20之基板10上方形成一磊晶半導體層25。在一些實施例中，磊晶半導體層25包含Si、SiGe及Ge之一者。在特定實施例中，Si磊晶形成為磊晶半導體層25。藉由使用一含Si氣體(諸如SiH4 、Si2 H6 及/或SiCl2 H2 )，可在約5托至約50托之一壓力處以約600°C至約800°C之一溫度生長磊晶半導體層25。就SiGe或Ge而言，使用一含Ge氣體，諸如GeH4 、Ge2 H6 及/或GeCl2 H2 。在一些實施例中，磊晶半導體層25摻雜有n型或p型雜質。在一些實施例中，磊晶半導體層25之厚度係在自約5 nm至約100 nm之一範圍內，而在其他實施例中，係在自約10 nm至約30 nm之一範圍內。
接著，在磊晶半導體層25上方形成一第二遮罩圖案27，如圖8中所展示。在一些實施例中，第二遮罩圖案27係一光阻圖案。在其他實施例中，第二遮罩圖案27係由一或多層氧化矽、氮化矽及SiON製成之一硬遮罩圖案。在一些實施例中，在第二遮罩圖案27與磊晶半導體層25之間形成一或多個覆蓋層。覆蓋層由氧化矽、氮化矽及/或SiON製成。在特定實施例中，覆蓋層包含形成於磊晶半導體層25上之氧化矽層及形成於氧化矽層上之氮化矽層。
隨後，藉由蝕刻磊晶半導體層25、犧牲層20及基板10來形成溝槽35，如圖9中所展示。在一些實施例中，使用電漿乾式蝕刻。在一些實施例中，蝕刻氣體包含一含鹵素氣體，諸如HBr。在一些實施例中，HBr氣體由一惰性氣體(諸如He及/或Ar)稀釋。在一些實施例中，HBr氣體與稀釋氣體之一比率係在自約0.3至約0.7之一範圍內，而在其他實施例中，比率係在自約0.4至約0.6之一範圍內。可使用適合於蝕刻矽之其他氣體。
接著，如圖10中所展示，橫向蝕刻犧牲層20以形成空間100，如圖10中所展示。在一些實施例中，使用電漿乾式蝕刻。在一些實施例中，蝕刻氣體包含一含氯氣體，諸如HCl、Cl2 、CF3 Cl、CCl4 或SiCl4 。在一些實施例中，含氯氣體由一惰性氣體(諸如He及/或Ar)稀釋。在一些實施例中，含氯氣體與稀釋氣體之一比率係在自約0.3至約0.7之一範圍內，而在其他實施例中，比率係在自約0.4至約0.6之一範圍內。在一些實施例中，添加一或多個額外氣體，諸如O2 。可使用適合於蝕刻矽之其他氣體。在一些實施例中，執行使用四甲基氫氧化銨(TMAH)水溶液之一額外濕式蝕刻操作。
蝕刻含有摻雜物(諸如As)之犧牲層20對矽基板10及磊晶半導體層25具有選擇性。在一些實施例中，蝕刻選擇比係約10至約100。在一些實施例中，實質上完全蝕刻犧牲層20，如圖10中所展示。在其他實施例中，僅部分蝕刻犧牲層20，因此，含有摻雜物之犧牲層20之部分保留在空間100周圍。在此一情況中，圍繞空間100安置具有高於基板10及/或磊晶半導體層25之一摻雜物濃度的一含雜質層。
在一些實施例中，在形成空間100之後，空間100上方之磊晶半導體層25之端部分向上彎曲以形成由圖10中之虛線展示之一凹曲形狀。在其他實施例中，空間100上方之磊晶半導體層25之端部分向下彎曲以形成一凸曲形狀。
在一些實施例中，較少蝕刻氣體到達空間中之一長距離之一端，因此，蝕刻率隨與溝槽之距離增大而變小。在此一情況中，如圖1D中所展示，沿Z方向之深度及/或沿X方向之寬度隨與溝槽之距離沿Y方向增大而減小，且在一些實施例中，自左側及右側形成之兩個空間不交會，而是由基板之一部分分離，如圖1E中所展示。
在形成空間100之後，在溝槽35及空間100中形成隔離絕緣層30，如圖11中所展示。隔離絕緣層30之一絕緣材料包含一或多層氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或一低k介電材料。藉由LPCVD (低壓化學汽相沈積)、電漿CVD或可流動CVD來形成隔離絕緣層。在可流動CVD中，可沈積可流動介電材料而非氧化矽。顧名思義，可流動介電材料可在沈積期間「流動」以填充具有一高縱橫比之間隙或空間。通常將各種化學物質添加至含矽前驅物以允許沈積膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅物(尤其是可流動氧化矽前驅物)之實例包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、原矽酸四乙酯(TEOS)或甲矽烷基胺(諸如三甲矽烷基胺(TSA))。在一多操作程序中形成此等可流動氧化矽材料。在沈積可流動膜之後，使其固化且接著使其退火以移除非所要(若干)元素以形成氧化矽。當移除非所要(若干)元素時，可流動膜增密且收縮。在一些實施例中，進行多個退後程序。使可流動膜固化及退火一次以上。可流動膜可摻雜有硼及/或磷。在其他實施例中，使用一ALD方法。
首先在一厚層中形成絕緣層30，使得覆蓋磊晶半導體層25之整個上表面，且平坦化厚層以暴露磊晶半導體層25之上表面。在一些實施例中，將一化學機械拋光(CMP)程序執行為平坦化程序。在使隔離絕緣層30凹進之後或使隔離絕緣層30凹進之前，可執行一熱程序(例如一退火程序)以提高隔離絕緣層30之品質。在特定實施例中，藉由在一惰性氣體氛圍(諸如一N2 、Ar或He氛圍)中在約1.5秒至約10秒內以自約900°C至約1050°C之一範圍內之一溫度使用快速熱退火(RTA)來執行熱程序。
如圖11中所展示，在一些實施例中，隔離絕緣層30之絕緣材料未完全填充空間100，使得在空間100中形成空氣間隔物110。在一些實施例中，空氣間隔物110由隔離絕緣層30之絕緣材料完全包圍。在一些實施例中，空間100之頂端、底端及橫向端處之絕緣材料之厚度不均勻。在其他實施例中，空間100之內壁之一部分(其係一半導體層)暴露於空氣間隔物110中。在一些實施例中，與溝槽35對置之空氣間隔物110之橫向端包含基板10之一部分。在其他實施例中，與溝槽35對置之空氣間隔物110之橫向端包含含雜質層之一部分。在一些實施例中，空氣間隔物110之上邊界之一部分包含磊晶半導體層25之一部分及/或包含含雜質層之一部分。在其他實施例中，空氣間隔物110之下邊界之一部分包含基板10之一部分及/或包含含雜質層之一部分。在一些實施例中，空間100由絕緣材料完全填充且未形成空氣間隔物。
在形成絕緣層30及空氣間隔物110之後，在磊晶半導體層25之一通道區上方形成包含閘極介電層42、閘極電極層44及閘極側壁間隔物46之一閘極結構，如圖12中所展示。此外，形成源極/汲極擴散區50及源極/汲極延伸區55，如圖12中所展示。在一些實施例中，源極/汲極擴散區50之一底部與形成於空間100中之絕緣材料30接觸。在其他實施例中，由磊晶半導體層25之一部分分離源極/汲極擴散區50之底部與形成於空間100中之絕緣材料30。藉由一或多個離子植入操作或一熱或電漿擴散操作來形成源極/汲極擴散區50。
圖13至圖15展示根據本發明之一實施例之用於製造一Fin FET裝置之各種階段之剖面圖。應瞭解，可在由圖13至圖15展示之程序之前、由圖13至圖15展示之程序期間及由圖13至圖15展示之程序之後提供額外操作，且可針對方法之額外實施例來替換或消除一些下文將描述之操作。操作/程序之順序可互換。相同於或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作可用於以下實施例中且可省略詳細說明。
在形成類似於圖9之溝槽35之後，形成具有一三角形或梯形剖面之空間100，如圖13中所展示。在一些實施例中，執行使用一TMAH水溶液之一濕式蝕刻操作。在濕式蝕刻期間，蝕刻副產物落於被蝕刻之空間之底面上，因此，底面之蝕刻率變得小於被蝕刻之空間之上表面之蝕刻率。因此，剖面形狀包含具有隨與空間之入口之一距離增大而變小之一垂直深度的形狀，諸如一三角形或梯形形狀。
如圖13中所展示，在空間100下方或圍繞空間100安置具有高於基板10及/或磊晶半導體層25之一雜質濃度的一含雜質層(犧牲層20之部分)。
接著，類似於相對於圖11所說明之操作，使用隔離絕緣層30之絕緣材料來填充溝槽35及空間100，且形成空氣間隔物110，如圖14中所展示。
在形成絕緣層30及空氣間隔物110之後，在磊晶半導體層25之一通道區上方形成包含閘極介電層42、閘極電極層44及閘極側壁間隔物46之一閘極結構，如圖15中所展示。此外，形成源極/汲極擴散區50及源極/汲極延伸區55，如圖15中所展示。在一些實施例中，源極/汲極擴散區50之一底部與形成於空間100中之絕緣材料接觸。在其他實施例中，由磊晶半導體層25之一部分分離源極/汲極擴散區50之底部與形成於空間100中之絕緣材料。
在一些實施例中，界定空間100之至少一表面具有一鋸齒形狀，如圖16中所展示。
在一些實施例中，較少蝕刻劑到達或接觸空間中之一長距離之端，因此，蝕刻率隨與溝槽之距離增大而變小。在此一情況中，如圖2B中所展示，沿Z方向之深度及/或沿X方向之寬度隨與溝槽之距離沿Y方向增大而減小，且在一些實施例中，自左側及右側形成之兩個空間不交會而是由基板之一部分分離，如圖2C中所展示。
圖17展示根據本發明之一實施例之一半導體裝置之一平面圖。相同於或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作可用於以下實施例中且可省略詳細說明。
在一些實施例中，如圖17中所展示，在一個主動區(其係通道區及由一半導體形成且由隔離絕緣層包圍之源極/汲極區)上方形成複數個閘極結構。在一些實施例中，連接複數個閘極電極44之至少兩者，而在其他實施例中，複數個閘極電極44彼此不連接。
在一些實施例中，在源極/汲極擴散區50下面安置空氣間隔物110。在一些實施例中，安置於兩個閘極結構之間的源極/汲極擴散區50下面之空氣間隔物110具有不同於安置於沿左及/或右閘極結構之源極/汲極擴散區50下面之空氣間隔物110的尺寸。在一些實施例中，左端或右端處之源極/汲極擴散區50下面之空氣間隔物110之寬度W31大於兩個閘極結構之間的源極/汲極擴散區50下面之空氣間隔物110之寬度W32。在一些實施例中，左端或右端處之源極/汲極擴散區50下面之空氣間隔物110之長度L31等於或不同於兩個閘極結構之間的源極/汲極擴散區50下面之空氣間隔物110之長度L32。在一些實施例中，兩個閘極結構之間的源極/汲極擴散區50下面之空氣間隔物110沿Y方向不連續，而左端或右端處之源極/汲極擴散區50下面之空氣間隔物110係連續的。
在一些實施例中，在基板中之一相對較深位置處形成犧牲層，使得基板10之表面區不含摻雜物(例如As)。在此一情況中，不形成半導體磊晶層25，且利用表面區作為一通道區及源極/汲極擴散區。
在本發明之實施例中，在源極及/或汲極擴散區下方安置一空氣間隔物，因此，可抑制或消除源極/汲極擴散區與基板之間的寄生電容，其繼而可減少功耗且提高半導體裝置之速度。
應瞭解，本文中未必已討論所有優點，並非所有實施例或實例需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明之一態樣，在一種製造包含一場效電晶體(FET)之一半導體裝置的方法中，在一基板中形成一犧牲區，且在該基板中形成一溝槽。該犧牲區之一部分暴露於該溝槽中。藉由至少部分蝕刻該犧牲區來形成一空間，在該溝槽及該空間中形成一隔離絕緣層，且形成一閘極結構及一源極/汲極區。在該源極/汲極區下面之該空間中形成一空氣間隔物。在一或多個上述及以下實施例中，藉由一離子植入操作來形成該犧牲區。在一或多個上述及以下實施例中，藉由該離子植入操作來植入砷離子。在一或多個上述及以下實施例中，該離子植入操作中之一劑量係在自5×1013 個離子/cm2 至5×1015 個離子/cm2 之一範圍內。在一或多個上述及以下實施例中，該離子植入操作中之一加速電壓係在自0.5 keV至10 keV之一範圍內。在一或多個上述及以下實施例中，該空間具有一矩形形狀。在一或多個上述及以下實施例中，至少部分蝕刻該犧牲區包括使用一含氯氣體之一乾式蝕刻操作。在一或多個上述及以下實施例中，該空間具有一三角形或梯形形狀。在一或多個上述及以下實施例中，至少部分蝕刻該犧牲區包括使用四甲基氫氧化銨(TMAH)水溶液之一濕式蝕刻操作。在一或多個上述及以下實施例中，界定該空間之一表面具有一鋸齒形表面。在一或多個上述及以下實施例中，該空氣間隔物由該隔離絕緣層之一絕緣材料部分圍封。在一或多個上述及以下實施例中，該空氣間隔物由該隔離絕緣層之一絕緣材料完全圍封。在一或多個上述及以下實施例中，在該空間與該基板之間安置含有高於該基板之一含量之一雜質的一含雜質區。
根據本發明之另一態樣，在一種製造包含一FET之一半導體裝置的方法中，在一基板中形成一犧牲區，在該基板上方形成一磊晶半導體層，且藉由蝕刻該磊晶半導體層、該犧牲區及該基板之部分來形成一溝槽。該犧牲區之一部分暴露於該溝槽中。藉由橫向蝕刻該犧牲區來形成一空間，在該溝槽及該空間中形成一絕緣材料層，且形成一閘極結構及一源極/汲極區。在該源極/汲極區下面之該空間中形成一空氣間隔物。在一或多個上述及以下實施例中，藉由一離子植入操作來形成該犧牲區。在一或多個上述及以下實施例中，該犧牲區之一雜質含量係在自1×1019 個原子/cm3 至5×1021 個原子/cm3 之一範圍內。在一或多個上述及以下實施例中，該磊晶半導體層之一厚度係在自5 nm至100 nm之一範圍內。在一或多個上述及以下實施例中，在平面圖中，該閘極結構沿一第一方向延伸，且該空氣間隔物之一寬度沿該第一方向變動。在一或多個上述及以下實施例中，在平面圖中，該閘極結構沿一第一方向延伸，且該空氣間隔物在該源極/汲極區下面沿該第一方向不連續。
根據本發明之另一態樣，在一種製造包含一FET之一半導體裝置的方法中，在一基板中形成犧牲區。在該基板上方形成一磊晶半導體層，且藉由蝕刻該磊晶半導體層、該等犧牲區及該基板之部分來形成包圍一主動區之一溝槽。該犧牲區之一部分暴露於該溝槽中。藉由橫向蝕刻該犧牲區來形成空間。在該溝槽及該等空間中形成一絕緣材料層。在該主動區上方形成閘極結構及源極/汲極區。分別在該等源極/汲極區下面之該等空間中形成空氣間隔物。
根據本發明之一態樣，一種包含一FET之半導體裝置包含：一隔離絕緣層，其安置於基板之一溝槽中；一閘極介電層，其安置於該基板之一通道區上方；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區；及一空氣間隔物，其形成於該源極下方之一空間中。在一或多個上述及以下實施例中，該空氣間隔物由該隔離絕緣層之一絕緣材料部分圍封。在一或多個上述及以下實施例中，該空氣間隔物由該隔離絕緣層之一絕緣材料完全圍封。在一或多個上述及以下實施例中，該空間具有一矩形形狀。在一或多個上述及以下實施例中，該空間具有一三角形或梯形形狀。在一或多個上述及以下實施例中，界定該空間之一表面具有一鋸齒形表面。在一或多個上述及以下實施例中，在平面圖中，沿該閘極電極之一延伸方向的該空氣間隔物之一寬度變動。在一或多個上述及以下實施例中，在平面圖中，沿該閘極電極之一延伸方向的該空氣間隔物之一寬度隨與該溝槽之一距離增大而變小。在一或多個上述及以下實施例中，該空氣間隔物之一深度隨與該溝槽之一距離沿該閘極電極之一延伸方向增大而變小。在一或多個上述及以下實施例中，在平面圖中，該空氣間隔物在該源極下面沿該閘極電極之一延伸方向不連續。在一或多個上述及以下實施例中，含有高於該基板之一含量之一雜質的一含雜質區安置於該空間與該基板之間。在一或多個上述及以下實施例中，該雜質係As。
根據本發明之另一態樣，一種包含一FET之半導體裝置包含：一隔離絕緣層，其安置於基板之一溝槽中且包圍一主動區；數個閘極結構，其等安置於該主動區上方；數個源極/汲極區，其等在平面圖中安置成相鄰於該等閘極結構；及數個空氣間隔物，其等分別形成於該等源極/汲極區下方之空間中。在一或多個上述及以下實施例中，該等空氣間隔物之各者由該隔離絕緣層之一絕緣材料部分圍封。在一或多個上述及以下實施例中，該等空氣間隔物之各者由該隔離絕緣層之一絕緣材料完全圍封。在一或多個上述及以下實施例中，該等空間之各者具有一矩形形狀。在一或多個上述及以下實施例中，該空氣間隔之一寬度與該空氣間隔之一深度之一比率係在自2至10之一範圍內。在一或多個上述及以下實施例中，該等空氣間隔物之至少一者之一寬度沿該等閘極結構之一延伸方向變動。在一或多個上述及以下實施例中，該等空氣間隔物之至少一者之一寬度隨與一溝槽之一距離沿該等閘極結構之一延伸方向增大而變小。在一或多個上述及以下實施例中，該等空氣間隔物之至少一者在該等源極/汲極區之一對應者下面沿該等閘極結構之一延伸方向不連續。
根據本發明之另一態樣，一種包含一FET之半導體裝置包含：一隔離絕緣層，其安置於基板之一溝槽中；一閘極介電層，其安置於該基板之一通道區上方；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區；及一空氣間隔物，其形成於該源極下方之一空間中。含有高於該基板之一含量之一雜質的一含雜質區安置於該空氣間隔物與該基板之間。
上文已概述若干實施例或實例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者亦應意識到，此等等效構造不應背離本揭示之精神及範疇，且其可在不背離本揭示之精神及範疇之情況下對本文作出各種改變、替代及更改。
10:基板 12:通道區 15:覆蓋層 18:光阻圖案/第一遮罩圖案/遮罩層 19:離子植入操作 20:犧牲層/犧牲區 21:熱程序/快速熱退火(RTA)/退火操作 25:磊晶半導體層 27:第二遮罩圖案 30:隔離絕緣區/隔離絕緣層/隔離材料 35:溝槽 42:閘極介電層 44:閘極電極層 46:閘極側壁間隔物 50:源極/汲極擴散區 55:源極/汲極延伸區 100:空間 110:空氣間隔物 D11:深度 D12:深度 D21:最大深度 D22:最大深度 D23:最小深度 D24:最小深度 L31:長度 L32:長度 W11:寬度 W12:寬度 W21:寬度 W22:寬度 W31:寬度 W32:寬度
自結合附圖解讀之以下詳細描述最佳理解本揭示。應強調，根據工業標準慣例，各種構件未按比例繪製且僅供說明。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A展示根據本發明之實施例之一半導體裝置之一平面圖，且圖1B、圖1C、圖1D及圖1E展示該半導體裝置之剖面圖。
圖2A、圖2B及圖2C展示根據本發明之實施例之一半導體裝置之剖面圖。
圖3展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖4展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖5展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖6展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖7展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖8展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖9展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖10展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖11展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖12展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖13展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖14展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖15展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一剖面圖。
圖16展示根據本發明之一實施例之一半導體裝置之一剖面圖。
圖17展示根據本發明之一實施例之一半導體裝置之一平面圖。
10:基板
12:通道區
30:隔離絕緣區/隔離絕緣層/絕緣材料
42:閘極介電層
44:閘極電極層
46:閘極側壁間隔物
50:源極/汲極擴散區
55:源極/汲極延伸區
100:空間
110:空氣間隔物
D11:深度
D12:深度
W11:寬度
W12:寬度

Claims (10)

  1. 一種製造一半導體裝置之方法，該半導體裝置包含一場效電晶體(FET)，該方法包括：在一基板中形成一犧牲區；在該基板中形成一溝槽，該犧牲區之一部分暴露於該溝槽中；藉由至少部分蝕刻該犧牲區來形成一空間；在該溝槽及該空間中形成一隔離絕緣層；及形成一閘極結構及一源極/汲極區，其中一空氣間隔物形成於該源極/汲極區下面之該空間中，其中界定該空間之一表面具有一鋸齒形表面。
  2. 如請求項1之方法，其中藉由一離子植入操作來形成該犧牲區。
  3. 如請求項1之方法，其中該空間具有一矩形形狀，且其中該至少部分蝕刻該犧牲區包括使用一含氯氣體之一乾式蝕刻操作。
  4. 如請求項2之方法，其中藉由該離子植入操作來植入砷離子。
  5. 如請求項4之方法，其中該離子植入操作中之一劑量係在自5×1013個離子/cm2至5×1015個離子/cm2之一範圍內。
  6. 如請求項1之方法，其中該空氣間隔物由該隔離絕緣層之一絕緣材料部分圍封。
  7. 如請求項1之方法，其中含有高於該基板之一雜質含量的一含雜質區安置於該空間與該基板之間。
  8. 一種製造一半導體裝置之方法，該半導體裝置包含一FET，該方法包括：在一基板中形成一犧牲區；在該基板上方形成一磊晶半導體層；藉由蝕刻該磊晶半導體層、該犧牲區及該基板之部分來形成一溝槽，其中該犧牲區之一部分暴露於該溝槽中；藉由橫向蝕刻該犧牲區來形成一空間；在該溝槽及該空間中形成一絕緣材料層；及形成一閘極結構及一源極/汲極區，其中一空氣間隔物形成於該源極/汲極區下面之該空間中，其中該空間具有一三角形或梯形形狀，且其中該至少部分蝕刻該犧牲區包括使用四甲基氫氧化銨(TMAH)水溶液之一濕式蝕刻操作。
  9. 如請求項8之方法，其中：該閘極結構沿一第一方向延伸，且在平面圖中，該空氣間隔物之一寬度沿該第一方向變動。
  10. 一種半導體裝置，其包含一FET，該半導體裝置包括：一隔離絕緣層，其安置於該基板之一溝槽中；一閘極介電層，其安置於該基板之一通道區上方； 一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區；及一空氣間隔物，其形成於該源極下方之一空間中，其中該空間之一表面具有一鋸齒形表面。
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