TWI756840B - 傳輸電路及傳輸系統 - Google Patents

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Abstract

傳輸電路包含資料輸入接口、序列平行轉換器、介面解碼器、平行序列轉換器及處理單元。序列平行轉換器耦接於資料輸入接口。序列平行轉換器將自第一資料輸入接口所接收的複數個資料訊號轉換為一平行資料訊號組。介面解碼器耦接於序列平行轉換器。介面解碼器解碼該平行資料訊號組以產生平行傳輸的一解碼資料訊號組。平行序列轉換器耦接於介面解碼器。平行序列轉換器將該解碼資料訊號組轉換為序列傳輸的複數個輸入資料訊號。處理單元耦接於平行序列轉換器，處理單元接收並處理複數個輸入資料訊號。

Description

傳輸電路及傳輸系統
本發明是有關於一種傳輸電路，特別是一種可以減少接口數量的傳輸電路。
在先前技術中，實體層(Physical Layer)及資料連結層(Data Link layer)之間常會利用十億位元媒體獨立介面(Gigabit Media Independent Interface，GMII)或簡化十億位元媒體獨立介面(Reduced Gigabit Media Independent Interface，RGMII)來進行資料的傳輸。十億位元媒體獨立介面包含了2個時脈接口，8個資料輸入接口、8個資料輸出接口，2個輸出控制訊號接口及2個輸入控制訊號接口。在每個時脈週期中，十億位元媒體獨立介面的每個資料接口都可以接收或輸出一位元的訊號。由於十億位元媒體獨立介面所需的接口數量較多，因此晶片內部的走線較為複雜，進而增加整體的面積需求，且過多的接口也使得外部電路的設計較為複雜而不具彈性。
為了減少接口的數量，簡化十億位元媒體獨立介面可以在每個時脈的正緣及負緣觸發的時間點，都可以各自傳送1位元的訊號。如此一來，在資料接口數量減半的情況下，簡化十億位元媒體獨立介面仍然可以維持與十億位元媒體獨立介面相同的傳輸頻率。然而，不論是簡化十億位元媒體獨立介面或十億位元媒體獨立介面，都有固定的接口數量，因此當應用所需的傳輸速度較低 時，則仍然難以提供更有彈性的設計。
本發明的一實施例提供一種傳輸電路，傳輸電路包含資料輸入接、序列平行轉換器、介面解碼器、平行序列轉換器及處理單元。
序列平行轉換器耦接於資料輸入接口，序列平行轉換器將至少自資料輸入接口所接收的複數個資料訊號轉換為平行資料訊號組，平行資料訊號組包含複數個平行傳輸的位元訊號。介面解碼器耦接於序列平行轉換器，介面解碼器解碼平行資料訊號組以產生平行傳輸的解碼資料訊號組。平行序列轉換器耦接於介面解碼器，平行序列轉換器將解碼資料訊號組轉換為序列傳輸的複數個輸入資料訊號。處理單元耦接於平行序列轉換器，處理單元接收並處理輸入資料訊號。
本發明的另一實施例提供一種傳輸系統，傳輸系統包含上層傳輸電路、第一下層傳輸電路及第二下層傳輸電路。
上層傳輸電路包含第一上層輸出接口及第二上層輸出接口。
第一下層傳輸電路包含第一資料輸入接、第一序列平行轉換器、第一介面解碼器、第一平行序列轉換器及第一處理單元。
第一資料輸入接口耦接於上層傳輸電路之第一上層輸出接口。第一序列平行轉換器耦接於第一資料輸入接口，第一序列平行轉換器將至少自第一資料輸入接口所接收的複數個第一資料訊號轉換為第一平行資料訊號組，第一平行資料訊號組包含複數個平行傳輸的位元訊號。第一介面解碼器耦接於第一序列平行轉換器，第一介面解碼器解碼第一平行資料訊號組以產生平行傳輸的第一解碼資料訊號組。
第一平行序列轉換器耦接於第一介面解碼器，第一平行序列轉換器 將第一解碼資料訊號組轉換為序列傳輸的複數個第一輸入資料訊號。第一處理單元耦接於第一平行序列轉換器，第一處理單元接收並處理複數個第一輸入資料訊號。
第二下層傳輸電路包含第二資料輸入接、第二序列平行轉換器、第二介面解碼器、第二平行序列轉換器及第二處理單元。
第二資料輸入接口耦接於上層傳輸電路之第二上層輸出接口。第二序列平行轉換器耦接於第二資料輸入接口，第二序列平行轉換器將至少自第二資料輸入接口所接收的複數個第二資料訊號轉換為第二平行資料訊號組，第二平行資料訊號組包含複數個平行傳輸的位元訊號。第二介面解碼器耦接於第二序列平行轉換器，第二介面解碼器解碼第二平行資料訊號組以產生平行傳輸的第二解碼資料訊號組。
第二平行序列轉換器耦接於第二介面解碼器，第二平行序列轉換器將第二解碼資料訊號組轉換為序列傳輸的複數個第二輸入資料訊號。第二處理單元耦接於第二平行序列轉換器，第二處理單元接收並處理複數個第二輸入資料訊號。
100、200、TC1:傳輸電路
110、150、210、250:序列平行轉換器
120:介面解碼器
130、170、230、270:平行序列轉換器
140、240:處理單元
160:介面編碼器
DR1、DT1:資料訊號
PDR1、PDT1:平行資料訊號組
PDDR1:解碼資料訊號組
DI1:輸入資料訊號
PEDT1:編碼資料訊號組
DO1:輸出資料訊號
RD1、RD2、RD1A、RD1B、RD1C、RD1D、RD2A、RD2B:資料輸入接口
RCTL1、RCTLA、RCTLB、RCTLC、RCTLD:輸入控制接口
RCLK1、RCLKA、RCLKB、RCLKC、RCLKD:輸入時脈接口
TD1、TD2、TD1A、TD1B、TD1C、TD1D、TD2A、TD2B:資料輸出接口
TCTL1、TCTLA、TCTLB、TCTLC、TCTLD:輸出控制接口
TCLK1、TCLKA、TCLKB、TCLKC、TCLKD:輸出時脈接口
10、20:傳輸系統
100A、100B、100C、100D、200A、200B:下層傳輸電路
UC1:上層傳輸電路
URD1、URD2、URD3、URD4:上層輸入接口
URCTL1:上層輸入控制接口
URCLK1:上層輸入時脈接口
UTD1、UTD2、UTD3、UTD4:上層輸出接口
UTCTL1:上層輸出控制接口
UTCLK1:上層輸出時脈接口
第1圖是本發明一實施例的傳輸電路的示意圖。
第2圖是本發明另一實施例的傳輸電路的示意圖。
第3圖是本發明一實施例的傳輸系統的示意圖。
第4圖是本發明另一實施例的傳輸系統的示意圖。
第1圖是本發明一實施例的傳輸電路100的示意圖。在第1圖中，傳輸電路100可耦接至另一傳輸電路TC1，並可與傳輸電路TC1進行資料的傳輸。在有些實施例中，傳輸電路100可以例如是實體層(physical layer)的傳輸電路，而傳輸電路TC1則可以是資料連結層(data link layer)的傳輸電路。在先前技術中，若實體層的傳輸電路與資料連結層的傳輸電路之間欲以簡化十億位元媒體獨立介面(Reduced Gigabit Media Independent Interface，RGMII)來進行資料傳輸，則兩個傳輸電路須各自包含四個上行資料傳輸接口及四個下行資料傳輸接口，因此在設計上較不具彈性。相較之下，傳輸電路100則可透過一個傳輸接口來進行上行資料的傳輸及/或一個傳輸接口來進行下行資料的傳輸。
在第1圖中，傳輸電路100可包含資料輸入接口RD1、序列平行轉換器(serial to parallel converter)110、介面解碼器120、平行序列轉換器(parallel to serial converter)130及處理單元140。
資料輸入接口RD1可自傳輸電路TC1的對應接口序列地接收複數個資料訊號DR1。序列平行轉換器110可耦接於資料輸入接口RD1，並可將自資料輸入接口RD1所接收的複數個資料訊號DR1轉換為平行資料訊號組PDR1，平行資料訊號組PDR1可包含複數個平行傳輸的位元訊號。
介面解碼器120可耦接於序列平行轉換器110，並可對平行資料訊號組PDR1進行解碼以產生平行傳輸的解碼資料訊號組PDDR1。在有些實施例中，介面解碼器120可根據簡化十億位元媒體獨立介面的規範對平行資料訊號組PDR1進行解碼。在此情況下，平行資料訊號組PDR1可包含8個同步傳輸的位元訊號。由於序列平行轉換器110可將序列傳輸的複數個資料訊號DR1轉換為平行傳輸的平行資料訊號組PDR1，因此介面解碼器120可以利用一般簡化十億位元媒體獨立介面所使用的解碼機制來進行解碼，而無須另外重新設計，進而簡化設計上的複雜度。
此外，由於在將複數個資料訊號DR1轉換為平行傳輸的平行資料訊號組PDR1的過程中，並須等待平行資料訊號組PDR1中的每一個位元資料都接收齊全後，才能一併輸出，因此介面解碼器120可操作在較低的頻率，而可節省電能損耗。舉例來說，若傳輸電路100的時脈頻率為125M赫茲，則在正負緣皆可用來判讀傳輸資料的情況下，傳輸電路100及TC1之間的資料傳輸速率可以達到每秒250M個位元。在此情況下，若平行資料訊號組PDR1中包含8個位元時，介面解碼器120的時脈僅須操作在31.25M赫茲就足以滿足目標的資料傳輸速率。也就是說，傳輸電路100可以透過調整介面解碼器120的操作頻率來執行其他同樣使用簡化十億位元媒體獨立介面的功能，達到電路共用的功效。
平行序列轉換器130可耦接於介面解碼器120，並可將解碼資料訊號組PDDR1轉換為序列傳輸的複數個輸入資料訊號DI1。處理單元140可耦接於平行序列轉換器130，並可接收及處理該些輸入資料訊號DI1。
在第1圖中，傳輸電路100也可向傳輸電路TC1傳輸資料。舉例來說，處理單元140也可產生序列傳輸的複數個輸出資料訊號DO1。傳輸電路100可另包含序列平行轉換器150、介面編碼器160、平行序列轉換器170及資料輸出接口TD1。
序列平行轉換器150可耦接於處理單元140，並可將複數個輸出資料訊號DO1轉換為平行資料訊號組PDT1，而平行資料訊號組PDT1可包含複數個平行傳輸的位元資料。
介面編碼器160可耦接於序列平行轉換器150，並可將平行資料訊號組PDT1編碼以產生平行傳輸的編碼資料訊號組PEDT1。在有些實施例中，介面解碼器120及介面編碼器160可以由兩個獨立的電路來實作，然而在有些實施例中，介面解碼器120及介面編碼器160也可以合併設計，或可共用部分的功能區塊。
平行序列轉換器170可耦接於介面編碼器160，並可將編碼資料訊號組PEDT1轉換為序列傳輸的複數個資料訊號DT1，而資料輸出接口TD1則可序列地輸出複數個資料訊號DT1至傳輸電路TC1。
由於傳輸電路100可以在內部將序列資料訊號轉換為平行資料訊號，再將平行資料訊號轉換為序列資料訊號，因此可以利用單一個資料輸入接口RD1來接收傳輸電路TC1所傳來的資料，並可利用單一個資料輸出接口TD1來輸出資料至傳輸電路TC1。然而在有些實施例中，傳輸電路100也可以利用兩個或三個資料輸入接口來接收傳輸電路TC1所傳來的資料，及利用兩個或三個資料輸出接口來輸出資料至傳輸電路TC1。
第2圖是本發明一實施例的傳輸電路200的示意圖。傳輸電路100及200具有相似的結構，並可根據相似的原理操作。然而，傳輸電路200還可包含資料輸入接口RD2及資料輸出接口TD2。
在此情況下，資料輸入接口RD2及RD1可共同接收資料訊號DR1。也就是說，在時脈頻率維持於125M赫茲的情況下，透過資料輸入接口RD1及RD2來平行接收資料訊號即可達到每秒250M位元的傳輸速度。此時，序列平行轉換器210可將自資料輸入接口RD1及RD2所接收的複數個資料訊號DR1轉換為平行資料訊號組PDR1。如此一來，傳輸電路200便同樣可以使用介面解碼器120來進行解碼。此外，在此實施例中，若要維持每秒250M位元的傳輸速度，則可將介面解碼器120的操作頻率調整為62.5M赫茲以配合傳輸電路200接收資料訊號DR1的速度。
接著，第一平行序列轉換器230便可將解碼資料訊號組PDDR1轉換為序列傳輸的複數個輸入資料訊號DI1，並交由處理單元240接收及處理。
相似地，當傳輸電路200要傳送資料訊號DT1至傳輸電路TC1時，處理單元240可產生序列傳輸的複數個輸出資料訊號DO1，而序列平行轉換器250 則可將複數個輸出資料訊號DO1轉換為平行資料訊號組PDT1，並透過介面編碼器160來進行編碼。接著平行序列轉換器270可將編碼資料訊號組PEDT1轉換為序列傳輸的複數個資料訊號DT1，然後再透過資料輸出接口TD1及資料輸出接口TD2平行輸出複數個序列的資料訊號DT1至傳輸電路TC1。
也就是說，透過序列平行轉換的機制，傳輸電路就可以根據傳輸的需求選擇適當的資料接口數量來進行簡化十億位元媒體獨立介面上的資料傳輸，使得電路設計更具有彈性。
此外，在第1圖中，傳輸電路100可包含輸出控制接口TCTL1、輸出時脈接口TCLK1、及輸入控制接口RCTL1及輸入時脈接口RCLK1。在傳輸電路100透過資料輸出接口TD1輸出資料時，傳輸電路100可以透過輸出控制接口TCTL1輸出控制訊號，並透過輸出時脈接口TCLK1輸出時脈訊號，以使傳輸電路TC1可以順利接收資料。相對地，在透過資料輸入接口RD1接收資料時，輸入控制接口RCTL1可以接收控制訊號，而輸入時脈接口RCLK1則可以接收時脈訊號，以確保傳輸電路100可以順利接收資料。
在有些實施例中，傳輸電路之間可以一對多的方式傳輸。舉例來說，資料連結層的上層傳輸電路可以與多個實體層的下層傳輸電路相耦接並進行資料傳輸。在此情況下，多個下層傳輸電路可以共同耦接到上層傳輸電路的控制接口及時脈接口，以減少兩層傳輸電路之間的走線。
第3圖是本發明一實施例的傳輸系統10的示意圖。在第3圖中，傳輸系統10可包含下層傳輸電路100A、100B、100C及100D，以及上層傳輸電路UC1。在有些實施例中，下層傳輸電路100A、100B、100C及100D可與傳輸電路100具有相同的構造，並且可根據相同的原理操作，而上層傳輸電路UC1則可與傳輸電路TC1具有相同的構造，並可根據相同的原理操作。舉例來說，上層傳輸電路UC1可以是對應於資料連結層(data link layer)的傳輸電路，而下層傳輸電路 100A、100B、100C及100D則可以是對應於實體層(physical layer)的傳輸電路。
在第3圖中，上層傳輸電路UC1可包含上層輸出接口UTD1、UTD2、UTD3及UTD4、上層輸入接口URD1、URD2、URD3及URD4、上層輸出控制接口UTCTL1、上層輸出時脈接口UTCLK1、上層輸入控制接口URCTL1及上層輸入時脈接口URCLK1。
在此情況下，下層傳輸電路100A的資料輸入接口RD1A可耦接至上層輸出接口UTD1，而下層傳輸電路100A的資料輸出接口TD1A可耦接至上層輸入接口URD1。下層傳輸電路100B的資料輸入接口RD1B可耦接至上層輸出接口UTD2，而下層傳輸電路100B的資料輸出接口TD1B可耦接至上層輸入接口URD2。下層傳輸電路100C的資料輸入接口RD1C可耦接至上層輸出接口UTD3，而下層傳輸電路100C的資料輸出接口TD1C可耦接至上層輸入接口URD3。下層傳輸電路100D的資料輸入接口RD1D可耦接至上層輸出接口UTD4，而下層傳輸電路100D的資料輸出接口TD1D可耦接至上層輸入接口URD4。
此外，下層傳輸電路100A、100B、100C及100D的輸入控制接口RCTLA、RCTLB、RCTLC及RCTLD可皆耦接至上層輸出控制接口UTCTL1，而下層傳輸電路100A、100B、100C及100D的輸入時脈接口RCLKA、RCLKB、RCLKC及RCLKD可皆耦接至上層輸出時脈接口UTCLK1。下層傳輸電路100A、100B、100C及100D的輸出控制接口TCTLA、TCTLB、TCTLC及TCTLD可皆耦接至上層輸入控制接口URCTL1，而下層傳輸電路100A、100B、100C及100D的輸出時脈接口TCLKA、TCLKB、TCLKC及TCLKD可皆耦接至上層輸入時脈接口URCLK1。也就是說，在傳輸系統10中，上層傳輸電路UC1可以透過相同的輸入/輸出控制接口及輸入/輸出時脈接口來控制下層傳輸電路100A、100B、100C及100D。
在傳輸系統10中，每個下層傳輸電路100A、100B、100C及100D可僅 包含一個資料輸出接口及一個資料輸入接口，然而在有些實施例中，下層傳輸電路100A至100D也可以包含兩個或三個資料輸入/輸出接口。
第4圖是本發明一實施例的傳輸系統20的示意圖。傳輸系統20可包含下層傳輸電路200A及200B以及上層傳輸電路UC1。下層傳輸電路200A及200B可與傳輸電路200具有相同的結構。下層傳輸電路200A可包含資料輸入接口RD1A及RD2A，以及資料輸出接口TD1A及TD2A。資料輸入接口RD1A及RD2A可分別耦接至上層輸出接口UTD1及UTD3，而資料輸出接口TD1A及TD2A可分別耦接至上層輸入接口URD1及URD3。相似地，下層傳輸電路200B可包含資料輸入接口RD1B及RD2B以及資料輸出接口TD1B及TD2B。資料輸入接口RD1B及RD2B可分別耦接至上層輸出接口UTD2及UTD4，而資料輸出接口TD1B及TD2B可分別耦接至上層輸入接口URD2及URD4。
也就是說，下層傳輸電路200A可以同時透過資料輸入接口RD1A及RD2A來接收上層輸出接口UTD1及UTD3所傳來的資料，並可同時透過資料輸出接口TD1A及TD2A來輸出資料至上層輸入接口URD1及URD3。
此外，在第4圖中，傳輸系統20還可包含管理控制電路MC1，管理控制電路MC1可以在下層傳輸電路200A、200B及上層傳輸電路UC1之間將控制訊號及時脈訊號傳送到對應的傳輸電路。在有些實施例中，管理控制電路MC1及下層傳輸電路200A及200B可以設置在相同的晶片上，並且可以共同視為多實體層的電路結構CS1。
舉例來說，管理控制電路MC1可以耦接至上層輸出控制接口UTCTL1、上層輸出時脈接口UTCLK1、上層輸入控制接口URCTL1、上層輸入時脈接口URCLK1及下層傳輸電路200A及200B。也就是說，管理控制電路MC1可以根據傳輸的需求，使得下層傳輸電路200A、200B及上層傳輸電路UC1能夠各自接收或傳送對應的控制訊號及時脈訊號。透過管理控制電路MC1，就可以 進一步簡化上層傳輸電路UC1與下層傳輸電路200A及200B之間的走線，使得傳輸系統20的設計更加彈性。
綜上所述，本發明的實施例所提供的傳輸電路及傳輸系統可包含利用序列訊號及平行訊號的轉換器，因此可以允許傳輸電路在利用簡化十億位元媒體獨立介面進行電路之間的資料傳輸時，彈性地使用一至三個資料輸入接口及一至三個資料輸出接口來傳輸資料。如此一來，就可以簡化傳輸電路的設計以及彼此之間的走線，進而減少整體所需的電路面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、TC1:傳輸電路
110、150:序列平行轉換器
120:介面解碼器
130、170:平行序列轉換器
140:處理單元
160:介面編碼器
DR1、DT1:資料訊號
PDR1、PDT1:平行資料訊號組
PDDR1:解碼資料訊號組
DI1:輸入資料訊號
PEDT1:編碼資料訊號組
DO1:輸出資料訊號
RD1:資料輸入接口
RCTL1:輸入控制接口
RCLK1:輸入時脈接口
TD1:資料輸出接口
TCTL1:輸出控制接口
TCLK1:輸出時脈接口

Claims (10)

  1. 一種傳輸電路，包含：一第一資料輸入接口；一第一序列平行轉換器(serial to parallel converter)，耦接於該第一資料輸入接口，用以將至少自該第一資料輸入接口所接收的複數個第一資料訊號轉換為一第一平行資料訊號組，該第一平行資料訊號組包含複數個平行傳輸的位元訊號；一介面解碼器，耦接於該第一序列平行轉換器，用以根據一簡化十億位元媒體獨立介面(Reduced Gigabit Media Independent Interface，RGMII)的規範解碼該第一平行資料訊號組以產生平行傳輸的一解碼資料訊號組；一第一平行序列轉換器(parallel to serial converter)，耦接於該介面解碼器，用以將該解碼資料訊號組轉換為序列傳輸的複數個輸入資料訊號；及一處理單元，耦接於該第一平行序列轉換器，用以接收並處理該些輸入資料訊號。
  2. 如請求項1所述之傳輸電路，其中：該第一平行資料訊號組包含8個同步傳輸的位元訊號。
  3. 如請求項1所述之傳輸電路，另包含：一第二資料輸入接口，用以與該第一資料輸入接口共同接收該些第一資料訊號。
  4. 如請求項1所述之傳輸電路，其中該處理單元另用以產生序列傳 輸的複數個輸出資料訊號，及該傳輸電路另包含：一第二序列平行轉換器，耦接於該處理單元，用以將該些輸出資料訊號轉換為一第二平行資料訊號組，該第二平行資料訊號組包含複數個平行傳輸的位元資料；一介面編碼器，耦接於該第二序列平行轉換器，用以將該第二平行資料訊號組編碼以產生平行傳輸的一編碼資料訊號組；一第二平行序列轉換器，耦接於該介面編碼器，用以將該編碼資料訊號組轉換為序列傳輸的複數個第二資料訊號；及一第一資料輸出接口，用以序列地輸出至少部分該些第二資料訊號。
  5. 如請求項4所述之傳輸電路，另包含：一第二資料輸出接口，用以與該第一資料輸出接口共同輸出該些第二資料訊號。
  6. 如請求項4所述之傳輸電路，另包含：一輸出控制接口，用以在透過該第一資料輸出接口輸出資料時，輸出一控制訊號；一輸出時脈接口，用以在透過該第一資料輸出接口輸出資料時，輸出一時脈訊號；一輸入控制接口，用以在透過該第一資料輸入接口接收資料時，接收一控制訊號；及一輸入時脈接口，用以在透過該第一資料輸入接口接收資料時，接收一時脈訊號。
  7. 一種傳輸系統，包含：一上層傳輸電路，包含：一第一上層輸出接口；及一第二上層輸出接口；一第一下層傳輸電路，包含：一第一資料輸入接口，耦接於該上層傳輸電路之該第一上層輸出接口；一第一序列平行轉換器(serial to parallel converter)，耦接於該第一資料輸入接口，用以將至少自該第一資料輸入接口所接收的複數個第一資料訊號轉換為一第一平行資料訊號組，該第一平行資料訊號組包含複數個平行傳輸的位元訊號；一第一介面解碼器，耦接於該第一序列平行轉換器，用以根據一簡化十億位元媒體獨立介面(Reduced Gigabit Media Independent Interface，RGMII)的規範解碼該第一平行資料訊號組以產生平行傳輸的一第一解碼資料訊號組；一第一平行序列轉換器(parallel to serial converter)，耦接於該第一介面解碼器，用以將該第一解碼資料訊號組轉換為序列傳輸的複數個第一輸入資料訊號；及一第一處理單元，耦接於該第一平行序列轉換器，用以接收並處理該些第一輸入資料訊號；及一第二下層傳輸電路，包含：一第二資料輸入接口，耦接於該上層傳輸電路之該第二上層輸出接口；一第二序列平行轉換器，耦接於該第二資料輸入接口，用以將至少自該第二資料輸入接口所接收的複數個第二資料訊號轉換為一第二平行資料訊號組，該第二平行資料訊號組包含複數個平行傳輸的 位元訊號；一第二介面解碼器，耦接於該第二序列平行轉換器，用以根據該簡化十億位元媒體獨立介面的規範解碼該第二平行資料訊號組以產生平行傳輸的一第二解碼資料訊號組；一第二平行序列轉換器，耦接於該第二介面解碼器，用以將該第二解碼資料訊號組轉換為序列傳輸的複數個第二輸入資料訊號；及一第二處理單元，耦接於該第二平行序列轉換器，用以接收並處理該些第二輸入資料訊號。
  8. 如請求項7所述之傳輸系統，其中：該上層傳輸電路是對應於一資料連結層(data link layer)；及該第一下層傳輸電路及該第二下層傳輸電路皆各對應於一實體層(physical layer)。
  9. 如請求項8所述之傳輸系統，其中：該第一平行資料訊號組包含8個同步傳輸的位元訊號，及該第二平行資料訊號組包含8個同步傳輸的位元訊號。
  10. 如請求項7所述之傳輸系統，其中：該上層傳輸電路另包含：一上層輸出控制接口，用以在透過該第一上層輸出接口及該第二上層輸出接口輸出資料時，輸出一控制訊號；及一上層輸出時脈接口，用以在透過該第一上層輸出接口及該第二上層輸出接口輸出資料時，輸出一時脈訊號； 該第一下層傳輸電路另包含：一第一輸入控制接口，耦接於該上層輸出控制接口；及一第一輸入時脈接口，耦接於該上層輸出時脈接口；及該第二下層傳輸電路另包含：一第二輸入控制接口，耦接於該上層輸出控制接口；及一第二輸入時脈接口，耦接於該上層輸出時脈接口。
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