CN114337638A - 传输电路和传输系统 - Google Patents

Abstract

本发明涉及一种传输电路和传输系统。传输电路包括数据输入接口、串并转换器、接口译码器、并串转换器以及处理单元。串并转换器与数据输入接口耦合。串并转换器将从第一数据输入接口所接收的多个数据信号转换为一并行信号组。界面译码器与串并转换器耦合。接口译码器译码该并行信号组以产生并行传输的一译码数据信号组。并串转换器与接口译码器耦合。并串转换器将该译码数据信号组转换为串行传输的多个输入数据信号。处理单元与并串转换器耦合，处理单元接收并处理多个输入数据信号。

Description

传输电路和传输系统

技术领域

本发明涉及一种传输电路，特别是涉及一种可以减少接口数量的传输电路。

背景技术

在现有技术中，物理层(Physical Layer)和数据链路层(Data Link layer)之间常会利用千兆媒体独立接口(Gigabit Media Independent Interface，GMII)或简化千兆媒体独立接口(Reduced Gigabit Media Independent Interface，RGMII)来进行数据的传输。千兆媒体独立接口包括了2个时钟脉冲接口、8个数据输入接口、8个数据输出接口、2个输出控制信号接口以及2个输入控制信号接口。在每个时钟脉冲周期中，千兆媒体独立接口的每个数据接口都可以接收或输出一比特的信号。由于千兆媒体独立接口所需的接口数量较多，因此芯片内部的走线较为复杂，进而增加整体的面积需求，并且过多的接口也使得外部电路的设计较为复杂而不具有弹性。

为了减少接口的数量，简化千兆媒体独立接口可以在每个时钟脉冲的正缘和负缘触发的时间点，都可以各自传送1比特的信号。如此一来，在数据接口数量减半的情况下，简化千兆媒体独立接口仍然可以维持与千兆媒体独立接口相同的传输频率。然而，不论是简化千兆媒体独立接口或千兆媒体独立接口，都有固定的接口数量，因此当应用所需要的传输速度较低时，则仍然难以提供更有弹性的设计。

发明内容

本发明的一实施例提供一种传输电路，传输电路包括数据输入接口、串并转换器、接口译码器、并串转换器及处理单元。

串并转换器与数据输入接口耦合，串并转换器将至少从数据输入接口所接收的多个数据信号转换为并行信号组，并行信号组包括多个并行传输的数字信号。接口译码器与串并转换器耦合，接口译码器译码并行信号组以产生并行传输的译码数据信号组。并串转换器与接口译码器耦合，并串转换器将译码数据信号组转换为串行传输的多个输入数据信号。处理单元与并串转换器耦合，处理单元接收并处理输入数据信号。

本发明的另一实施例提供一种传输系统，传输系统包括上层传输电路、第一下层传输电路以及第二下层传输电路。

上层传输电路包括第一上层输出接口和第二上层输出接口。

第一下层传输电路包括第一数据输入接口、第一串并转换器、第一接口译码器、第一并串转换器以及第一处理单元。

第一数据输入接口与上层传输电路的第一上层输出接口耦合。第一串并转换器与第一数据输入接口耦合，第一串并转换器将至少从第一数据输入接口所接收的多个第一数据信号转换为第一并行信号组，第一并行信号组包括多个并行传输的数字信号。第一接口译码器与第一串并转换器耦合，第一接口译码器译码第一并行信号组以产生并行传输的第一译码数据信号组。

第一并串转换器与第一接口译码器耦合，第一并串转换器将第一译码数据信号组转换为串行传输的多个第一输入数据信号。第一处理单元与第一并串转换器耦合，第一处理单元接收并处理多个第一输入数据信号。

第二下层传输电路包括第二数据输入接口、第二串并转换器、第二接口译码器、第二并串转换器以及第二处理单元。

第二数据输入接口与上层传输电路的第二上层输出接口耦合。第二串并转换器与第二数据输入接口耦合，第二串并转换器将至少从第二数据输入接口所接收的多个第二数据信号转换为第二并行信号组，第二并行信号组包括多个并行传输的数字信号。第二接口译码器与第二串并转换器耦合，第二接口译码器译码第二并行信号组以产生并行传输的第二译码数据信号组。

第二并串转换器与第二接口译码器耦合，第二并串转换器将第二译码数据信号组转换为串行传输的多个第二输入数据信号。第二处理单元与第二并串转换器耦合，第二处理单元接收并处理多个第二输入数据信号。

附图说明

图1是本发明一实施例的传输电路的示意图。

图2是本发明另一实施例的传输电路的示意图。

图3是本发明一实施例的传输系统的示意图。

图4是本发明另一实施例的传输系统的示意图。

具体实施方式

图1是本发明一实施例的传输电路100的示意图。在图1中，传输电路100可耦合到另一传输电路TC1，并可与传输电路TC1进行数据的传输。在有些实施例中，传输电路100可以例如是物理层(physical layer)的传输电路，而传输电路TC1则可以是数据链路层(datalink layer)的传输电路。在现有技术中，若物理层的传输电路与数据链路层的传输电路之间要以简化千兆媒体独立接口(Reduced Gigabit Media Independent Interface，RGMII)来进行数据传输，则两个传输电路必须各自包括四个上行数据传输接口和四个下行数据传输接口，因此在设计上较不具弹性。相比之下，传输电路100则可以通过一个传输接口来进行上行数据的传输和/或一个传输接口来进行下行数据的传输。

在图1中，传输电路100可以包括数据输入接口RD1、串并转换器(serial toparallel converter)110、接口译码器120、并串转换器(parallel to serial converter)130以及处理单元140。

数据输入接口RD1可以从传输电路TC1的对应接口串行地接收多个数据信号DR1。串并转换器110可以与数据输入接口RD1耦合，并可以将从数据输入接口RD1所接收的多个数据信号DR1转换为并行信号组PDR1，并行信号组PDR1可以包括多个并行传输的数字信号。

接口译码器120可以与串并转换器110耦合，并可以对并行信号组PDR1进行译码以产生并行传输的译码数据信号组PDDR1。在有些实施例中，界面译码器120可以根据简化千兆媒体独立接口的规范对并行信号组PDR1进行译码。在此情况下，并行信号组PDR1可以包括8个同步传输的数字信号。由于串并转换器110可以将串行传输的多个数据信号DR1转换为并行传输的并行信号组PDR1，因此接口译码器120可以利用一般简化千兆媒体独立接口所使用的译码机制来进行译码，而无须另外重新设计，进而简化设计上的复杂度。

此外，由于在将多个数据信号DR1转换为并行传输的并行信号组PDR1的过程中，必须等待并行信号组PDR1中的每一个数字数据都接收齐全后，才能一并输出，因此接口译码器120可以操作在较低的频率，而可以节省电能损耗。举例来说，若传输电路100的时钟脉冲频率为125M赫兹，则在正负缘都可以用来判读传输数据的情况下，传输电路100和TC1之间的数据传输速率可以达到每秒250M比特。在此情况下，若并行信号组PDR1中包括8个比特时，接口译码器120的时钟脉冲仅需要操作在31.25M赫兹就足以满足目标的数据传输速率。也就是说，传输电路100可以通过调整接口译码器120的操作频率来执行其他同样使用简化千兆媒体独立接口的功能，达到电路共享的功效。

并串转换器130可与接口译码器120耦合，并可以将译码数据信号组PDDR1转换为串行传输的多个输入数据信号DI1。处理单元140可以与并串转换器130耦合，并可以接收和处理这些输入数据信号DI1。

在图1中，传输电路100也可以向传输电路TC1传输数据。举例来说，处理单元140也可以产生串行传输的多个输出数据信号DO1。传输电路100还可以包括串并转换器150、接口编码器160、并串转换器170以及数据输出接口TD1。

串并转换器150可以与处理单元140耦合，并可以将多个输出数据信号DO1转换为并行信号组PDT1，而并行信号组PDT1可以包括多个并行传输的数字数据。

接口编码器160可以与串并转换器150耦合，并可以将并行信号组PDT1编码以产生并行传输的编码数据信号组PEDT1。在有些实施例中，接口译码器120和接口编码器160可以由两个独立的电路来实施，然而在有些实施例中，接口译码器120和接口编码器160也可以合并设计，或可共享部分的功能模块。

并串转换器170可以与接口编码器160耦合，并可以将编码数据信号组PEDT1转换为串行传输的多个数据信号DT1，而数据输出接口TD1则可以串行地输出多个数据信号DT1至传输电路TC1。

由于传输电路100可以在内部将串行数据信号转换为并行信号，再将并行信号转换为串行数据信号，因此可以利用单一个数据输入接口RD1来接收传输电路TC1所传来的数据，并且可以利用单一个数据输出接口TD1来输出数据至传输电路TC1。然而在有些实施例中，传输电路100也可以利用两个或三个资料输入接口来接收传输电路TC1所传来的数据，并且利用两个或三个数据输出接口来输出数据至传输电路TC1。

图2是本发明一实施例的传输电路200的示意图。传输电路100和200具有相似的结构，并可以根据相似的原理操作。然而，传输电路200还可以包括数据输入接口RD2和数据输出接口TD2。

在此情况下，数据输入接口RD2和RD1可共同接收数据信号DR1。也就是说，在时钟脉冲频率维持于125M赫兹的情况下，通过数据输入接口RD1和RD2来并行接收数据信号即可达到每秒250M比特的传输速度。此时，串并转换器210可以将从数据输入接口RD1和RD2所接收的多个数据信号DR1转换为并行信号组PDR1。如此一来，传输电路200便同样可以使用接口译码器120来进行译码。此外，在此实施例中，若要维持每秒250M比特的传输速度，则可以将接口译码器120的操作频率调整为62.5M赫兹以配合传输电路200接收数据信号DR1的速度。

接着，第一并串转换器230便可以将译码数据信号组PDDR1转换为串行传输的多个输入数据信号DI1，并交由处理单元240接收和处理。

相似地，当传输电路200要传送数据信号DT1至传输电路TC1时，处理单元240可以产生串行传输的多个输出数据信号DO1，而串并转换器250则可以将多个输出数据信号DO1转换为并行信号组PDT1，并通过接口编码器160来进行编码。接着并串转换器270可以将编码数据信号组PEDT1转换为串行传输的多个数据信号DT1，然后再通过数据输出接口TD1和数据输出接口TD2并行输出多个串行的数据信号DT1至传输电路TC1。

也就是说，通过串并转换的机制，传输电路就可以根据传输的需求选择适当的资料接口数量来进行简化千兆媒体独立接口上的数据传输，使得电路设计更具有弹性。

此外，在图1中，传输电路100可以包括输出控制接口TCTL1、输出时钟脉冲接口TCLK1、以及输入控制接口RCTL1和输入时钟脉冲接口RCLK1。在传输电路100通过数据输出接口TD1输出数据时，传输电路100可以通过输出控制接口TCTL1输出控制信号，并通过输出时钟脉冲接口TCLK1输出时钟脉冲信号，以使传输电路TC1可以顺利接收数据。相对地，在通过数据输入接口RD1接收数据时，输入控制接口RCTL1可以接收控制信号，而输入时钟脉冲接口RCLK1则可以接收时钟脉冲信号，以确保传输电路100可以顺利接收数据。

在有些实施例中，传输电路之间可以采用一对多的方式传输。举例来说，数据链路层的上层传输电路可以与多个物理层的下层传输电路相耦合并进行数据传输。在此情况下，多个下层传输电路可以共同耦合到上层传输电路的控制接口和时钟脉冲接口，以减少两层传输电路之间的走线。

图3是本发明一实施例的传输系统10的示意图。在图3中，传输系统10可以包括下层传输电路100A、100B、100C和100D，以及上层传输电路UC1。在有些实施例中，下层传输电路100A、100B、100C和100D可以与传输电路100具有相同的构造，并且可以根据相同的原理操作，而上层传输电路UC1则可以与传输电路TC1具有相同的构造，并可以根据相同的原理操作。举例来说，上层传输电路UC1可以是对应于数据链路层(data link layer)的传输电路，而下层传输电路100A、100B、100C和100D则可以是对应于物理层(physical layer)的传输电路。

在图3中，上层传输电路UC1可以包括上层输出接口UTD1、UTD2、UTD3和UTD4、上层输入接口URD1、URD2、URD3和URD4、上层输出控制接口UTCTL1、上层输出时钟脉冲接口UTCLK1、上层输入控制接口URCTL1和上层输入时钟脉冲接口URCLK1。

在此情况下，下层传输电路100A的数据输入接口RD1A可以耦合至上层输出接口UTD1，而下层传输电路100A的数据输出接口TD1A可以耦合至上层输入接口URD1。下层传输电路100B的数据输入接口RD1B可以耦合至上层输出接口UTD2，而下层传输电路100B的数据输出接口TD1B可以耦合至上层输入接口URD2。下层传输电路100C的数据输入接口RD1C可以耦合至上层输出接口UTD3，而下层传输电路100C的数据输出接口TD1C可以耦合至上层输入接口URD3。下层传输电路100D的数据输入接口RD1D可以耦合至上层输出接口UTD4，而下层传输电路100D的数据输出接口TD1D可以耦合至上层输入接口URD4。

此外，下层传输电路100A、100B、100C和100D的输入控制接口RCTLA、RCTLB、RCTLC和RCTLD都可以耦合至上层输出控制接口UTCTL1，而下层传输电路100A、100B、100C和100D的输入时钟脉冲接口RCLKA、RCLKB、RCLKC和RCLKD都可以耦合至上层输出时钟脉冲接口UTCLK1。下层传输电路100A、100B、100C和100D的输出控制接口TCTLA、TCTLB、TCTLC和TCTLD都可以耦合至上层输入控制接口URCTL1，而下层传输电路100A、100B、100C和100D的输出时钟脉冲接口TCLKA、TCLKB、TCLKC和TCLKD都可以耦合至上层输入时钟脉冲接口URCLK1。也就是说，在传输系统10中，上层传输电路UC1可以通过相同的输入/输出控制接口和输入/输出时钟脉冲接口来控制下层传输电路100A、100B、100C和100D。

在传输系统10中，每个下层传输电路100A、100B、100C和100D可以仅包括一个数据输出接口和一个数据输入接口，然而在有些实施例中，下层传输电路100A至100D也可以包括两个或三个数据输入/输出接口。

图4是本发明一实施例的传输系统20的示意图。传输系统20可以包括下层传输电路200A和200B以及上层传输电路UC1。下层传输电路200A和200B可与传输电路200具有相同的结构。下层传输电路200A可以包括数据输入接口RD1A和RD2A，以及数据输出接口TD1A和TD2A。数据输入接口RD1A和RD2A可以分别耦合至上层输出接口UTD1和UTD3，而数据输出接口TD1A和TD2A可分别耦合至上层输入接口URD1和URD3。相似地，下层传输电路200B可以包括数据输入接口RD1B和RD2B以及数据输出接口TD1B和TD2B。数据输入接口RD1B和RD2B可以分别耦合至上层输出接口UTD2和UTD4，而数据输出接口TD1B和TD2B可以分别耦合至上层输入接口URD2和URD4。

也就是说，下层传输电路200A可以同时通过资料输入接口RD1A和RD2A来接收上层输出接口UTD1和UTD3所传来的数据，并可以同时通过数据输出接口TD1A和TD2A来输出数据至上层输入接口URD1和URD3。

此外，在图4中，传输系统20还可包括管理控制电路MC1，管理控制电路MC1可以在下层传输电路200A、200B和上层传输电路UC1之间将控制信号和时钟脉冲信号传送到对应的传输电路。在有些实施例中，管理控制电路MC1和下层传输电路200A和200B可以设置在相同的芯片上，并且可以共同视为多物理层的电路结构CS1。

举例来说，管理控制电路MC1可以耦合至上层输出控制接口UTCTL1、上层输出时钟脉冲接口UTCLK1、上层输入控制接口URCTL1、上层输入时钟脉冲接口URCLK1以及下层传输电路200A和200B。也就是说，管理控制电路MC1可以根据传输的需求，使得下层传输电路200A、200B和上层传输电路UC1能够各自接收或传送对应的控制信号时钟脉冲信号。通过管理控制电路MC1，就可以进一步简化上层传输电路UC1与下层传输电路200A和200B之间的走线，使得传输系统20的设计更加弹性。

综上所述，本发明的实施例所提供的传输电路和传输系统可以包括利用串行信号和并行信号的转换器，因此可以允许传输电路在利用简化千兆媒体独立接口进行电路之间的数据传输时，弹性地使用一至三个数据输入接口和一至三个数据输出接口来传输数据。如此一来，就可以简化传输电路的设计以及彼此之间的走线，进而减少整体所需要的电路面积。

以上所述仅为本发明的较佳实施例，对本发明所做的等同变化和修改，都应属于本发明所涵盖范围。

附图标记说明

100、200、TC1:传输电路

110、150、210、250:串并转换器

120:接口译码器

130、170、230、270:并串转换器

140、240:处理单元

160:接口编码器

DR1、DT1:数据信号

PDR1、PDT1:并行信号组

PDDR1:译码数据信号组

DI1:输入数据信号

PEDT1:编码数据信号组

DO1:输出数据信号

RD1、RD2、RD1A、RD1B、RD1C、RD1D、RD2A、RD2B:数据输入接口

RCTL1、RCTLA、RCTLB、RCTLC、RCTLD:输入控制接口

RCLK1、RCLKA、RCLKB、RCLKC、RCLKD:输入时钟脉冲接口

TD1、TD2、TD1A、TD1B、TD1C、TD1D、TD2A、TD2B:数据输出接口

TCTL1、TCTLA、TCTLB、TCTLC、TCTLD:输出控制接口

TCLK1、TCLKA、TCLKB、TCLKC、TCLKD:输出时钟脉冲接口

10、20:传输系统

100A、100B、100C、100D、200A、200B:下层传输电路

UC1:上层传输电路

URD1、URD2、URD3、URD4:上层输入接口

URCTL1:上层输入控制接口

URCLK1:上层输入时钟脉冲接口

UTD1、UTD2、UTD3、UTD4:上层输出接口

UTCTL1:上层输出控制接口

UTCLK1:上层输出时钟脉冲接口

Claims (10)

1.一种传输电路，包括：

一第一数据输入接口；

一第一串并转换器，与所述第一数据输入接口耦合，用以将至少从所述第一数据输入接口所接收的多个第一数据信号转换为一第一并行信号组，所述第一并行信号组包括多个并行传输的数字信号；

一接口译码器，与所述第一串并转换器耦合，用以译码所述第一并行信号组以产生并行传输的一译码数据信号组；

一第一并串转换器，与所述接口译码器耦合，用以所述译码数据信号组转换为串行传输的多个输入数据信号；以及

一处理单元，与所述第一并串转换器耦合，用以接收并处理所述多个输入数据信号。

2.根据权利要求1所述的传输电路，其特征在于：

所述接口译码器系根据一简化千兆媒体独立接口的规范对所述第一并行信号组进行译码；以及

所述第一并行信号组包括8个同步传输的数字信号。

3.根据权利要求1所述的传输电路，其特征在于，还包括：

一第二数据输入接口，用以与所述第一数据输入接口共同接收所述多个第一数据信号。

4.根据权利要求1所述的传输电路，其特征在于，所述处理单元还用以产生串行传输的多个输出数据信号，并且所述传输电路还包括：

一第二串并转换器，与所述处理单元耦合，用以将所述多个输出数据信号转换为一第二并行信号组，所述第二并行信号组包括多个并行传输的数字数据；

一接口编码器，与所述第二串并转换器耦合，用以将所述第二并行信号组编码以产生并行传输的一编码数据信号组；

一第二并串转换器，与所述接口编码器耦合，用以将所述编码数据信号组转换为串行传输的多个第二数据信号；以及

一第一数据输出接口，用以串行地输出至少部分所述多个第二数据信号。

5.根据权利要求4所述的传输电路，其特征在于，还包括：

一第二数据输出接口，用以与所述第一数据输出接口共同输出所述多个第二数据信号。

6.根据权利要求4所述的传输电路，其特征在于，还包括：

一输出控制接口，用以在通过所述第一数据输出接口输出数据时，输出一控制信号；

一输出时钟脉冲接口，用以在通过所述第一数据输出接口输出数据时，输出一时钟脉冲信号；

一输入控制接口，用以在通过所述第一数据输入接口接收数据时，接收一控制信号；以及

一输入时钟脉冲接口，用以在通过所述第一数据输入接口接收数据时，接收一时钟脉冲信号。

7.一种传输系统，包括：

一上层传输电路，包括：

一第一上层输出接口；以及

一第二上层输出接口；

一第一下层传输电路，包括：

一第一数据输入接口，与所述上层传输电路的所述第一上层输出接口耦合；

一第一串并转换器，与所述第一数据输入接口耦合，用以将至少从所述第一数据输入接口所接收的多个第一数据信号转换为一第一并行信号组，所述第一并行信号组包括多个并行传输的数字信号；

一第一接口译码器，与所述第一串并转换器耦合，用以译码所述第一并行信号组以产生并行传输的一第一译码数据信号组；

一第一并串转换器，与所述第一接口译码器耦合，用以将所述第一译码数据信号组转换为串行传输的多个第一输入数据信号；以及

一第一处理单元，与所述第一并串转换器耦合，用以接收并处理所述多个第一输入数据信号；以及

一第二下层传输电路，包括：

一第二数据输入接口，与所述上层传输电路的所述第二上层输出接口耦合；

一第二串并转换器，与所述第二数据输入接口耦合，用以将至少从所述第二数据输入接口所接收的多个第二数据信号转换为一第二并行信号组，所述第二并行信号组包括多个并行传输的数字信号；

一第二接口译码器，与所述第二串并转换器耦合，用以译码所述第二并行信号组以产生并行传输的一第二译码数据信号组；

一第二并串转换器，与所述第二接口译码器耦合，用以将所述第二译码数据信号组转换为串行传输的多个第二输入数据信号；以及

一第二处理单元，与所述第二并串转换器耦合，用以接收并处理所述多个第二输入数据信号。

8.根据权利要求7所述的传输系统，其特征在于：

所述上层传输电路对应于一数据链路层；并且

所述第一下层传输电路和所述第二下层传输电路都各对应于一物理层。

9.根据权利要求8所述的传输系统，其特征在于：

所述第一界面译码器系根据一简化千兆媒体独立接口的规范对所述第一并行信号组进行译码；

所述第一接口译码器和所述第二界面译码器根据所述简化千兆媒体独立接口的规范对所述第二并行信号组进行译码；并且

所述第一并行信号组包括8个同步传输的数字信号，并且所述第二并行信号组包括8个同步传输的数字信号。

10.根据权利要求7所述的传输系统，其特征在于：

所述上层传输电路还包括：

一上层输出控制接口，用以在通过所述第一上层输出接口和所述第二上层输出接口输出数据时，输出一控制信号；以及

一上层输出时钟脉冲接口，用以在通过所述第一上层输出接口和所述第二上层输出接口输出数据时，输出一时钟脉冲信号；

所述第一下层传输电路还包括：

一第一输入控制接口，与所述上层输出控制接口耦合；以及

一第一输入时钟脉冲接口，与所述上层输出时钟脉冲接口耦合；并且

所述第二下层传输电路还包括：

一第二输入控制接口，与所述上层输出控制接口耦合；以及

一第二输入时钟脉冲接口，与所述上层输出时钟脉冲接口耦合。

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