CN116107940A - 镜像数字信号的隔离装置 - Google Patents

镜像数字信号的隔离装置 Download PDF

Info

Publication number
CN116107940A
CN116107940A CN202111323850.1A CN202111323850A CN116107940A CN 116107940 A CN116107940 A CN 116107940A CN 202111323850 A CN202111323850 A CN 202111323850A CN 116107940 A CN116107940 A CN 116107940A
Authority
CN
China
Prior art keywords
data
control
isolation
signal
logic element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111323850.1A
Other languages
English (en)
Inventor
王鸿杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Good Will Instrument Co Ltd
Original Assignee
Good Will Instrument Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Good Will Instrument Co Ltd filed Critical Good Will Instrument Co Ltd
Priority to CN202111323850.1A priority Critical patent/CN116107940A/zh
Publication of CN116107940A publication Critical patent/CN116107940A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明的镜像数字信号的隔离装置包含一隔离元件和与该隔离元件电性连接的一数据逻辑元件和一控制逻辑元件；该数据逻辑元件将多个数据信号转换成一数据串行信号并传送至该隔离元件，而该隔离元件将该数据串行信号传送至该控制逻辑元件；该控制逻辑元件将该数据串行信号转换成该数据信号，并将多个控制信号转换成一控制串行信号并传送至该隔离元件，而该隔离元件将该控制串行信号传送回该信号逻辑元件；本发明采用源同步串行传输技术，以该隔离元件为中心使该数据逻辑元件与该控制逻辑元件保持数据镜像，以减少隔离元件的使用数量和提升电路板的利用率。

Description

镜像数字信号的隔离装置
技术领域
一种镜像数字信号的装置，尤指一种镜像数字信号的隔离装置，能够有效率的使一隔离元件传输镜像的数字信号。
背景技术
现今社会中，多数的电子产品会以数字信号控制多个电子产品的运作，而某一些电子产品中数据信号跟控制信号需要运作在不同的参考电压平面上，因此需要使用隔离器来传递与交换信息，以保护使用者的安全。尤其在电源设备中，隔离器为广泛使用为重要元件之一。
请参考图6所示，一般常用的设计，即一个控制系统通常会使用不同种类的元件组成来达到控制系统的目的。每一个元件直接与隔离器连接，使元件变成具有电气隔离的功能，因此控制信号的协定将直接与元件相关联。然而，隔离器只有作为电气的隔离用途，所以即使隔离器具有较高速的传输能力，也将无法充分发挥。如图6所示，多个隔离器10’电气隔离于一数据模块1’和一控制模块2’的一控制元件40’之间。该多个隔离器10’电连接该数据模块1’的一侧，连接了多个元件。当该多个元件的数目或该多个元件的控制点越多时，该多个隔离器10’的使用数量就会等比例的上升，如此将占据了一电路板上的有限空间，限制了该电路板的利用率，并对于电源设备中在意的功率密度的竞争上将产生不利的影响。
此外，对应该多个隔离器10’的多个信号传输通道具有传播延迟的特性，在时间上限制了具有数据返回路径的通信协定所能够运行的最高速度，即限制了控制电路的性能。例如，当该多个隔离器10’中其一者连接一串行外设接口(SPI)时，该串行外设接口传输信号至该多个隔离器10’另一侧的运行速度将受到限制。
发明内容
有鉴于上述的问题，本发明能够只使用一个隔离元件做到数据信号端和控制信号端之间的隔离和信号传输，使控制信号端能够收集与设定数据信号端的多个信号内容。
本发明提供一种镜像数字信号的隔离装置，设置于一电路板上，包括：
一隔离元件，具有一第一电压端和一第二电压端；
一数据逻辑元件，具有多个数据信号端及一数据隔离端，且该数据隔离端电性连接该隔离元件的该第一电压端；
一控制逻辑元件，具有一控制隔离端及多个控制信号端，且该控制隔离端电性连接该隔离元件的该第二电压端；和
一控制元件，具有多个控制端，且该多个控制端分别电性连接该控制逻辑元件的该多个控制信号端。
其中，该数据逻辑元件将该多个信号端接收的多个数据信号转换成一数据串行信号，且该数据逻辑元件通过该数据隔离端将该数据串行信号传送至该隔离元件。该控制逻辑元件通过该隔离元件接收该数据串行信号，且该控制逻辑元件将该数据串行信号转换成该多个数据信号，并该控制逻辑元件将该控制逻辑元件分别由该多个控制信号端输出该多个数据信号。该控制元件分别接收该多个数据信号，且该控制元件根据该多个数据信号产生多个控制信号。
其中，该控制元件通过该多个控制端输出该多个控制信号至该控制逻辑元件。该控制逻辑元件接收该多个控制信号后，将该多个控制信号转换成一控制串行信号，并通过该控制隔离端输出该控制串行信号至该隔离元件，而该数据逻辑元件的该数据隔离端通过该隔离元件接收该控制串行信号，并将该控制串行信号转换成该多个控制信号后，分别由该多个数据信号端输出该多个控制信号。
该镜像数字信号的隔离装置以该隔离元件为中心并朝该数据逻辑元件和该控制逻辑元件形成一数据镜像，并且因只使用一个该隔离元件，将省下该电路板上的不少空间，提供其他装置更多的空间做应用。
附图说明
图1为本发明镜像数字信号的隔离装置的结构示意图。
图2为本发明镜像数字信号的隔离装置一实施例的结构示意图。
图3为本发明镜像数字信号的隔离装置该实施例的另一结构示意图。
图4为本发明镜像数字信号的隔离装置转换信号的示意图。
图5为本发明镜像数字信号的隔离装置一另一实施例的结构示意图。
图6为一种既有的隔离装置的结构示意图。
具体实施方式
以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。
在一电路板上的有限利用空间中，本发明的装置将使该电路板上的有限利用空间更有效率的被使用。
请参阅图1所示，本发明为一种镜像数字信号的隔离装置，其包括一隔离元件10、一数据逻辑元件20、一控制逻辑元件30、及一控制元件40。
该隔离元件10具有一第一电压端11和一第二电压端12。
该数据逻辑元件20具有多个数据信号端21及一数据隔离端22。该数据隔离端22电性连接该隔离元件10的该第一电压端11，并且该数据逻辑元件20将该多个数据信号端21接收的多个数据信号100转换成一数据串行信号150后，通过该数据隔离端22的一传送端口22A将该数据串行信号150传送至该隔离元件10。
该控制逻辑元件30具有一控制隔离端31及多个控制信号端32。该控制隔离端31电性连接该隔离元件10的该第二电压端12，以通过该控制隔离端31的一接收端口31A接收该隔离元件10的该数据串行信号150，并将该数据串行信号150转换成该多个数据信号100后，分别由该多个控制信号端32输出该多个数据信号100。
该控制元件40具有多个控制端41。该多个控制端41分别电性连接该控制逻辑元件30的该多个控制信号端32，以分别接收该多个数据信号100，且该控制元件40根据该多个数据信号100产生多个控制信号200，并分别通过该多个控制端41输出该多个控制信号200至该控制逻辑元件30。
当该控制逻辑元件30接收该多个控制信号200后，将该多个控制信号200转换成一控制串行信号250，并通过该控制隔离端31的一传送端口31B输出该控制串行信号250至该隔离元件10，而该数据逻辑元件20的该数据隔离端22的一接收端口22B通过该隔离元件10接收该控制串行信号250，并将该控制串行信号250转换成该多个控制信号200后，分别由该多个数据信号端21输出该多个控制信号200。
换句话说，本发明该镜像数字信号的隔离装置以该隔离元件10为中心并朝该数据逻辑元件20和该控制逻辑元件30形成一数据镜像，使该数据逻辑元件20的该多个数据信号100等同于该控制逻辑元件30的该多个数据信号100，且使该控制逻辑元件30的该多个控制信号200等同于该数据逻辑元件20的该多个控制信号200。
详细来说，该隔离元件10的该第一电压端11设有至少一接收端口11A和至少一传送端口11B。该第一电压端11的该至少一接收端口11A负责接收该数据逻辑元件20的该数据串行信号150，而该第一电压端11的该至少一传送端口11B负责传送该控制串行信号250到该数据逻辑元件20。
该隔离元件10的该第二电压端12也设有至少一接收端口12B和至少一传送端口12A。该第二电压端12的该至少一接收端口12B负责接收该控制逻辑元件30的该控制串行信号250，而该第二电压端12的该至少一传送端口12A负责传送该数据串行信号150到该控制逻辑元件30。
请参阅图2所示，本发明的一实施例中，该控制逻辑元件30和该控制元件40设置于右侧的一控制模块2中，而该数据逻辑元件20和该多个数据信号100分别设置于左侧的一数据模块1中。该数据模块1和该控制模块2由该隔离元件10隔离开来，并形成该数据镜像。对该隔离元件10而言，面对该第一电压端11的是该数据模块1，负责该数据信号100的汇集，而面对该第二电压端12的是该控制模块2，负责该控制信号200的汇集。
本发明包括使用一现场可编程逻辑门阵列(Field Programmable Gate Array；FPGA)或一复杂可编程逻辑装置(Complex Programmable Logic Device；CPLD)定制化的数字电路。在该实施例中，该控制逻辑元件30和该数据逻辑元件20皆为使用CPLD或FPGA的数字电路，而FPGA或CPLD两者都为习知的可编程逻辑装置，故不赘述两者的详细差异。另外，该控制元件40可能为外接的微处理装置或分立的类比IC元件。
本发明采用一源同步(Source-Synchronous)的串行传输技术，将该隔离元件10一端的信号内容复制到该隔离元件10的另一端做信号内容上的还原，使该隔离元件10两侧互相传输后保持一样的信号内容。也就是说，该隔离元件10将该第一电压端11接收到的该数据串行信号150复制到该隔离元件10的该第二电压端12，并且该隔离元件10将该第二电压端12接收到的该控制串行信号250复制到该隔离元件10的该第一电压端11。该数据串行信号150和该控制串行信号250为数字信号。如此，该隔离元件10的该第一电压端11和该第二电压端12的逻辑状态能即时的维持镜像关系，以利该隔离元件10在隔离该第一电压端11和该第二电压端12的同时也能传输该数据串行信号150和该控制串行信号250。这意味着该控制元件40只需在该隔离元件10的该第二电压端12读取或写入逻辑状态或数值，即镜像等同读取或控制了该隔离元件10的该第一电压端11的电路一般。这样的特性让该控制元件40或任一控制电路可具有单一种类的控制介面，因而减少了可能需运用了不同串行传输协定之间的转换，所以有助于提升控制效能。另外，因本发明采用了稳定与高效率的源同步串行传输技术，因此和先前技术相比，本发明在单位时间内可以传送更多的数据量，并且减少使用习知技术的隔离器的数量。
本发明所提供的虚拟化I/O能接受任何该多个数据信号100的内容。在该实施例中，该多个数据信号100的来源组成为一类比数字转换器(Analog to Digital Converter；ADC)、一数字类比转换器(Digital to Analog Converter；DAC)、一警示器(Alert)、一过电流保护器(Over Current Protector；OCP)、一过电压保护器(Over Voltage Protector；OVP)、一定电流输出器(Constant Current；CC)、一定电压输出器(Constant Voltage；CV)和多个发光二极管(Light-emitting diode；LED)相关的信号内容。上述的该多个数据信号100来源都由习知的电路组成，而在本发明中将综合简称该多个电路为一外部电路50，所以综合简称该外部电路50为该多个数据信号100的来源。
请一并参阅图1和图3所示，该数据逻辑元件20的该多个数据信号端21能以不同的元件接受上述任何该多个数据信号100的内容。在该实施例中，该多个数据信号端21详细来说包括一串行外设接口驱动(Serial Peripheral Interface Bus Driver；SPI Driver)、一I2C驱动(Inter-Integrated Circuit Driver；I2C Driver)、多个输入(Input)和多个输出(Output)。该多个数据信号100被汇集到该多个数据信号端21以被上述等习知的驱动元件应用，并且和该多个控制信号200都会各别经过多个正反器(FF)，在信号汇整之前做多个逻辑门的信号调整。
该镜像数字信号的隔离装置为该数据镜像结构，所以该多个数据信号100和该多个控制信号200在被转换为该数据串行信号150和该控制串行信号250之前都定义为一送出信号，而该数据串行信号150和该控制串行信号250在被转换为该多个数据信号100和该多个控制信号200之后也被定义为一接收信号。
请一并参阅图4所示，图4形容该送出信号和该接收信号被信号转换的过程。镜像的该数据逻辑元件20和该控制逻辑元件30中各包含一编码器(encode)、一解码器(decode)和一串行和解串器(Serializer/Deserializer；SerDes)。在该实施例中，该编码器(encode)和该解码器(decode)分别使用一最小化传输差分信号(Transition MinimizedDifferential Signaling；TMDS)，即应用TMDS良好的直流平衡(DC-balanced)特性，提升传输的稳定性。在其他实施例中，该编码器(encode)和该解码器(decode)也可使用其他种类的编码器与解码器，以符合系统设计的需求。该串行和解串器(SerDes)顾名思义包含一串行器(serdes_o)和一解串器(serdes_i)，而其中该编码器(encode)电性连接该串行器(serdes_o)，该串行器(serdes_o)电性连接该隔离元件10，而该隔离元件10也电性连接该解串器(serdes_i)，该解串器(serdes_i)电性连接该解码器(decode)。在该实施例中，该串行和解串器(SerDes)使用该源同步(Source-Synchronous)的串行传输技术，用以提升串行数据接收的稳定度。
进一步来说，图4中一传送电路(Tx)包括一数据多工器(Tx_MUX)、该编码器(encode)、该串行器(serdes_o)和一传送电路埠(Tx_port)。其中，该数据多工器(Tx_MUX)电性连接该编码器(encode)，且该串行器(serdes_o)通过该传送电路埠(Tx_port)电性连接该隔离元件10。另外，一接收电路(Rx)包括另一数据多工器(Rx_MUX)、该解码器(decode)、该解串器(serdes_i)、一锁相回路(Phase-Locked Loop；PLL)和一接收电路埠(Rx_port)。其中，该另一数据多工器(Rx_MUX)电性连接该解码器(decode)，且该解串器(serdes_i)和该锁相回路(PLL)分别通过该接收电路埠(Rx_port)电性连接该隔离元件10。
该传送电路(Tx)由该数据多工器(Tx_MUX)选择一组数据，并将该组数据通过该编码器(encode)进行编码预备传送。编码后，该组数据受到该串行器(serdes_o)串行而成为一传送数据(data_tx)。该传送数据(data_tx)受到传送的同时，搭配该传送数据(data_tx)的一帧信号(frame_tx)也将一并同时受到传送。在此实施例中，该帧信号(frame_tx)也使用与该传送电路(Tx)一样设置的该串行和解串器(SerDes)。该帧信号(frame_tx)的数据是固定的帧格式(frame_pattern)，例如0x0000011111，即此数据仍符合0与1数目平衡的需求，以利于该接收电路(Rx)依该帧信号(frame_tx)达到数据对齐(Data Align)，以正确的接收数据。
另外，该接收电路(Rx)利用接收到该接收数据(data_rx)的帧信号(frame_rx)当作该锁相回路(PLL)的输入时钟信号，且该锁相回路(PLL)将会产生该接收电路(Rx)使用的一时钟信号(CLK)。因为该帧信号(frame_tx)是来自该传送电路(Tx)，且该帧信号(frame_tx)与该传送数据(data_tx)是同步的，因此该接收电路(Rx)的帧信号(frame_rx)与该接收数据(data_rx)也是同步的。该接收电路(Rx)经由锁相回路(PLL)接收恢复的该时钟信号(CLK)后，该接收电路(Rx)即能同步的接收数据(data_rx)。该接收电路(Rx)接收的数据将经由该解码器(decode)还原后，再经由该另一数据多工器(Rx_MUX)分配至正确的多个暂存器位置。
如前述，该串行和解串器(SerDes)的设置可以采用单数据速率(Single DataRate；SDR)流或双数据速率(Double Data Rate；DDR)流，且该串行和解串器(SerDes)也可根据串行化因数(Serialization Factor)做调整。该串行和解串器(SerDes)的使用可根据该编码器(encode)与该解码器(decode)的种类做出选择，或根据该隔离元件10的传输速率限制等因素配合使用，使该镜像数字信号的隔离装置快速且有效率的通过该隔离元件10传递信号。
综合来说，图1中该隔离元件10该第一电压端11的该至少一接收端口11A和该第二电压端12的至少一接收端口12B分别在该数据镜像中电连接图4中的该传送电路埠(Tx_port)。并且，该第一电压端11的该至少一传送端口11B和该第二电压端12的至少一传送端口12A分别在该数据镜像中电连接图4中的该接收电路埠(Rx_port)。也就是说，在该数据镜像中，图4的该传送电路埠(Tx_port)分别代表了本发明定义的该数据隔离端的传送端口22A和该控制隔离端的传送端口31B，而图4的该接收电路埠(Rx_port)分别代表了本发明定义的该数据隔离端的接收端口22B和该控制隔离端的接收端口31A。
进一步来说，在图2和图3中，从该第一电压端11和该第二电压端12指向该隔离元件10两条箭头为图4中的该传送数据(data_tx)和该帧信号(frame_tx)，而从该第一电压端11和该第二电压端12指离该隔离元件10两条箭头为图4中的该接收数据(data_rx)和帧信号(frame_rx)。
请参阅图5所示，在另一实施例中，该数据逻辑元件20和该控制逻辑元件30中各包含多个暂存器(Registers)。本发明将虚拟化输入/输出(I/O)，以将该多个数据信号100和该多个控制信号200的各状态内容，分别在通过该串行和解串行器(SerDes)前，以及在通过该串行和解串器(SerDes)后，各存放于该多个暂存器(Registers)中的其一暂存器中做暂存。
相较于图6中一既有的隔离装置，本发明大幅减少了该既有的隔离装置所需的多个隔离器10’，节省了该电路板上的有限利用空间，提供其他装置更多的空间做应用。面对图6中一数据模块1’和一控制模块2’中一控制元件40’相似的需求，本发明的该实施例仅使用一个该隔离元件10。
在该实施例中，该隔离元件10为了达到该既有的隔离装置中该多个既有的电器隔离元件10a的信号处理效能，该隔离元件10会提高工作的频率。本发明利用编码与解码的技术，提供信号更好的直流平衡特性(DC-Balance)，并且利用该串行和解串器(SerDes)等通信优化方式，提高该隔离元件10的使用效能，使本发明的整体信号处理效能与稳定度获得提升。
本发明该实施例中的该数据逻辑元件20或该控制逻辑元件30为使用FPGA/CPLD所设计的数字电路，以充分利用传输频宽来达到减少使用传统隔离IC元件的目的。在该实施例中，该数据信号100和该控制信号200的频率介于1MHz到2.5GHz之间。

Claims (10)

1.一种镜像数字信号的隔离装置，其特征在于，包括：
一隔离元件，具有一第一电压端和一第二电压端；
一数据逻辑元件，具有多个数据信号端及一数据隔离端；其中该数据隔离端电性连接该隔离元件的该第一电压端；其中该数据逻辑元件将该多个数据信号端接收的多个数据信号转换成一数据串行信号后，通过该数据隔离端将该数据串行信号传送至该隔离元件；
一控制逻辑元件，具有一控制隔离端及多个控制信号端；其中该控制隔离端电性连接该隔离元件的该第二电压端，以通过该隔离元件接收该数据串行信号，并将该数据串行信号转换成该多个数据信号后，分别由该多个控制信号端输出该多个数据信号；
一控制元件，具有多个控制端；其中该多个控制端分别电性连接该控制逻辑元件的该多个控制信号端，以分别接收该多个数据信号，且该控制元件根据该多个数据信号产生多个控制信号；
其中，该控制元件分别通过该多个控制端输出该多个控制信号至该控制逻辑元件，而该控制逻辑元件接收该多个控制信号后，将该多个控制信号转换成一控制串行信号，并通过该控制隔离端输出该控制串行信号至该隔离元件；
其中，该数据逻辑元件的该数据隔离端通过该隔离元件接收该控制串行信号，并将该控制串行信号转换成该多个控制信号后，分别由该多个数据信号端输出该多个控制信号。
2.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中通过一源同步(Source-Synchronous)的串行传输技术，该隔离元件将该第一电压端接收到的该数据串行信号复制到该隔离元件的该第二电压端，并且该隔离元件将该第二电压端接收到的该控制串行信号复制到该隔离元件的该第一电压端。
3.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该隔离元件的该第一电压端设有至少一接收端口和至少一传送端口；
其中，该第一电压端的该至少一接收端口负责接收该数据逻辑元件的该数据串行信号，该第一电压端的该至少一传送端口负责传送该控制串行信号到该数据逻辑元件。
4.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该隔离元件的该第二电压端设有至少一接收端口和至少一传送端口；
其中，该第二电压端的该至少一接收端口负责接收该控制逻辑元件的该控制串行信号，该第二电压端的该至少一传送端口负责传送该数据串行信号到该控制逻辑元件。
5.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该数据逻辑元件或该控制逻辑元件为一复杂可编程逻辑装置(CPLD)或一现场可编程逻辑门阵列(FPGA)。
6.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该数据逻辑元件包含一编码器和一解码器，对该数据信号进行编码和解码。
7.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该控制逻辑元件包含一编码器和一解码器，对该控制信号进行编码和解码。
8.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该数据逻辑元件包含一串行和解串器(SerDes)，对该数据信号进行编码串行和编码解串。
9.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该控制逻辑元件包含一串行和解串器(SerDes)，对该控制信号进行编码串行和编码解串。
10.如权利要求1所述的镜像数字信号的隔离装置，其特征在于，其中该数据信号和该控制信号的频率介于1MHz到2.5GHz之间。
CN202111323850.1A 2021-11-10 2021-11-10 镜像数字信号的隔离装置 Pending CN116107940A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111323850.1A CN116107940A (zh) 2021-11-10 2021-11-10 镜像数字信号的隔离装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111323850.1A CN116107940A (zh) 2021-11-10 2021-11-10 镜像数字信号的隔离装置

Publications (1)

Publication Number Publication Date
CN116107940A true CN116107940A (zh) 2023-05-12

Family

ID=86262501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111323850.1A Pending CN116107940A (zh) 2021-11-10 2021-11-10 镜像数字信号的隔离装置

Country Status (1)

Country Link
CN (1) CN116107940A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117544248A (zh) * 2024-01-10 2024-02-09 苏州领慧立芯科技有限公司 一种隔离式串行接口通信装置及方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117544248A (zh) * 2024-01-10 2024-02-09 苏州领慧立芯科技有限公司 一种隔离式串行接口通信装置及方法
CN117544248B (zh) * 2024-01-10 2024-03-15 苏州领慧立芯科技有限公司 一种隔离式串行接口通信装置及方法

Similar Documents

Publication Publication Date Title
US7436210B2 (en) Next generation 8B10B architecture
US5987543A (en) Method for communicating digital information using LVDS and synchronous clock signals
EP1715585B1 (en) Configurable serial interface for programmable logic device
KR101578472B1 (ko) 양방향 통신 시스템 및 방법
US7199732B1 (en) Data converter with reduced component count for padded-protocol interface
CA2343040A1 (en) A system and method for sending and receiving data signals over a clock signal line
US20190207742A1 (en) Signal edge location encoding
CA2270094C (en) Parallel backplane physical layer interface with scalable data bandwidth
CN116107940A (zh) 镜像数字信号的隔离装置
CN112286853B (zh) 一种支持多协议的fpga系统及数据处理方法
US6748469B1 (en) Parallel/serial SCSI with legacy support
CN111757150A (zh) 发送装置、接收装置、收发装置以及收发系统
KR102518285B1 (ko) PCIe 인터페이스 및 인터페이스 시스템
US10261539B2 (en) Separate clock synchronous architecture
CN217060970U (zh) 镜像数字信号的隔离装置
TWI789106B (zh) 鏡像數位訊號的隔離裝置
US10049067B2 (en) Controller-PHY connection using intra-chip SerDes
CN112073051B (zh) 数字隔离芯片
CA2396948A1 (en) A system and method for sending and receiving data signals over a clock signal line
US20050169300A1 (en) Apparatus and related method for serially implementing data transmission
CN210839823U (zh) 视频处理卡和插卡式视频处理设备
TWI698092B (zh) 用於高速序列資料通訊系統的編碼和解碼架構及其相關方法、實體層電路、發射器與接收器及其中的通訊系統
CN115882883A (zh) 用于高速数据和低速指令信号传输的接收器及传输器
CN112153066A (zh) 一种无线宽带自组网通信信息处理系统
CN114710639B (zh) 一种视频信号的转换系统、方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination