TWI750066B - 雙向矽控整流器 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 42
- 239000010703 silicon Substances 0.000 title claims abstract description 42
- 238000002347 injection Methods 0.000 claims abstract description 50
- 239000007924 injection Substances 0.000 claims abstract description 50
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000002457 bidirectional effect Effects 0.000 claims description 42
- 230000003071 parasitic effect Effects 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 4
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 4
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 4
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 4
- 101150092599 Padi2 gene Proteins 0.000 description 4
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 4
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 101710154508 Purine nucleoside phosphorylase 1 Proteins 0.000 description 2
- 101710084347 Purine nucleoside phosphorylase DeoD-type 1 Proteins 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102000004207 Neuropilin-1 Human genes 0.000 description 1
- 108090000772 Neuropilin-1 Proteins 0.000 description 1
- 102000004213 Neuropilin-2 Human genes 0.000 description 1
- 108090000770 Neuropilin-2 Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- General Physics & Mathematics (AREA)
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Abstract
本發明提供一種雙向矽控整流器包括：第一導電型的基底、第二導電型的井區、淺溝渠隔離結構、第一導電型的六個重摻雜區、第二導電型的六個重摻雜區以及第一導電型的四個靜電放電（ESD）注入層。在所述井區中有並排的四個主動區，且中間主動區內有正向與反向的矽控整流器以及所述ESD注入層，兩側主動區內有正向與反向的二極體。在所述矽控整流器與所述二極體之間設置有與第一導電型的ESD注入層接觸的第一導電型的重摻雜區，使所述二極體的第二導電型的重摻雜區與前述第一導電型的重摻雜區電性連接。因此整個雙向矽控整流器中可增加兩條由正向與反向二極體構成的低壓輔助觸發通路，以大幅降低雙向矽控整流器在正向和反向工作模式下的觸發電壓。
Description
本發明是有關於一種半導體靜電保護技術領域，且特別是有關於一種用於雙向低壓防護的緊湊型矽控整流器（Low-voltage and Compact Dual-directional SCR，簡稱LVCDDSCR）。
隨著積體電路製程的不斷發展，靜電放電（Electro-Static Discharge，簡稱ESD）事件帶來的晶片損傷愈發嚴重，嚴重制約了半導體產品的可靠性。因此，為晶片提供有效的晶載（on-chip）ESD防護設計是十分必要的。在具體的晶片ESD防護設計中，通常會遇到一些I/O端點的工作電壓同時存在正、負電壓的情形，此時需要為其提供雙向的ESD防護。在眾多可供選擇的ESD防護元件中，雙向矽控整流器（DDSCR）具有高防護能力，較低的導通電阻和寄生電容，因而是一種非常適合的雙向ESD防護元件。
然而，傳統DDSCR結構中，通常需要設置隔離結構，即利用深N井將元件的兩個P井與P型基底相隔離，以避免元件在反向工作時被基底二極體所短路。在先進製程中，上述深N井會進一步演變為一個埋層區域，此時，為實現有效的隔離，還需為DDSCR提供橫向的N井隔離環結構。DDSCR元件中隔離結構的存在會大大增加元件的版圖面積，因而等效地降低了元件的面積效率。
為了消除傳統DDSCR元件對複雜的隔離結構的依賴，已有研究提出了一種緊湊的自隔離型DDSCR元件，如圖1A所示，P型基底100中使用淺溝渠隔離結構（Shallow Trench Isolation，簡稱STI）在N型井區102劃分兩個主動區，一個主動區內包含N+摻雜區104a與P+摻雜區106a，並通過利用先進CMOS製程中的P-ESD注入層108a來代替傳統DDSCR中P井的功能；另一個主動區內同樣包含N+摻雜區104b、P+摻雜區106ba與P-ESD注入層108b。因此，可以在一個N型井區102實現雙向的ESD防護功能，從而大幅縮減了元件面積，改善面積效率。
然而，由圖1B的等效電路圖可知，緊湊的自隔離型DDSCR元件沒有針對觸發通路進行優化。此時，元件在ESD脈衝來臨時，只能通過內部的寄生PNP電晶體（即圖1B中PNP
1）的共發射極集電結雪崩擊穿電壓（BV
CEO）來觸發導通，因而會產生較大的觸發電壓。隨著積體電路製程節點的不斷微縮，ESD設計窗口（即規定了ESD防護電路的工作區域）不斷減小，這使得上述緊湊的自隔離型DDSCR元件很可能由於過高的觸發電壓，不能在晶片內部電路失效之前完成ESD電荷的洩放工作，這對晶片的可靠性帶來了具大的挑戰。
本發明提供一種雙向矽控整流器，用於雙向低壓防護，能大幅降低元件在正向和反向工作模式下的觸發電壓。
本發明的雙向矽控整流器包括：第一導電型的基底、第二導電型的井區、淺溝渠隔離結構、第一導電型的六個重摻雜區、第二導電型的六個重摻雜區以及第一導電型的四個ESD注入層（ESD implantation）。淺溝渠隔離結構形成在所述基底內，且在所述井區中分隔出並排的第一主動區、第二主動區、第三主動區與第四主動區。
在所述第二主動區內有第一導電型的第一重摻雜區、第二導電型的第一重摻雜區、第一導電型的第二重摻雜區以及第一導電型的第一ESD注入層，其中所述第二導電型的第一重摻雜區位於所述第一導電型的第一重摻雜區以及所述第一導電型的第二重摻雜區之間並且與兩者分隔一距離，所述第一導電型的第一ESD注入層設置在所述第二導電型的第一重摻雜區、所述第一導電型的第一重摻雜區以及所述第一導電型的第二重摻雜區的底部，且所述第一導電型的第一重摻雜區與所述第二導電型的第一重摻雜區電性連接。
在與所述第二主動區相鄰的所述第三主動區內有第一導電型的第三重摻雜區、第二導電型的第二重摻雜區、第一導電型的第四重摻雜區以及第一導電型的第二ESD注入層，其中所述第一導電型的第三重摻雜區與所述第一導電型的第一重摻雜區相鄰，所述第二導電型的第二重摻雜區位於所述第一導電型的第三重摻雜區以及所述第一導電型的第四重摻雜區之間並且與兩者分隔一距離，所述第一導電型的第二ESD注入層設置在所述第一導電型的第三重摻雜區、所述第二導電型的第二重摻雜區以及所述第一導電型的第四重摻雜區的底部，且所述第一導電型的第三重摻雜區與所述第二導電型的第二重摻雜區電性連接。
在與所述第二主動區相鄰的所述第一主動區內有第一導電型的第五重摻雜區、第二導電型的第三重摻雜區、第二導電型的第四重摻雜區以及第一導電型的第三ESD注入層，其中所述第一導電型的第五重摻雜區與所述第二導電型的第三重摻雜區相接觸並且與所述第二導電型的第四重摻雜區分隔一距離，所述第一導電型的第三ESD注入層設置在第一導電型的第五重摻雜區與所述第二導電型的第四重摻雜區的底部，且所述第一導電型的第五重摻雜區與所述第二導電型的第三重摻雜區電性連接，所述第二導電型的第四重摻雜區與所述第一導電型的第二重摻雜區電性連接。
在與所述第三主動區相鄰的所述第四主動區內有第一導電型的第六重摻雜區、第二導電型的第五重摻雜區、第二導電型的第六重摻雜區以及第一導電型的第四ESD注入層，其中所述第一導電型的第六重摻雜區與所述第二導電型的第五重摻雜區相接觸並且與所述第二導電型的第六重摻雜區分隔一距離，所述第一導電型的第四ESD注入層設置在第一導電型的第六重摻雜區與所述第二導電型的第六重摻雜區的底部，且所述第一導電型的第六重摻雜區與所述第二導電型的第五重摻雜區電性連接，所述第二導電型的第六重摻雜區與所述第一導電型的第四重摻雜區電性連接。
在本發明的一實施例中，上述的雙向矽控整流器中，還可包括至少一第一外加二極體，連接於所述第二導電型的第四重摻雜區與所述第一導電型的第二重摻雜區之間的線路中。
在本發明的一實施例中，上述雙向矽控整流器中，還可包括至少一第二外加二極體，連接於所述第二導電型的第六重摻雜區與所述第一導電型的第四重摻雜區之間的線路中。
在本發明的一實施例中，上述第一導電型是P型，所述第二導電型是N型。
在本發明的一實施例中，上述第一導電型是N型，所述第二導電型是P型。
在本發明的一實施例中，由所述第一導電型的第一重摻雜區、所述第一導電型的第一ESD注入層、所述井區、所述第二導電型的第五重摻雜區與所述第一導電型的第六重摻雜區構成寄生PNP電晶體，由所述第一導電型的第四ESD注入層與所述第二導電型的第六重摻雜區構成正向二極體，所述寄生PNP電晶體與所述正向二極體通過所述第一導電型的第四重摻雜區、所述第一導電型的第二ESD注入層與所述第一導電型的第三重摻雜區形成第一低壓輔助觸發通路。
在本發明的一實施例中，由所述第一導電型的第三重摻雜區、所述第一導電型的第二ESD注入層、所述井區、所述第二導電型的第三重摻雜區與所述第一導電型的第五重摻雜區構成寄生PNP電晶體，由所述第一導電型的第三ESD注入層與所述第二導電型的第四重摻雜區構成反向二極體，所述寄生PNP電晶體與所述反向二極體通過所述第一導電型的第二重摻雜區、所述第一導電型的第一ESD注入層與所述第一導電型的第一重摻雜區形成第二低壓輔助觸發通路。
在本發明的一實施例中，上述雙向矽控整流器中，還可包括矽化物阻擋（Salicide block，簡稱SAB）層，形成於所述第一主動區、所述第二主動區、所述第三主動區與所述第四主動區中沒有重摻雜區的表面上。
基於上述，本發明的雙向矽控整流器是通過提供兩條由二極體串構成的低壓輔助觸發通路，可以大幅降低元件在正向和反向工作模式下的觸發電壓。並且，針對不同的ESD設計窗口，本發明的雙向矽控整流器還可以通過調節輔助觸發通路中二極體的數目，來靈活地適應各種防護需求。此外，本發明的雙向矽控整流器仍可在一個N井內實現雙向的ESD防護功能，因而仍然具有自隔離的優勢，有望實現很高的面積效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。
以下，將詳細描述本發明的實施例。然而，這些實施例為例示性，且本發明揭示不限於此。此外，附圖僅以說明為目的，並未依照原尺寸作圖。只要有可能，相同元件符號在附圖和描述中用來表示相同或相似部分。
圖2A為本發明的一實施例中的一種雙向矽控整流器（Dual-directional Silicon-Controlled Rectifier，簡稱DDSCR）的結構剖面圖。
請參照圖2A，本實施例的DDSCR是一種用於雙向低壓防護的緊湊型矽控整流器（Low-voltage and Compact DDSCR，簡稱LVCDDSCR），包括第一導電型的基底200、形成在所述基底200內的第二導電型的井區202和淺溝渠隔離結構204、第一導電型的第一重摻雜區208a、第二導電型的第一重摻雜區210a、第一導電型的第二重摻雜區212a、第一導電型的第一ESD注入層（ESD implantation）214a、第一導電型的第三重摻雜區208b、第二導電型的第二重摻雜區210b、第一導電型的第四重摻雜區212b、第一導電型的第二ESD注入層214b、第一導電型的第五重摻雜區216a、第二導電型的第三重摻雜區218a、第二導電型的第四重摻雜區220a、第一導電型的第三ESD注入層214c、第一導電型的第六重摻雜區216b、第二導電型的第五重摻雜區218b、第二導電型的第六重摻雜區220b以及第一導電型的第四ESD注入層214d。淺溝渠隔離結構204在所述井區202中至少分隔出並排的第一主動區206a、第二主動區206b、第三主動區206c與第四主動區206d。但是本發明並不限於此，可根據元件設計需要，在基底200內分隔出其他主動區。文中的「第一導電型的ESD注入層」的摻雜濃度通常介於第二導電型的井區202的摻雜濃度與重摻雜區（如第一導電型的重摻雜區或第二導電型的重摻雜區）的摻雜濃度之間。
在所述第二主動區206b內，所述第二導電型的第一重摻雜區210a位於所述第一導電型的第一重摻雜區208a以及所述第一導電型的第二重摻雜區212a之間並且與兩者分隔一距離，所述第一導電型的第一ESD注入層214a設置在所述第二導電型的第一重摻雜區210a、所述第一導電型的第一重摻雜區208a以及所述第一導電型的第二重摻雜區212a的底部，且所述第一導電型的第一重摻雜區208a與所述第二導電型的第一重摻雜區210a電性連接。
在所述第三主動區206c內，所述第一導電型的第三重摻雜區208b與設置在第二主動區206b的第一導電型的第一重摻雜區208a相鄰，所述第二導電型的第二重摻雜區210b則是位於第一導電型的第三重摻雜區208b以及第一導電型的第四重摻雜區212b之間並且與兩者分隔一距離，所述第一導電型的第二ESD注入層214b設置在所述第一導電型的第三重摻雜區208b、所述第二導電型的第二重摻雜區210b以及所述第一導電型的第四重摻雜區212b的底部，且所述第一導電型的第三重摻雜區208b與所述第二導電型的第二重摻雜區210b電性連接。
在與第二主動區206b相鄰的第一主動區206a內，所述第一導電型的第五重摻雜區216a與所述第二導電型的第三重摻雜區218a相接觸並且與所述第二導電型的第四重摻雜區220a分隔一距離，所述第一導電型的第三ESD注入層214c設置在第一導電型的第五重摻雜區216a與所述第二導電型的第四重摻雜區220a的底部。所述第一導電型的第五重摻雜區216a與第二導電型的第三重摻雜區218a電性連接。在圖2A中，第二導電型的第四重摻雜區220a與設置在第二主動區206b的第一導電型的第二重摻雜區212a電性連接，且在所述第二導電型的第四重摻雜區220a與所述第一導電型的第二重摻雜區212a之間的線路中還有第一外加二極體D1。
在與第三主動區206c相鄰的第四主動區206d內，所述第一導電型的第六重摻雜區216b與所述第二導電型的第五重摻雜區218b相接觸並且與所述第二導電型的第六重摻雜區220b分隔一距離，所述第一導電型的第四ESD注入層214d設置在第一導電型的第六重摻雜區216b與所述第二導電型的第六重摻雜區220b的底部。所述第一導電型的第六重摻雜區216b與所述第二導電型的第五重摻雜區218b電性連接。在圖2A中，第二導電型的第六重摻雜區220b與設置在第三主動區206c的第一導電型的第四重摻雜區212b電性連接，且在所述第二導電型的第六重摻雜區220b與所述第一導電型的第四重摻雜區212b之間的線路中還有第二外加二極體D2。
在本實施例中，所述第一導電型是P型，所述第二導電型是N型。然而本發明並不限於此；在另一實施例中，所述第一導電型是N型，所述第二導電型是P型。另外，本實施例的雙向矽控整流器還包括矽化物阻擋層222，分別形成在第一主動區206a、第二主動區206b、第三主動區206c與第四主動區206d中沒有重摻雜區的表面上，用於將相關聯的，且具有不同摻雜類型的主動區之間的金屬矽化物（沒有顯示在剖面圖）屏蔽掉，可避免第一主動區206a、第二主動區206b、第三主動區206c與第四主動區206d之間發生短路。
圖2B為圖2A的雙向矽控整流器的等效電路圖，其以P型為第一導電型、N型為第二導電型。請同時參照圖2A與圖2B，當接口端PAD1來臨一個正向的ESD脈衝，而接口端PAD2接地時，元件首先通過圖2A中所示的「第一低壓輔助觸發通路P1」導通電流，其中由第一導電型的第一重摻雜區208a、第一導電型的第一ESD注入層214a、井區202、第二導電型的第五重摻雜區218b與第一導電型的第六重摻雜區216b構成寄生PNP電晶體（圖2B的PNP
1），由第一導電型的第四ESD注入層214d與第二導電型的第六重摻雜區220b構成一個正向二極體，因此所述寄生PNP電晶體與所述正向二極體（連同第二外加二極體D2）通過第一導電型的第四重摻雜區212b、第一導電型的第二ESD注入層214b與第一導電型的第三重摻雜區208b形成第一低壓輔助觸發通路P1。
此時，如圖2B所示，PNP
1開啟，而NPN
1未開啟；之後，隨著電流的不斷增大，當電阻R
PESD2上的電壓降達到0.7V後，NPN
1也開啟，並與PNP
1產生電流正反饋，最終構成一條低阻的電流洩放路徑，即圖2A中的「正向SCR路徑」。
另一方面，當雙向矽控整流器工作在反向模式下，即PAD2來臨一個正向的ESD脈衝，而PAD1接地，工作機理完全類似，其中由第一導電型的第三重摻雜區208b、第一導電型的第二ESD注入層214b、井區202、第二導電型的第三重摻雜區218a與第一導電型的第五重摻雜區216a構成寄生PNP電晶體（圖2B的PNP
1），由第一導電型的第三ESD注入層214c與第二導電型的第四重摻雜區220a構成一個反向二極體，因此所述寄生PNP電晶體與所述反向二極體（連同第一外加二極體D1）通過第一導電型的第二重摻雜區212a、第一導電型的第一ESD注入層214a與第一導電型的第一重摻雜區208a形成第二低壓輔助觸發通路P2。因此在反向模式下，元件首先通過圖2A中所示的「第二低壓輔助觸發通路P2」導通電流，此時如圖2B所示，PNP
1開啟，而NPN
2未開啟；之後，隨著電流的不斷增大，當電阻R
PESD1上的電壓降達到0.7V後，NPN
2也開啟，並與PNP
1產生電流正反饋，最終構成一條低阻的電流洩放路徑，即圖2A中的「反向SCR路徑」。
在不改變圖2B中各個電路的連接關係情況下，本發明的雙向可控矽整流中第一和第二（正向和反向）低壓輔助觸發通路P1與P2中的各個二極體之間，以及二極體與SCR主體結構之間的相對位置可變（上、下、左、右），並不僅僅侷限於圖2A所示的元件結構。
並且，針對不同的ESD設計窗口，雙向矽控整流器還可以通過調節低壓輔助觸發通路中二極體的數目，來靈活地適應各種防護需求。例如圖3A與圖3B顯示上述實施例中的一種雙向矽控整流器的結構剖面圖，其中沒有外加的二極體（如圖2A的D1、D2），而是僅憑第一導電型的第四ESD注入層214d與第二導電型的第六重摻雜區220b構成一個正向二極體、第一導電型的第三ESD注入層214c與第二導電型的第四重摻雜區220a構成一個反向二極體，並使用這兩個二極體與寄生PNP電晶體組成第一低壓輔助觸發通路P1與第二低壓輔助觸發通路P2。
圖4A與圖4B顯示上述實施例中的另一種雙向矽控整流器的結構剖面圖，其具有一個第一外加二極體D1與一個第二外加二極體D2。
圖5A與圖5B顯示上述實施例中的又一種雙向矽控整流器的結構剖面圖，其具有兩個第一外加二極體D1與兩個第二外加二極體D2。
綜上所述，本發明本發明的雙向矽控整流器通過兩條由二極體串構成的低壓輔助觸發通路，可以大幅降低元件在正向和反向工作模式下的觸發電壓。並且，針對不同的ESD設計窗口，本發明的雙向矽控整流器還可以通過調節輔助觸發通路中二極體的數目，來靈活地適應各種防護需求。此外，本發明的雙向矽控整流器仍可在一個N井區內實現雙向的ESD防護功能，因而與傳統DDSCR元件中的複雜隔離結構相比，仍然具有自隔離的優勢，預期能實現很高的面積效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:P型基底
102:N型井區
104a、104b:N+摻雜區
106a、106b:P+摻雜區
108a、108b:P-ESD注入層
200:第一導電型的基底
202:第二導電型的井區
204、STI:淺溝渠隔離結構
206a、206b、206c、206d:主動區
208a、208b、212a、212b、216a、216b:第一導電型的重摻雜區
210a、210b、218a、218b、220a、220b:第二導電型的重摻雜區
214a、214b、214c、214d:第一導電型的ESD注入層
222、SAB:矽化物阻擋層
D1:第一外加二極體
D2:第二外加二極體
P1:第一低壓輔助觸發通路
P2:第二低壓輔助觸發通路
PAD1、PAD2:接口端
圖1A為現有緊湊的自隔離型DDSCR元件的結構剖面圖。
圖1B為圖1A的緊湊的自隔離型DDSCR元件的等效電路圖。
圖2A為本發明的一實施例中的一種雙向矽控整流器的結構剖面圖。
圖2B為圖2A的雙向矽控整流器的等效電路圖。
圖3A為本發明的所述的實施例中的一種雙向矽控整流器的結構剖面圖。
圖3B為圖3A的雙向矽控整流器的等效電路圖。
圖4A為本發明的所述的實施例中的另一種雙向矽控整流器的結構剖面圖。
圖4B為圖4A的雙向矽控整流器的等效電路圖。
圖5A為本發明的所述的實施例中的又一種雙向矽控整流器的結構剖面圖。
圖5B為圖5A的雙向矽控整流器的等效電路圖。
200:第一導電型的基底
202:第二導電型的井區
204:淺溝渠隔離結構
206a、206b、206c、206d:主動區
208a、208b、212a、212b、216a、216b:第一導電型的重摻雜區
210a、210b、218a、218b、220a、220b:第二導電型的重摻雜區
214a、214b、214c、214d:第一導電型的ESD注入層
222:矽化物阻擋層
D1:第一外加二極體
D2:第二外加二極體
P1:第一低壓輔助觸發通路
P2:第二低壓輔助觸發通路
PAD1、PAD2:接口端
Claims (8)
- 一種雙向矽控整流器，包括： 第一導電型的基底； 第二導電型的井區，形成在所述基底內； 淺溝渠隔離結構，形成在所述基底內，且在所述井區中分隔出並排的第一主動區、第二主動區、第三主動區與第四主動區； 第一導電型的第一重摻雜區、第二導電型的第一重摻雜區、第一導電型的第二重摻雜區以及第一導電型的第一ESD注入層，設置在所述第二主動區內，其中所述第二導電型的第一重摻雜區位於所述第一導電型的第一重摻雜區以及所述第一導電型的第二重摻雜區之間並且與兩者分隔一距離，所述第一導電型的第一ESD注入層設置在所述第二導電型的第一重摻雜區、所述第一導電型的第一重摻雜區以及所述第一導電型的第二重摻雜區的底部，且所述第一導電型的第一重摻雜區與所述第二導電型的第一重摻雜區電性連接； 第一導電型的第三重摻雜區、第二導電型的第二重摻雜區、第一導電型的第四重摻雜區以及第一導電型的第二ESD注入層，設置在與所述第二主動區相鄰的所述第三主動區內，其中所述第一導電型的第三重摻雜區與所述第一導電型的第一重摻雜區相鄰，所述第二導電型的第二重摻雜區位於所述第一導電型的第三重摻雜區以及所述第一導電型的第四重摻雜區之間並且與兩者分隔一距離，所述第一導電型的第二ESD注入層設置在所述第一導電型的第三重摻雜區、所述第二導電型的第二重摻雜區以及所述第一導電型的第四重摻雜區的底部，且所述第一導電型的第三重摻雜區與所述第二導電型的第二重摻雜區電性連接； 第一導電型的第五重摻雜區、第二導電型的第三重摻雜區、第二導電型的第四重摻雜區以及第一導電型的第三ESD注入層，設置在與所述第二主動區相鄰的所述第一主動區內，其中所述第一導電型的第五重摻雜區與所述第二導電型的第三重摻雜區相接觸並且與所述第二導電型的第四重摻雜區分隔一距離，所述第一導電型的第三ESD注入層設置在第一導電型的第五重摻雜區與所述第二導電型的第四重摻雜區的底部，且所述第一導電型的第五重摻雜區與所述第二導電型的第三重摻雜區電性連接，所述第二導電型的第四重摻雜區與所述第一導電型的第二重摻雜區電性連接；以及 第一導電型的第六重摻雜區、第二導電型的第五重摻雜區、第二導電型的第六重摻雜區以及第一導電型的第四ESD注入層，設置在與所述第三主動區相鄰的所述第四主動區內，其中所述第一導電型的第六重摻雜區與所述第二導電型的第五重摻雜區相接觸並且與所述第二導電型的第六重摻雜區分隔一距離，所述第一導電型的第四ESD注入層設置在第一導電型的第六重摻雜區與所述第二導電型的第六重摻雜區的底部，且所述第一導電型的第六重摻雜區與所述第二導電型的第五重摻雜區電性連接，所述第二導電型的第六重摻雜區與所述第一導電型的第四重摻雜區電性連接。
- 如請求項1所述的雙向矽控整流器，更包括：至少一第一外加二極體，連接於所述第二導電型的第四重摻雜區與所述第一導電型的第二重摻雜區之間的線路中。
- 如請求項1所述的雙向矽控整流器，更包括：至少一第二外加二極體，連接於所述第二導電型的第六重摻雜區與所述第一導電型的第四重摻雜區之間的線路中。
- 如請求項1所述的雙向矽控整流器，其中所述第一導電型是P型，所述第二導電型是N型。
- 如請求項1所述的雙向矽控整流器，其中所述第一導電型是N型，所述第二導電型是P型。
- 如請求項4所述的雙向矽控整流器，其中由所述第一導電型的第一重摻雜區、所述第一導電型的第一ESD注入層、所述井區、所述第二導電型的第五重摻雜區與所述第一導電型的第六重摻雜區構成寄生PNP電晶體，由所述第一導電型的第四ESD注入層與所述第二導電型的第六重摻雜區構成正向二極體，所述寄生PNP電晶體與所述正向二極體通過所述第一導電型的第四重摻雜區、所述第一導電型的第二ESD注入層與所述第一導電型的第三重摻雜區形成第一低壓輔助觸發通路。
- 如請求項4所述的雙向矽控整流器，其中由所述第一導電型的第三重摻雜區、所述第一導電型的第二ESD注入層、所述井區、所述第二導電型的第三重摻雜區與所述第一導電型的第五重摻雜區構成寄生PNP電晶體，由所述第一導電型的第三ESD注入層與所述第二導電型的第四重摻雜區構成反向二極體，所述寄生PNP電晶體與所述反向二極體通過所述第一導電型的第二重摻雜區、所述第一導電型的第一ESD注入層與所述第一導電型的第一重摻雜區形成第二低壓輔助觸發通路。
- 如請求項1所述的雙向矽控整流器，更包括：矽化物阻擋層，形成於所述第一主動區、所述第二主動區、所述第三主動區與所述第四主動區中沒有重摻雜區的表面上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110200794.6 | 2021-02-23 | ||
| CN202110200794.6A CN114975420A (zh) | 2021-02-23 | 2021-02-23 | 双向可控硅整流器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI750066B true TWI750066B (zh) | 2021-12-11 |
| TW202234650A TW202234650A (zh) | 2022-09-01 |
Family
ID=80681342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110110505A TWI750066B (zh) | 2021-02-23 | 2021-03-24 | 雙向矽控整流器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11621262B2 (zh) |
| CN (1) | CN114975420A (zh) |
| TW (1) | TWI750066B (zh) |
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| CN114783997A (zh) * | 2022-06-24 | 2022-07-22 | 微龛(广州)半导体有限公司 | 一种可控硅静电放电保护结构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN202394974U (zh) | 2011-12-30 | 2012-08-22 | 无锡新硅微电子有限公司 | 低触发电压的双向scr esd保护电路 |
| US8946766B2 (en) | 2013-02-27 | 2015-02-03 | International Business Machines Corporation | Bi-directional silicon controlled rectifier structure |
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-
2021
- 2021-02-23 CN CN202110200794.6A patent/CN114975420A/zh active Pending
- 2021-03-24 TW TW110110505A patent/TWI750066B/zh active
- 2021-03-24 US US17/210,520 patent/US11621262B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202234650A (zh) | 2022-09-01 |
| US20220271029A1 (en) | 2022-08-25 |
| CN114975420A (zh) | 2022-08-30 |
| US11621262B2 (en) | 2023-04-04 |
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