TWI749907B - 半導體結構製造方法 - Google Patents

半導體結構製造方法 Download PDF

Info

Publication number
TWI749907B
TWI749907B TW109141414A TW109141414A TWI749907B TW I749907 B TWI749907 B TW I749907B TW 109141414 A TW109141414 A TW 109141414A TW 109141414 A TW109141414 A TW 109141414A TW I749907 B TWI749907 B TW I749907B
Authority
TW
Taiwan
Prior art keywords
conductive material
semiconductor substrate
channel
top surface
semiconductor
Prior art date
Application number
TW109141414A
Other languages
English (en)
Other versions
TW202221807A (zh
Inventor
廖俊欽
杜孟達
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Priority to TW109141414A priority Critical patent/TWI749907B/zh
Priority to CN202110023698.9A priority patent/CN114551336A/zh
Application granted granted Critical
Publication of TWI749907B publication Critical patent/TWI749907B/zh
Publication of TW202221807A publication Critical patent/TW202221807A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

一種半導體結構製造方法包括以下流程。提供半導體基板。於半導體基板上形成第一通道，其中通道從半導體基板的表面延伸至半導體基板的內部。於第一通道內填充第一導電材料。差異地研磨半導體基板以及第一導電材料，以使第一導電材料凸出於半導體基板。平坦化第一導電材料與半導體基板的表面，以使第一導電材料的頂面與半導體基板的表面齊平。

Description

半導體結構製造方法
本揭露有關於一種半導體結構製造方法。
於半導體製程中，在半導體晶圓上形成主動元件之後，進一部形成能夠用於互連的導電材料以及線路的重分布層。
舉例而言，用於互連之導電材料從半導體晶圓的表面延伸至內部。然而，在一些現有的製程中，在導電材料形成並經化學機械平坦化製程研磨完後，對應半導體晶圓上的不同位置，會有導電材料裸露表面不均勻的凹陷問題。在一些現有的例子中，半導體晶圓的中心與靠近外緣的導電材料裸露表面凹陷程度不同，而這會影響後續進行混合鍵合(hybrid bonding)的成效。
本揭露之一態樣有關於一種半導體結構製造方法。
根據本揭露之一實施方式，一種半導體結構製造方法包括以下流程。提供半導體基板。於半導體基板上形成第一通道，其中通道從半導體基板的表面延伸至半導體基板的內部。於第一通道內填充第一導電材料。差異地研磨半導體基板以及第一導電材料，以使第一導電材料凸出於半導體基板。平坦化第一導電材料與半導體基板的表面，以使第一導電材料的頂面與半導體基板的表面齊平。
在本揭露一或多個實施方式中，前述半導體結構製造方法進一步包括以下流程。於半導體基板上形成第二通道，其中第二通道從半導體基板的表面延伸至半導體基板的內部，第二通道相較第一通道遠離半導體基板的中心。於第二通道內填充第二導電材料。差異地研磨半導體基板以及第二導電材料，以使第二導電材料凸出於半導體基板。
在本揭露的一些實施方式中，於平坦化第一導電材料與半導體基板的表面的流程中，同時平坦化第一導電材料、第二導電材料以及半導體基板，以使第一導電材料的頂面、第二導電材料的頂面以及半導體基板的表面齊平。
在本揭露的一些實施方式中，第一通道的一寬度等於第二通道的一寬度，第二導電材料相同於第一導電材料。
在本揭露的一些實施方式中，第一導電材料的頂面、第二導電材料的頂面以及半導體基板的表面齊平，定義為第一導電材料的頂面相對半導體基板的表面具有第一高度差，第二導電材料的頂面相對半導體基板的表面具有第二高度差，第一高度差與第二高度差小於1000 Å，並且第一高度差與第二高度差之間的誤差是小於100 Å。
在本揭露一或多個實施方式中，差異地研磨半導體基板以及第一導電材料的流程是通過研磨液來執行，研磨液的成分包括氧化鈰。
在本揭露的一些實施方式中，前述半導體結構製造方法進一步包括以下流程。調控研磨液對第一導電材料與半導體基板的研磨選擇比。
在本揭露的一些實施方式中，半導體基板包括一氧化層，第一導電材料包括銅，第一通道從氧化層延伸至半導體基板的內部，研磨選擇比是銅對氧化物研磨選擇比。
在本揭露一或多個實施方式中，在差異地研磨半導體基板以及第一導電材料以使第一導電材料凸出於半導體基板的流程中，第一導電材料的頂面與半導體基板的表面之間存在高度差，高度差的範圍介於1000 Å至2500 Å之間。
在本揭露一或多個實施方式中，平坦化凸出的第一導電材料與半導體基板的表面的流程通過化學機械平坦化製程實現。
綜上所述，通過本揭露的半導體結構製造方法，在半導體晶圓上形成之互連導電材料的裸露表面能夠均勻，從而有利於後續製程的鍵合(bonding)。
應理解到，以上的一般說明與以下的詳細描述都是通過示例做進一步說明，旨在為本揭露提供做進一步的解釋。
下文列舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
除非另有定義，本文所使用的所有詞彙（包括技術和科學術語）具有其通常的意涵，其意涵是能夠被熟悉此領域者所理解。更進一步的說，上述的詞彙在普遍常用的字典中的定義，在本說明書的內容中應被解讀為與本發明相關領域一致的意涵。除非有特別明確定義，這些詞彙將不被解釋為理想化的或過於正式的意涵。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
其次，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
再者，於本文中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解的是，本文中所使用之『包含』、『包括』、『具有』及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。
通過本揭露提供的半導體結構製造方法，將能夠改善半導體晶圓/半導體基板上用於互聯之導電材料的多個裸露頂面從中心到邊緣高度不均勻的情況。
請參照第1圖，並對照地分別參照第2圖至第6圖。第1圖根據本揭露之一實施方式繪示一半導體結構製造方法100的一流程圖。第2圖至第6圖根據本揭露之一實施方式繪示一半導體結構製造方法100之不同流程下的剖面圖。
請同時參照第1圖與第2圖。在流程110，提供半導體基板210。第2圖繪示本揭露提供的一半導體基板210的一實施例，但並不以此限制本揭露所使用的半導體基板210的態樣。在本實施方式中，半導體基板210包括主動層215以及氧化層220。
在一些實施方式中，主動層215內可以設置包括不同的主動元件與集成電路，例如電晶體或是集成的DRAM記憶單元。為了簡單說明的目的，在第2圖以及後續的第3圖至第6圖未繪示主動層215內部的主動元件。
氧化層220設置於主動層215上。在一些實施方式中，半導體基板210的材料包括矽。氧化層220的材料包括氧化矽，以作為阻隔非預期電性連接的介電質。如此一來，通過於半導體基板210形成穿過氧化層220而延伸至主動層215內部的導電通道，即可以實現與主動層215內部主動元件或集成電路的電性連接。
應留意到，第2圖僅示意地繪示半導體基板210從中心到邊緣的局部，而方向D1代表半導體基板210從中心延伸至邊緣的方向。
請同時參照第1圖與第3圖。進入到流程120，於半導體基板210上形成通道。在本實施方式中，第一通道231、第二通道232以及第三通道233分別形成於半導體基板210。第一通道231、第二通道232以及第三通道233從半導體基板210的表面220S延伸至半導體基板210內部的主動層215。如第3圖所示，在本實施方式中，第一通道231、第二通道232以及第三通道233均延伸穿過主動層215的表面215S，以確保第一通道231、第二通道232以及第三通道233能夠與主動層215內部的元件連接。
如前所述，方向D1對應從半導體基板210中心延伸至邊緣的方向。如第3圖所示，第一通道231最接近半導體基板210的中心，第二通道232相較第一通道231是更為遠離半導體基板210的中心，而第三通道233相較第一通道231與第二通道232，是最遠離半導體基板210的中心。
如第3圖所示，第一通道231具有寬度W1，第二通道232具有寬度W2，第三通道233則具有寬度W3。第一通道231、第二通道232以及第三通道233的不同寬度W1、寬度W2以及寬度W3，對應後續形成之導電通孔所對應到的線寬寬度。在本實施方式中，寬度W1、寬度W2以及寬度W3彼此相同。這對應為相同線寬寬度之多通道相較半導體基板210中心不同距離的一實施例。通過本揭露的半導體結構製造方法100，將能夠確保後續於第一通道231、第二通道232以及第三通道233填入導電材料形成導電通道後，不同第一通道231、第二通道232以及第三通道233之導電材料能夠齊平，不會有過度不均勻的情況發生。具體請見後續之討論。
請再同時參照第1圖與第3圖。進入到流程130，於第一通道231、第二通道232以及第三通道233填入導電材料240。在第3圖中，導電材料240填滿第一通道231、第二通道232以及第三通道233，並且導電材料240覆蓋半導體基板210的表面220S。
在本實施方式中，導電材料240例如為銅，但並不以此限制所使用的導電材料。
請參照第1圖，並依序參照第4圖與第5圖。在流程140，研磨半導體基板210以及導電材料240。
第4圖示意地繪示流程140的一中間流程。在第4圖中，得先平坦化半導體基板210以及導電材料240。導電材料240包括分別填充於第一通道231、第二通道232以及第三通道233的第一導電材料241、第二導電材料242以及第三導電材料243。換言之，在本實施方式中，第一通道231、第二通道232以及第三通道233填充的導電材料相同。
然而，分別填充於各個第一通道231、第二通道232以及第三通道233內的第一導電材料241、第二導電材料242以及第三導電材料243的並不會是完全齊平的，而可能會存在部分的凹陷(dishing)。而由於各個第一通道231、第二通道232以及第三通道233相對半導體基板210中心的距離不同，第一導電材料241、第二導電材料242以及第三導電材料243將會存在差異。
如第4圖所示，第一通道231內填充之第一導電材料241的頂面241S相對半導體基板210之氧化層220的表面220S存在高度差d1，第二通道232內填充之第二導電材料242的頂面242S相對表面220S存在高度差d2，第三通道233內填充之第三導電材料243的頂面243S相對表面220S存在高度差d3。在一些實施方式中，高度差d1、高度差d2以及高度差d3的差異的範圍約為1000 Å。
接續第4圖，於流程140以及第5圖中，差異地研磨半導體基板210以及第一導電材料241、第二導電材料242與第三導電材料243，使第一導電材料241、第二導電材料242與第三導電材料243分別凸出於半導體基板210的表面220S。
如前所述，第一通道231、第二通道232以及第三通道233的形成分別穿過半導體基板210的氧化層220。在本實施方式中，半導體基板210的材料為矽，對應氧化層220的材料例如為氧化矽。此外，在本實施方式中，導電材料240(包括分別填充於第一通道231、第二通道232以及第三通道233的第一導電材料241、第二導電材料242以及第三導電材料243)的材料為銅，因此在本實施方式中，流程140係為差異地蝕刻銅以及氧化矽。
在本揭露一或多個實施方式中，差異地研磨半導體基板210以及第一導電材料241、第二導電材料242與第三導電材料243的流程140，是通過研磨液來執行。具體而言，可以通過調控研磨液對第一導電材料241、第二導電材料242與第三導電材料243以及半導體基板210的研磨選擇比，從而在研磨過程中，使研磨第一導電材料241、第二導電材料242與第三導電材料243的速率能夠不同於研磨半導體基板210的速率。
具體而言，在本實施方式中，第一導電材料241、第二導電材料242與第三導電材料243的材料為銅，半導體基板210上的氧化層220將伴隨第一導電材料241、第二導電材料242與第三導電材料243一起被研磨。因此，在本實施方式中，流程140實質對應到銅/氧化層220(Cu/Oxide)的差異研磨。通過調控研磨液對銅/氧化層220的研磨選擇比，將能夠使得在研磨的過程中，研磨銅的速率小於研磨氧化層220的速率，從而使得銅的第一導電材料241、第二導電材料242與第三導電材料243凸出於半導體基板210之氧化層220的表面220S。
在一些實施方式中，研磨液的成分包括氧化鈰(CeO 2)。在一些實施方式中，研磨液由包括氧化鈰的一研磨液(例如Hitachi HS8800-C2T CeO 2slurry)與表面活性劑(例如STI2910)來混合調控銅/氧化層220之間的研磨選擇比。
經流程140研磨後，如第5圖所示，第一導電材料241、第二導電材料242與第三導電材料243凸出於表面220S，並且第一導電材料241的頂面241S、第二導電材料242的頂面242S以及第三導電材料243的頂面243S經研磨後變得平坦，並且能夠設計經研磨後頂面241S、頂面242S以及頂面243S三者大致齊平。頂面241S、頂面242S以及頂面243S相對於經研磨而高度下降的表面220S之間存在高度差H。
在一些實施方式中，高度差H高度差大於1000 Å，能夠確保後續的研磨流程中，能夠有足夠的時間來做頂面241S、頂面242S以及頂面243S高度的調控。
如此一來，相較於第4圖，在第5圖中，半導體基板210之表面220S與第一導電材料241、第二導電材料242以及第三導電材料243之間的高度關係反轉。第一導電材料241、第二導電材料242以及第三導電材料243凸出於表面，製程上將有利於分別控制頂面241S、頂面242S以及頂面243S的平坦程度。如此一來，即使第一導電材料241、第二導電材料242以及第三導電材料243相較於半導體基板210中心的距離彼此不同，也能夠確保的頂面241S、頂面242S以及頂面243S在後續的平坦化過程中是可控的，從而確保三者齊平。
請先參照第7圖。第7圖根據本揭露之一實施方式繪示一流程140下不同線寬之第一導電材料241、第二導電材料242以及第三導電材料243各個頂面241S、頂面242S以及頂面243S相對半導體基板210表面220S之高度差的統整表格。
如第3圖所示，不同第一通道231、第二通道232以及第三通道233分別具有寬度W1、寬度W2以及寬度W3。在本實施方式中，寬度W1、寬度W2以及寬度W3彼此相等。對應為相同寬度之多通道相較半導體基板210中心不同距離的實施例。
第一通道231、第二通道232以及第三通道233分別具有寬度W1、寬度W2以及寬度W3，對應所形成導電通孔的不同線寬。在第7圖的表格中，提供線寬寬度分別為12 μm、16 μm以及30 μm的三種實施例，意即，寬度W1、寬度W2以及寬度W3彼此相同，而寬度W1、寬度W2以及寬度W3同為12 μm、16 μm或是30 μm的三種實施例，被統整在第7圖的表格中。
第一通道231最靠近半導體基板210的中心，對應第7圖表格中的center；第二通道232位於半導體基板210的中心與邊緣之間，對應第7圖表格中的middle；第三通道233靠近半導體基板210的邊緣，對應第7圖表格中的edge。
如第7圖所示，由於第一導電材料241、第二導電材料242以及第三導電材料243凸出於半導體基板210，因此能夠較為輕鬆地設置相同的高度差H。在線寬寬度為12 μm的實施例，設置第一導電材料241、第二導電材料242以及第三導電材料243之頂面241S、頂面242S與頂面243S具有相同的高度差H為1500 Å，大於1000 Å。相似的，對於線寬寬度為16 μm的實施例，高度差H為2000 Å。對於線寬寬度為30 μm的實施例，高度差H為2500 Å。較大的通道線寬寬度，對應可保留較長的高度差H，以供研磨時方便調控。在本揭露的一些實施方式中，保留的高度差H的範圍介於1000 Å至2500 Å之間。
請同時參照第1圖與第6圖。在流程150，平坦化第一導電材料241、第二導電材料242以及第三導電材料243與半導體基板210的表面220S，使第一導電材料241、第二導電材料242以及第三導電材料243的頂面241S、頂面242S以及頂面243S與半導體基板210的表面220S。
平坦化的流程150，可以通過化學機械平坦化製程(CMP)方式來實現(例如Cu CMP barrier slurry研磨)。對於凸出的第一導電材料241、第二導電材料242以及第三導電材料243，則可以通過當中機械式的拋光(polish)來進行處理。第一導電材料241、第二導電材料242以及第三導電材料243之頂面241S、頂面242S以及頂面243S高度的減少，則可以通過調控拋光的整體時間來控制。舉例而言，當拋光處理的秒數越多，則導電材料越多的凸出部分將被移除。而由於第一導電材料241、第二導電材料242以及第三導電材料243是凸出於半導體基板210，才得以方便進行拋光，進而更精確地對頂面241S、頂面242S以及頂面243S的高度做控制。
在第6圖中，第一導電材料241、第二導電材料242與第三導電材料243的高度以及氧化層220的厚度都被進一步降低。由於是在第一導電材料241、第二導電材料242與第三導電材料243凸出於半導體基板210的情況下平坦化，因此頂面241S、頂面242S以及頂面243S的高度都能夠較佳地獲得控制。如此，在形成的半導體結構200中，第一導電材料241、第二導電材料242與第三導電材料243的第一導電材料241、第二導電材料242與第三導電材料243與表面220S是齊平的。
第8圖根據本揭露之一實施方式繪示半導體結構200成形後，不同線寬寬度之不同線寬寬度之第一導電材料241、第二導電材料242以及第三導電材料243的各個頂面241S、頂面242S以及頂面243S相對半導體基板210表面220S之高度差的統整表格。第8圖接續第7圖，統整經平坦化後，各個頂面241S、頂面242S以及頂面243S相對表面220S的高度差改善情況。
類似於第7圖的表格，在第8圖中，提供線寬寬度分別為12 μm、16 μm以及30 μm的三種實施例，對應第一通道231、第二通道232以及第三通道233分別具有寬度W1、寬度W2以及寬度W3分別為12 μm、16 μm以及30 μm。第一通道231最靠近半導體基板210的中心，對應第8圖表格中的center；第二通道232位於半導體基板210的中心與邊緣之間，對應第8圖表格中的middle；第三通道233靠近半導體基板210的邊緣，對應第8圖表格中的edge。
如第8圖所示，針對線寬寬度為12 μm的實施例，經平坦化後能夠確保頂面241S、頂面242S以及頂面243S相對表面220S的高度差分別為450 Å、400 Å以及400 Å。意即，頂面241S、頂面242S以及頂面243S之間差異最大僅50 Å。
針對線寬寬度為16 μm的實施例，經平坦化後能夠確保頂面241S、頂面242S以及頂面243S相對表面220S的高度差分別為500 Å、550 Å以及550 Å。意即，頂面241S、頂面242S以及頂面243S之間差異最大也僅50 Å。
而針對線寬寬度為30 μm的實施例，經平坦化後能夠確保頂面241S、頂面242S以及頂面243S相對表面220S的高度差分別為500 Å、550 Å以及550 Å。意即，頂面241S、頂面242S以及頂面243S之間差異最大也僅50 Å。
從上述的實施例可知，經歷半導體結構製造方法100形成半導體結構200後，針對距離半導體基板210中心不同位置的第一導電材料241、第二導電材料242與第三導電材料243，經平坦化後能夠使頂面241S、頂面242S以及頂面243S與半導體基板210的表面220S齊平。在本實施方式中，頂面241S、頂面242S以及頂面243S與半導體基板210的表面220S齊平，能夠定義為，頂面241S、頂面242S以及頂面243S相對表面220S的高度差小於1000 Å，並且頂面241S、頂面242S以及頂面243S之間的誤差是小於100 Å。
因此，如第8圖的統整表格所示，無論線寬寬度為12 μm、16 μm以及30 μm的實施例，都能夠符合頂面241S、頂面242S以及頂面243S相對表面220S的高度差小於1000 Å，且頂面241S、頂面242S以及頂面243S之間的誤差是小於100 Å的限制，對應頂面241S、頂面242S以及頂面243S與半導體基板210的表面220S是齊平的。
如此一來，在確保第一導電材料241、第二導電材料242與第三導電材料243的頂面241S、頂面242S與頂面243S以及半導體基板210的表面220S齊平後，第一導電材料241、第二導電材料242與第三導電材料243分別於第一通道231、第二通道232以及第三通道233形成導電通孔。
綜上所述，通過本揭露的半導體結構製造方法100，形成的半導體結構200具有齊平的裸露頂面241S、頂面242S與頂面243S，這些裸露的頂面的高度或凹陷程度從半導體基板210的中心到邊緣都能夠均勻，有利於後續的鍵合製程。鍵合製程例如混合鍵合(Hybrid bonding)。舉例而言，在一些實施方式中，本揭露形成的半導體結構200係形成頂面高度齊平的多個導電通孔(via)。在一些實施方式中，能夠將二個形成的半導體結構200的導電通孔彼此對準，裸露的導電材料均勻的頂面相接觸而鍵合在一起，從而實現導電通孔-導電通孔(via-to-via)的混合鍵合。由於導電材料裸露的頂面的高度中心到邊緣都能夠均勻，有利於在半導體基板/半導體晶圓上不同位置鍵合的一致性，電性將不會因鍵合位置不同而有所缺陷。在一些實施方式中，本揭露形成的半導體結構200也能夠用於導電墊-導電通孔(pad-to-via)的混合鍵合。
雖然本發明已以實施例揭露如上，然其並不用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾，因此本發明的保護範圍當視後附的申請專利範圍所界定者為準。
對於本領域技術人員將顯而易見的是，在不脫離本公開的範圍或精神的情況下，可以對本揭露實施例的結構進行各種修改和變化。鑑於前述內容，本揭露旨在覆蓋各種的修改與變形，只要它們落入所附權利要求的範圍內。
100:半導體結構製造方法 110~150:流程 210:半導體基板 215:主動層 215S:表面 220:氧化層 220S:表面 231:第一通道 232:第二通道 233:第三通道 241:第一導電材料 241S:頂面 242:第二導電材料 242S:頂面 243:第三導電材料 243S:頂面 H:高度差 d1,d2,d3:高度差 W1,W2,W3:寬度
本揭露的優點與圖式，應由接下來列舉的實施方式，並參考附圖，以獲得更好的理解。這些圖式的說明僅僅是列舉的實施方式，因此不該認為是限制了個別實施方式，或是限制了發明申請專利範圍的範圍。 第1圖根據本揭露之一實施方式繪示一半導體結構製造方法的一流程圖； 第2圖至第6圖根據本揭露之一實施方式繪示一半導體結構製造方法之不同流程下的剖面圖； 第7圖根據本揭露之一實施方式繪示一流程下不同線寬之導電材料頂面相對半導體基板表面之高度差的統整表格；以及 第8圖根據本揭露之一實施方式繪示半導體結構成形後不同線寬之導電材料頂面相對半導體基板表面之高度差的統整表格。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體結構製造方法
110~150:流程

Claims (10)

  1. 一種半導體結構製造方法，包括：提供一半導體基板；於該半導體基板上形成一第一通道，其中該第一通道從該半導體基板的一表面延伸至該半導體基板的內部；於該第一通道內填充一第一導電材料；差異地研磨該半導體基板以及該第一導電材料，以使該第一導電材料凸出於該半導體基板；以及平坦化凸出的該第一導電材料與該半導體基板的該表面，以使該第一導電材料的一頂面與該半導體基板的該表面齊平。
  2. 如請求項1所述之半導體結構製造方法，進一步包括：於該半導體基板上形成一第二通道，其中該第二通道從該半導體基板的該表面延伸至該半導體基板的內部，該第二通道相較該第一通道遠離該半導體基板的一中心；於該第二通道內填充一第二導電材料；以及差異地研磨該半導體基板以及該第二導電材料，以使該第二導電材料凸出於該半導體基板，其中在平坦化該第一導電材料與該半導體基板的該表面的流程中，同時平坦化該第一導電材料、該第二導電材料以及該半導體基板，以使該第一導電材料的該頂面、該第二導電材料的一頂面以及該半導體基板的該表面齊平。
  3. 如請求項2所述之半導體結構製造方法，其中在差異地研磨而使該第一導電材料與該第二導電材料從該半導體凸出後，設置該第一導電材料的該頂面齊平於該第二導電材料的該頂面。
  4. 如請求項2所述之半導體結構製造方法，其中該第一通道的一寬度等於該第二通道的一寬度，該第二導電材料相同於該第一導電材料。
  5. 如請求項4所述之半導體結構製造方法，其中該第一導電材料的該頂面、該第二導電材料的該頂面以及該半導體基板的該表面齊平，定義為該第一導電材料的該頂面相對該半導體基板的該表面具有一第一高度差，該第二導電材料的該頂面相對該半導體基板的該表面具有一第二高度差，該第一高度差與該第二高度差小於1000Å，並且該第一高度差與該第二高度差之間的一誤差是小於100Å。
  6. 如請求項1所述之半導體結構製造方法，其中差異地研磨該半導體基板以及該第一導電材料的流程是通過一研磨液來執行，該研磨液的成分包括氧化鈰。
  7. 如請求項6所述之半導體結構製造方法，進 一步包括：調控該研磨液對該第一導電材料與該半導體基板的一研磨選擇比。
  8. 如請求項7所述之半導體結構製造方法，其中該半導體基板包括一氧化層，該第一導電材料包括銅，該第一通道從該氧化層延伸至該半導體基板的內部，該研磨選擇比是一銅對氧化物研磨選擇比。
  9. 如請求項1所述之半導體結構製造方法，其中在差異地研磨該半導體基板以及該第一導電材料以使該第一導電材料凸出於該半導體基板的流程中，該第一導電材料的該頂面與該半導體基板的該表面之間存在一高度差，該高度差的一範圍介於1000Å至2500Å之間。
  10. 如請求項1所述之半導體結構製造方法，其中平坦化凸出的該第一導電材料與該半導體基板的該表面的流程通過一化學機械平坦化製程實現。
TW109141414A 2020-11-25 2020-11-25 半導體結構製造方法 TWI749907B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109141414A TWI749907B (zh) 2020-11-25 2020-11-25 半導體結構製造方法
CN202110023698.9A CN114551336A (zh) 2020-11-25 2021-01-08 半导体结构制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109141414A TWI749907B (zh) 2020-11-25 2020-11-25 半導體結構製造方法

Publications (2)

Publication Number Publication Date
TWI749907B true TWI749907B (zh) 2021-12-11
TW202221807A TW202221807A (zh) 2022-06-01

Family

ID=80681278

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109141414A TWI749907B (zh) 2020-11-25 2020-11-25 半導體結構製造方法

Country Status (2)

Country Link
CN (1) CN114551336A (zh)
TW (1) TWI749907B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201436011A (zh) * 2013-03-08 2014-09-16 Taiwan Semiconductor Mfg 改善化學機械研磨平坦化的方法與裝置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201436011A (zh) * 2013-03-08 2014-09-16 Taiwan Semiconductor Mfg 改善化學機械研磨平坦化的方法與裝置

Also Published As

Publication number Publication date
TW202221807A (zh) 2022-06-01
CN114551336A (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
US9865545B2 (en) Plurality of substrates bonded by direct bonding of copper recesses
US5494854A (en) Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
TW434110B (en) Multi-step chemical mechanical polishing
US6580128B2 (en) Semiconductor substrate, semiconductor device, and processes of production of same
US20080277767A1 (en) Semiconductor device including a planarized surface and method thereof
TW319909B (zh)
JP4202826B2 (ja) 有機膜の化学的機械的研磨方法および半導体装置の製造方法
TWI292185B (en) Manufacture of semiconductor device with cmp
JP3645129B2 (ja) 半導体装置の製造方法
US6541349B2 (en) Shallow trench isolation using non-conformal dielectric and planarizatrion
JP2008520106A (ja) 半導体ウェーハに一つまたはそれ以上の金属ダマシン構造を形成するための方法
TWI749907B (zh) 半導體結構製造方法
KR20010082972A (ko) 반도체 장치의 배선 및 이의 제조 방법
US20080132030A1 (en) Method of manufacturing semiconductor device
CN108520863B (zh) 浅沟槽绝缘结构的制造方法
JP3161425B2 (ja) Ｓｔｉの形成方法
KR20220058414A (ko) 화학 기계적 연마 방법 및 이를 이용한 반도체 소자의 제조방법
US8980748B2 (en) Substrate polishing method, semiconductor device and fabrication method therefor
US6723644B2 (en) Method of fabricating a semiconductor device using two chemical mechanical polishing processes to polish regions having different conductive pattern densities
JPS59136934A (ja) 半導体装置の製造方法
JP5861346B2 (ja) 半導体装置の製造方法
JPH10326779A (ja) 半導体基板の平坦化方法
WO2024077552A1 (zh) 3d堆叠封装结构及其制造方法
KR20080099766A (ko) 반도체 소자의 제조방법
CN114664652A (zh) 一种改善虚拟图案碟陷的方法