TWI749766B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構，包含基板、第一字線結構、第二字線結構、第三字線結構、以及第四字線結構。基板具有被隔離結構圍繞的主動區。第一字線結構及第二字線結構設置在主動區中並彼此分離。第三字線結構及第四字線結構設置在隔離結構中，其中第三字線結構及第四字線結構分別包含底部功函數層、位於底部功函數層上的中間功函數層、以及位於中間功函數層上的頂部功函數層。中間功函數層具有功函數大於頂部功函數層的功函數及底部功函數層的功函數。

Description

半導體結構及其製造方法
本揭露是關於一種半導體結構及其製造方法。
隨著電子產業的快速發展，半導體元件的發展已實現高性能與微型化。隨著半導體元件，例如動態隨機存取記憶體(dynamic random access memory；DRAM)元件尺寸的縮小，閘極通道之長度也隨之縮減。這樣的結果可能伴隨著短通道效應(short channel effect)之產生。為了解決這樣的問題，已經發展出埋入式通道陣列電晶體(buried-channel array transistor；BCAT)元件。
然而，雖然埋入式通道陣列電晶體元件的凹陷通道可改善短通道效應，但埋入式通道陣列電晶體元件具有驅動電流低與閾值電壓(threshold voltage；Vth)敏感度高的缺點，因此會對半導體元件的性能與穩定性產生不利之影響。
根據本揭露之一態樣，提供一種半導體結構。半導體結構包含基板、第一字線結構、第二字線結構、第三字線結構、以及第四字線結構。基板具有被隔離結構圍繞的主動區。第一字線結構及第二字線結構設置在主動區中並彼此分離。第三字線結構及第四字線結構設置在隔離結構中，其中第三字線結構及第四字線結構分別包含底部功函數層、位於底部功函數層上的中間功函數層、以及位於中間功函數層上的頂部功函數層。中間功函數層具有功函數大於頂部功函數層的功函數及底部功函數層的功函數。
根據本發明之一些實施方式，更包含多個第一源極/汲極區及第二源極/汲極區，其中第二源極/汲極區設置在第一字線結構及第二字線結構之間，且第一源極/汲極區及第二源極/汲極區設置在第一字線結構及第二字線結構的相對兩側。
根據本發明之一些實施方式，更包含多個電容電連接到第一源極/汲極區，及位線接觸電連接到第二源極/汲極區。
根據本發明之一些實施方式，第一字線結構及第二字線結構分別包含底部部分及頂部部分，其中底部部分具有功函數大於頂部部分的功函數。
根據本發明之一些實施方式，第一字線結構及第二字線結構的底部部分與第三字線結構及第四字線結構的中間功函數層相同，第一字線結構及第二字線結構的頂部部 分與第三字線結構及第四字線結構的頂部功函數層相同。
根據本發明之一些實施方式，更包含介電層位於第一字線結構及主動區的一內表面之間，以及位於第二字線結構及主動區的另一內表面之間。
根據本發明之一些實施方式，第三字線結構及第四字線結構的底部設置在第一字線結構及第二字線結構的底部下方。
根據本發明之一些實施方式，中間功函數層的底表面與第一字線結構及第二字線結構的底表面位於相同的水平高度。
根據本發明之一些實施方式，頂部功函數層的頂表面與第一字線結構及第二字線結構的頂表面位於相同的水平高度。
根據本發明之一些實施方式，更包含覆蓋層設置在第一字線結構、第二字線結構、第三字線結構及第四字線結構上。
根據本發明之一些實施方式，更包含覆蓋層設置在第一字線結構、第二字線結構、第三字線結構及第四字線結構上。
根據本發明之一些實施方式，覆蓋層具有頂表面與隔離結構的頂表面齊平。
本揭露的另一態樣提供一種製造半導體結構的方法。此方法包含以下操作。提供基板，其中基板具有被隔離層圍繞的主動區。形成第一溝槽及第二溝槽於主動區中， 以及形成第三溝槽及第四溝槽於隔離層中。分別形成底部功函數層於第三溝槽及第四溝槽中。形成中間功函數層於底部功函數層上及第一溝槽與第二溝槽中。形成頂部功函數層於中間功函數層上。以及形成覆蓋層於頂部功函數層上，其中覆蓋層填充第一溝槽、第二溝槽、第三溝槽及第四溝槽的剩餘區域。
根據本發明之一些實施方式，基板包含第一型半導體層及位於第一型半導體層上的第二型半導體層。
根據本發明之一些實施方式，第三溝槽及第四溝槽的深度分別大於第一溝槽及第二溝槽的深度。
根據本發明之一些實施方式，在形成底部功函數層之前，更包含形成介電層於第一溝槽及第二溝槽的內表面上。
根據本發明之一些實施方式，中間功函數層具有功函數大於頂部功函數層的功函數。
根據本發明之一些實施方式，第三溝槽及第四溝槽中的底部功函數層的頂表面與第一溝槽及第二溝槽中的中間功函數層的底部位於相同的水平高度。
根據本發明之一些實施方式，更包含在第一溝槽及第二溝槽之間的主動區中形成摻雜區。
根據本發明之一些實施方式，更包含形成位線接觸電連接至摻雜區。
根據本發明之一些實施方式，更包含分別形成多個電容於隔離層與第一溝槽之間的主動區的頂表面上、以及 隔離層與第二溝槽之間的主動區的頂表面上。
應當理解，前述的一般性描述和下文的詳細描述都是示例，並且旨在提供對所要求保護的本揭示內容的進一步解釋。
10:方法
12,14,16,18,20,22:操作
110:基板
110a:第一型半導體層
110b:第二型半導體層
111:氧化層
112:主動區
112a:內表面
114:第一源極/汲極區
116:第二源極/汲極區
120:隔離結構
132:底部功函數層
132a:底部
134:中間功函數層
136:頂部功函數層
140:介電層
144:底部部分
144a:底部
146:頂部部分
150:覆蓋層
210:位線接觸
220:電容
A-A’:截線
d1,d2:深度
T1:第一溝槽
T2:第二溝槽
T3:第三溝槽
T4:第四溝槽
WL1:第一字線結構
WL2:第二字線結構
WL3:第三字線結構
WL4:第四字線結構
當與圖示一起閱讀時，從以下詳細描述可以最好地理解本揭露的態樣。應注意，根據業界標準實務，各種特徵未按比例繪製。事實上，為了清楚地討論，各個特徵的尺寸可任意地增加或減小。
第1圖為根據本揭露之某些實施方式繪示的半導體結構的俯視圖。
第2圖顯示根據第1圖A-A'截線所視的半導體結構的剖面圖。
第3圖為根據本揭露之某些實施方式繪示的半導體結構的製造方法流程圖。
第4圖至第9圖為根據本揭露之某些實施方式繪示的半導體結構的製程各步驟的剖面圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭示內容的實施態樣與具體實施例提出了說明性的描述，但這並非實施或運用本揭示內容具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組 合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本揭示內容之實施例。
雖然下文中利用一系列的操作或步驟來說明在此揭露之方法，但是這些操作或步驟所示的順序不應被解釋為本發明的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，並非必須執行所有繪示的操作、步驟及/或特徵才能實現本發明的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。
第1圖為根據本揭露之某些實施方式繪示的半導體結構的俯視圖。第2圖顯示根據第1圖A-A'截線所視的半導體結構的剖面圖。在一些實施方式中，半導體結構100可以是陣列電晶體，例如埋入式通道陣列電晶體(buried-channel array transistor；BCAT)。請參考第1圖及第2圖，半導體結構100包含基板110、第一字線結構WL1、第二字線結構WL2、第三字線結構WL3以及第四字線結構WL4。
如第1圖及第2圖所示，基板110具有一主動區112圍繞隔離結構120。具體而言，隔離結構120與主動區112接觸，並在基板110中定義主動區112。
第一字線結構WL1及第二字線結構WL2設置在主動區112中且彼此分離。也就是說，主動區112的一部 分位於第一字線結構WL1及第二字線結構WL2之間。在一些實施方式中，第一字線結構WL1及第二字線結構WL2分別包含底部部分144及頂部部分146，且底部部分144的功函數大於頂部部分146的功函數。在一些實施方式中，半導體結構100更包含介電層140位於第一字線結構WL1與主動區112的內表面112a之間，以及第二字線結構WL2及主動區112的另一內表面112a之間。
第三字線結構WL3及第四字線結構WL4設置在隔離結構120中。如第2圖所示，第三字線結構WL3及第四字線結構WL4分別包含底部功函數層132、位於底部功函數層132上的中間功函數層134、以及位於中間功函數層134上的頂部功函數層136。中間功函數層134的功函數大於頂部功函數層136的功函數及底部功函數層132的功函數。在一些實施方式中，底部功函數層132的功函數與頂部功函數層136的功函數不同。在其他實施方式中，底部功函數層132的功函數與頂部功函數層136的功函數相同。第三字線結構WL3及第四字線結構WL4可以做為通過字線(passing word lines；PWL)。在一些實施方式中，第一字線結構WL1及第二字線結構WL2的底部部分144與第三字線結構WL3及第四字線結構WL4的中間功函數層134相同，且第一字線結構WL1及第二字線結構WL2的頂部部分146與第三字線結構WL3及第四字線結構WL4的頂部功函數層136相同。
在一些實施方式中，第三字線結構WL3及第四字 線結構WL4的底部132a設置在第一字線結構WL1及第二字線結構WL2的底部144a下方。在一些實施方式中，中間功函數層134的底表面(即，底部功函數層132與中間功函數層134的介面)與第一字線結構WL1及第二字線結構WL2的底部144a位於相同的水平高度。類似地，中間功函數層134與頂部功函數層136的介面可以和底部部分144與頂部部分146的介面齊平。在一些實施方式中，第三字線結構WL3及第四字線結構WL4的頂表面與第一字線結構WL1及第二字線結構WL2的頂表面位於相同的水平高度。也就是說，頂部功函數層136的頂表面與頂部部分146的頂表面齊平。
在一些實施方式中，半導體結構100更包含覆蓋層150設置在第一字線結構WL1、第二字線結構WL2、第三字線結構WL3、及第四字線結構WL4上。為了清楚起見，在第1圖中未示出位於第一字線結構WL1、第二字線結構WL2、第三字線結構WL3、及第四字線結構WL4上方的覆蓋層150。覆蓋層150覆蓋第一字線結構WL1及第二字線結構WL2的頂部部分146、以及第三字線結構WL3及第四字線結構WL4的頂部功函數層136。在一些實施方式中，覆蓋層150的頂表面與隔離結構120的頂表面齊平。
在一些實施方式中，半導體結構100可以是陣列電晶體，例如埋入式通道陣列電晶體(buried-channel array transistor；BCAT)。如第2圖所示，電晶體可 以包含第一源極/汲極區114及第二源極/汲極區116。在一些實例中，位於第一字線結構WL1及第二字線結構WL2之間的第二源極/汲極區116可以為電晶體的源極，第一源極/汲極區114可以為電晶體的汲極區，其中第一源極/汲極區114分別設置在第一字線結構WL1和第二字線結構WL2與第二源極/汲極區116相對的一側。在一些實施方式中，半導體結構100更包含電連接至第一源極/汲極區114的多個電容220、以及電連接至第二源極/汲極區116的位線接觸210。
第3圖為根據本揭露之某些實施方式繪示的半導體結構100的製造方法10流程圖。如第3圖所示，方法10包含操作12、操作14、操作16、操作18、操作20、以及操作22。第4圖至第9圖為根據本揭露之某些實施方式繪示的半導體結構100的製程各步驟的剖面圖。
請參考第3圖，在方法10的操作12中，提供基板，此基板具有被隔離層圍繞的主動區。第4圖至第7圖為本揭露之某些實施方式繪示的實現操作12的詳細步驟。
請參考第4圖及第5圖，氧化層111可以形成於基板110上。在一些實施方式中，基板110為矽基板。替代地，基板110可以包括另一半導體，例如鍺；一種化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和磷化砷化鎵銦；或 其組合。
接著，請參考第6圖，可以藉由離子佈植製程(implantation process)摻雜基板110以形成第一型半導體層110a及第二型半導體層110b於第一型半導體層110a上。例如，第一型半導體層110a可以摻雜有P型摻雜劑，例如硼(B)、銦(In)或其他P型材料，第二型半導體層110b可以摻雜有N型摻雜劑，例如砷(As)、銻(Sb)、磷(P)或其他N型材料。
請參考第7圖，形成隔離結構120在基板110中並圍繞基板110。更詳細地說，在形成隔離結構120之前，圖案化基板110。例如，可以利用一或多個微影製程來圖案化基板110，包括雙重圖案化或多重圖案化製程。在一些實施方式中，雙重圖案化或多重圖案化製程將光微影製程和自對準製程結合，從而製造出圖案，例如間距小於使用單次的直接光微影所取得的圖案。在一些實施方式中，隔離結構120可以包含氧化矽、氮化矽、或氮氧化矽、或其他合適的材料。隔離結構120可以為淺溝槽隔離(STI)結構。隔離結構120可以利用物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、或其他沉積技術來形成。如第7圖所示，形成具有被隔離結構120包圍的主動區112的基板110。
請參考第3圖及第8圖，在方法10的操作14中，第一溝槽T1及第二溝槽T2形成在主動區112中，第三 溝槽T3及第四溝槽T4形成在隔離結構120中。如第8圖所示，第三溝槽T3及第四溝槽T4分別具有深度d2大於第一溝槽T1和第二溝槽T2的深度d1。第一溝槽T1、第二溝槽T2、第三溝槽T3及第四溝槽T4可以藉由分別對基板110及隔離結構120執行蝕刻製程來形成。蝕刻製程可包括選擇性濕式蝕刻製程或選擇性乾式蝕刻製程。濕式蝕刻溶液包括氫氧化四甲基銨(tetramethylammonium Hydroxide；TMAH)、氫氟酸/硝酸/乙酸(HF/HNO3/CH3COOH)溶液或其他適當的溶液。乾式及濕式蝕刻製程具有可調諧之蝕刻參數，如所用蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、射頻偏壓、射頻偏壓功率、蝕刻劑流速，及其他適合的參數。在一些其他實施方式中，濕式蝕刻溶液可包括氫氧化銨(NH4OH)、氫氧化鉀(KOH)、氫氟酸、氫氧化四甲基銨、其他適當的濕式蝕刻溶液，或其組合。在一些其他的實施方式中，乾式蝕刻製程可包括使用氯基化學品之偏壓電漿蝕刻製程。其他乾式蝕刻劑氣體包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦氣(He)。亦可藉由使用諸如深反應性離子蝕刻(Deep Reactive Ion Etching；DRIE)之機制而各向異性地執行乾式蝕刻。
在一些實施方式中，在第一溝槽T1和第二溝槽T2的內表面112a上進一步形成介電層140。可藉由化學氣相沉積(CVD)、原子層沉積(ALD)或任何適當的方法來 形成介電層140。例如，使用原子層沉積的高共形沉積製程來形成介電層140，以確保介電層140的形成具有均勻的厚度。具體地，介電層140可以共形地形成，以覆蓋被第一溝槽T1和第二溝槽T2暴露的主動區112。在一些實施方式中，可以在隔離結構120的內表面上進一步形成介電層140。在一些實施方式中，介電層140包含一層或多層介電材料，例如氧化矽、氮化鈦、氮化矽或高k介電材料、其他適當的介電材料，及/或其組合。高k介電材料可例如二氧化鉿(HfO2)、鉿矽酸鹽(HfSiO)、鉿矽氮氧化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高k介電材料，及/或其組合。
請參考第3圖及第9圖，在方法10的操作16中，底部功函數層132形成在第三溝槽T3及第四溝槽T4中。在一些實施方式中，底部功函數層132可以包含低功函數材料，例如多晶矽，其具有功函數值小於約4.2eV。底部功函數層132可以藉由任何合適的沉積製程，例如化學氣相沉積製程形成在隔離結構120上。具有低功函數值的底部功函數層可以提高飽和電流(saturation current)。
請繼續參考第3圖及第9圖，在方法10的操作18中，中間功函數層134形成在底部功函數層132上、以及第一溝槽T1及第二溝槽T2中。在一些實施方式中，在第三溝槽T3及第四溝槽T4中的底部功函數層132的 頂表面與第一溝槽T1及第二溝槽T2中的中間功函數層134的底部144a位於相同的水平高度。因此，形成在第三溝槽T3及第四溝槽T4中的中間功函數層134的厚度與形成在第一溝槽T1及第二溝槽T2中的中間功函數層134的厚度相同。在一些實施方式中，中間功函數層134的功函數值大於底部功函數層132的功函數值。在一些實例中，中間功函數層134可以為導電材料，例如鎢(W)。中間功函數層134的形成可以與底部功函數層132相同或相似。具有高功函數值的中間功函數層134可以保持較高的次臨界電壓(sub-threshold voltage)，以減少通道漏電流(channel leak)。
請繼續參考第3圖及第9圖，在方法10的操作20中，頂部功函數層136形成在中間功函數層134上。在一些實施方式中，頂部功函數層136的功函數值小於中間功函數層134的功函數值。在一些實施方式中，頂部功函數層136可以包含與底部功函數層132相同或相似的低功函數材料。例如，頂部功函數層136包含多晶矽。頂部功函數層136的形成可以與底部功函數層132及中間功函數層134相同或相似。具有低功函數的頂部功函數層136可以減少半導體結構100的閘極引致之汲極漏電流(gate-induced drain leakage；GIDL)。
請繼續參考第3圖及第9圖，在方法10的操作22中，覆蓋層150形成在頂部功函數層136上，其填充第一溝槽T1、第二溝槽T2、第三溝槽T3及第四溝槽T4 的剩餘區域。在一些實施方式中，覆蓋層150包含氮化矽或其他合適的介電材料。在一些實施方式中，覆蓋層150藉由化學氣相沉積、原子層沉積或其他合適的製程形成。在一些實施方式中，形成覆蓋層150的方法可以包含形成介電材料(未圖示)以覆蓋字線結構(第一字線結構WL1、第二字線結構WL2、第三字線結構WL3及第四字線結構WL4)、介電層140、以及隔離結構120。然後執行諸如化學機械研磨(CMP)和/或回蝕等平坦化操作，從而去除一部分介電材料以形成覆蓋層150。換句話說，覆蓋層150的頂表面、介電層140的頂表面和隔離結構120的頂表面處於相同的水平高度。
在一些實施方式中，方法10更包含在第一溝槽T1及第二溝槽T2之間的主動區112中形成摻雜區116。在一些實施方式中，位線接觸210(繪示於第2圖)進一步形成在摻雜區116上並與其電連接。在一些實施方式中，電容220(繪示於第2圖)分別形成在位於隔離結構120與第一溝槽T1及隔離結構120與第二溝槽T2之間的主動區112的頂表面上，即電容220分別形成在摻雜區114上。結果，可以獲得第2圖所示的半導體結構100。
如上所述，根據本揭示的實施方式，提供一種半導體結構及其製造方法。半導體結構具有第一字線結構、第二字線結構、第三字線結構、以及第四字線結構。第三字線結構及第四字線結構分別具有底部功函數層、中間功函數層、以及頂部功函數層，其中中間功函數層的功函數大 於頂部功函數層的功函數及底部功函數層的功函數。具有低功函數值的底部功函數層可以提高飽和電流(saturation current)。具有高功函數的中間功函數層可以保持較高的次臨界電壓(sub-threshold voltage)，以減少通道漏電流(channel leak)。具有低功函數的頂部功函數層可以減少閘極引致之汲極漏電流(GIDL)。因此，可實現較高的驅動電流與較低的閾值電壓敏感度，且可以避免短通道效應。因此，可以改善半導體結構的效能。
儘管本揭示內容已根據某些實施方式具體描述細節，其他實施方式也是可行的。因此，所附請求項的精神和範圍不應限於本文所記載的實施方式。
本領域技術人員也應當理解，在不脫離本揭示內容的精神和範圍的情況下，對於本揭示內容所做的各種修改和變形是可行的。根據前述內容，本揭示內容旨在涵蓋可落入後續請求項範圍內的本揭示內容中的各種修改和變形。
110:基板
112:主動區
112a:內表面
114:第一源極/汲極區
116:第二源極/汲極區
120:隔離結構
132:底部功函數層
132a:底部
134:中間功函數層
136:頂部功函數層
140:介電層
144:底部部分
144a:底部
146:頂部部分
150:覆蓋層
210:位線接觸
220:電容
A-A’:截線
WL1:第一字線結構
WL2:第二字線結構
WL3:第三字線結構
WL4:第四字線結構

Claims (19)

  1. 一種半導體結構，包含：一基板，其中該基板具有被一隔離結構圍繞的一主動區；一第一字線結構及一第二字線結構設置在該主動區中並彼此分離；以及一第三字線結構及一第四字線結構設置在該隔離結構中，其中該第三字線結構及該第四字線結構分別包含：一底部功函數層；一中間功函數層位於該底部功函數層上；以及一頂部功函數層位於該中間功函數層上，其中該中間功函數層具有一功函數大於該頂部功函數層的一功函數及該底部功函數層的一功函數。
  2. 如請求項1所述之半導體結構，更包含多個第一源極/汲極區及一第二源極/汲極區，其中該第二源極/汲極區設置在該第一字線結構及該第二字線結構之間，且該些第一源極/汲極區及該第二源極/汲極區設置在該第一字線結構及該第二字線結構的相對兩側。
  3. 如請求項2所述之半導體結構，更包含多個電容電連接到該些第一源極/汲極區、以及一位線接觸電連接到該第二源極/汲極區。
  4. 如請求項1所述之半導體結構，其中該第一字線結構及該第二字線結構分別包含一底部部分及一頂部部分，其中該底部部分具有一功函數大於該頂部部分的一功函數。
  5. 如請求項4所述之半導體結構，其中該第一字線結構及該第二字線結構的該底部部分與該第三字線結構及該第四字線結構的該中間功函數層相同，該第一字線結構及該第二字線結構的該頂部部分與該第三字線結構及該第四字線結構的該頂部功函數層相同。
  6. 如請求項1所述之半導體結構，更包含一介電層位於該第一字線結構及該主動區的一內表面之間，以及位於該第二字線結構及該主動區的另一內表面之間。
  7. 如請求項1所述之半導體結構，其中該第三字線結構及該第四字線結構的一底部設置在該第一字線結構及該第二字線結構的一底部下方。
  8. 如請求項1所述之半導體結構，其中該中間功函數層的一底表面與該第一字線結構及該第二字線結構的一底表面位於相同的水平高度。
  9. 如請求項1所述之半導體結構，其中該頂部 功函數層的一頂表面與該第一字線結構及該第二字線結構的一頂表面位於相同的水平高度。
  10. 如請求項1所述之半導體結構，更包含一覆蓋層設置在該第一字線結構、該第二字線結構、該第三字線結構及該第四字線結構上。
  11. 如請求項10所述之半導體結構，其中該覆蓋層具有一頂表面與該隔離結構的一頂表面齊平。
  12. 一種製造半導體結構的方法，包含：提供一基板，其中該基板具有被一隔離層圍繞的一主動區；形成一第一溝槽及一第二溝槽於該主動區中，以及一第三溝槽及一第四溝槽於該隔離層中；分別形成一底部功函數層於該第三溝槽及該第四溝槽中；形成一中間功函數層於該底部功函數層上及該第一溝槽與該第二溝槽中；形成一頂部功函數層於該中間功函數層上，其中該中間功函數層具有一功函數大於該頂部功函數層的一功函數及該底部功函數層的一功函數；以及形成一覆蓋層於該頂部功函數層上，其中該覆蓋層填充該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽的一 剩餘區域。
  13. 如請求項12所述之方法，其中該基板包含一第一型半導體層及位於該第一型半導體層上的一第二型半導體層。
  14. 如請求項12所述之方法，其中該第三溝槽及該第四溝槽分別具有一深度大於該第一溝槽及該第二溝槽的一深度。
  15. 如請求項12所述之方法，在形成該底部功函數層之前，更包含形成一介電層於該第一溝槽及該第二溝槽的一內表面上。
  16. 如請求項12所述之方法，其中該第三溝槽及該第四溝槽中的該底部功函數層的一頂表面與該第一溝槽及該第二溝槽中的該中間功函數層的一底部位於相同的水平高度。
  17. 如請求項12所述之方法，更包含在該第一溝槽及該第二溝槽之間的該主動區中形成一摻雜區。
  18. 如請求項17所述之方法，更包含形成一 位線接觸電連接至該摻雜區。
  19. 如請求項12所述之方法，更包含分別形成多個電容於該隔離層與該第一溝槽之間的該主動區的一頂表面上、以及該隔離層與該第二溝槽之間的該主動區的一頂表面上。
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