TWI745185B - 畫素電路 - Google Patents

Abstract

一種畫素電路，畫素電路包括發光二極體、驅動電路及脈寬調變電路。驅動電路耦接發光二極體。驅動電路接收發光訊號來驅動發光二極體。脈寬調變電路耦接驅動電路。脈寬調變電路接收資料訊號。脈寬調變電路依據斜坡訊號及資料訊號調整發光二極體的顯示時間長度。

Description

畫素電路

本發明是有關於一種電路，且特別是有關於一種畫素電路。

傳統的畫素電路中，發光二極體會被串接電晶體所提供的電流驅動而發光，而該電晶體則可接收資料訊號的控制來調整電流，藉此調整發光二極體的顯示亮度。但資料訊號的擺幅往往會導致畫素電路中的一個或多個電晶體偏離預設的工作電壓準位，也就導致了發光二極體的顯示亮度與資料訊號所對應的顯示亮度之間的偏差。

為了改善畫素電路，通常的做法是加大畫素電路的驅動高電壓源與驅動低電壓源之間的電壓差，藉此改善畫素電路的電壓源範圍（voltage headroom）。但加大的驅動高電壓源又會造成畫素電路的消耗功率增加，不利於畫素電路的應用。

本發明提供一種畫素電路，其利用資料訊號來調整畫素電路的顯示時間長度。

本發明的畫素電路包括發光二極體、驅動電路及脈寬調變電路。驅動電路耦接發光二極體。驅動電路接收發光訊號來驅動發光二極體。脈寬調變電路耦接驅動電路。脈寬調變電路接收資料訊號。脈寬調變電路依據斜坡訊號及資料訊號調整發光二極體的顯示時間長度。

基於上述，畫素電路可利用驅動電路接收發光訊號以驅動發光二極體，並利用資料訊號來調整畫素電路的顯示時間長度。據此，畫素電路可緩解對於電壓源範圍的需求，並同時提升畫素電路的顯示品質。

圖1為本發明實施例一畫素電路1的方塊示意圖。畫素電路包括發光二極體（light emitting-diode, LED）D1、驅動電路10及脈寬調變（pulse width modulation, PWM）電路11。驅動電路10耦接發光二極體D1，驅動電路10可接收發光訊號EM的控制來驅動發光二極體D1。脈寬調變電路11耦接驅動電路10，脈寬調變電路接收資料訊號Vdata，脈寬調變電路可依據斜坡訊號（未繪示於圖1）及資料訊號Vdata來調整發光二極體D1的顯示時間長度，其中發光訊號EM在各個畫框時間可具有相同的致能時間長度。如此一來，畫素電路1的驅動電路10可透過發光訊號EM來驅動發光二極體D1，且畫素電路1的脈寬調變電路11可以透過資料訊號Vdata來調整發光二極體D1的顯示時間長度。

詳細而言，發光二極體D1可例如但非僅限於有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot,QD，可例如為QLED、QDLED )，螢光(fluorescence)、磷光(phosphor)等其他適合之材料，其上述材料的任意排列組合。

驅動電路10耦接於發光二極體D1。驅動電路10接收發光訊號EM的控制。驅動電路10可在發光訊號EM致能時提供電流來驅動發光二極體D1進行顯示。

脈寬調變電路11耦接驅動電路10。脈寬調變電路11接收資料訊號Vdata，並依據斜坡訊號及資料訊號Vdata來調整發光二極體D1的顯示時間長度。脈寬調變電路11用來調整顯示時間長度的斜坡訊號可由外部電路所產生，或者是透過脈寬調變電路11本身所產生，本發明對此並不加以限制。在一實施例中，脈寬調變電路11可將斜坡訊號及資料訊號Vdata加總，並依據斜坡訊號及資料訊號Vdata的加總來控制發光二極體D1的顯示時間長度。在一實施例中，脈寬調變電路11可依據資料訊號Vdata調整斜坡訊號的斜率，並以該斜坡訊號調整發光二極體D1的顯示時間長度。

簡言之，由於畫素電路1是透過資料訊號Vdata來發光二極體D1的顯示時間長度，用來提供至驅動電路10的發光訊號EM在每個畫框時間中可具有相同的致能時間長度以及相同的致能電壓準位，進而有效避免發光訊號EM的變動振幅導致驅動電路10中的部分電晶體偏離預設的工作電壓準位，例如是進入線性區（linear region）。也就是說，畫素電路1可在不需要提高驅動高電壓源的情況下即可有效改電壓源範圍（voltage headroom），一方面可避免在提高驅動高電壓源所帶來的高功耗問題，另一方面又可同時保持驅動電路10中各個電晶體的工作電壓準位不偏移，使畫素電路1進行高品質且線性的顯示操作。

圖2A為本發明實施例一畫素電路2的示意圖。畫素電路2包括發光二極體D1、驅動電路20及脈寬調變電路21。在本實施例中，驅動電路20可接收發光訊號EM，且發光訊號EM在各個畫框時間中具有相同的致能時間長度。脈寬調變電路21可接收斜坡訊號Vsweep及資料訊號Vdata，脈寬調變電路21可將斜坡訊號Vsweep及資料訊號Vdata進行加總，以據此調整發光二極體D1的顯示時間長度。

驅動電路20包括電晶體200～205及電容C21。電晶體200的第一端耦接於發光二極體D1。電晶體201的第一端耦接電晶體200的第二端，電晶體201的第二端接收驅動低電壓源VSS，電晶體201的控制端接收發光訊號EM。電晶體202的第一端接收驅動低電壓源VSS，電晶體202的第二端間接耦接電晶體200的控制端，電晶體202的控制端接收發光訊號EM。電晶體203的第一端接收參考電壓Vref1，電晶體203的第二端耦接第三電晶體的第二端，電晶體203的控制端接收控制訊號S23。電晶體204的第一端耦接電晶體200的控制端，電晶體204的第二端耦接該電晶體200的第一端，電晶體204的控制端接收控制訊號S23。電晶體205的第一端耦接電晶體200的第一端，電晶體205的第二端接收參考電壓Vref2，電晶體205的控制端接收控制訊號S21。電晶體206的第一端耦接電晶體200及電晶體201之間，電晶體206的第二端接收驅動高電壓源VDD，電晶體206的控制端接收控制訊號S22。電容C21耦接電晶體202的第二端以及電晶體200的控制端之間。

脈寬調變電路21包括電晶體210～213及電容C22。電晶體210的第一端耦接電晶體200的控制端，電晶體210的第二端接收控制訊號S23。電晶體211的第一端耦接電晶體200的控制端，電晶體211的控制端接收控制訊號S22。電晶體212的第一端耦接電晶體211的第二端，電晶體212的第二端接收資料訊號Vdata，電晶體212的控制端耦接電晶體212的第一端。電晶體213的第一端接收該參考電壓Vref2，電晶體213的第二端耦接電晶體210的控制端，電晶體213的控制端接收控制訊號S21。電容C22的第一端接收斜坡訊號Vsweep，電容C22的第二端耦接電晶體210的控制端。

圖2B為本發明實施例一畫素電路2的操作波型示意圖，圖2B中繪示了控制訊號S21～S23、發光訊號EM及斜坡訊號Vsweep在時間區間T21～T23中的電壓波型，接下來請共同參考圖2A、2B來理解下方關於畫素電路2的操作說明。

在時間區間T21中，控制訊號S21、S23可為高邏輯電壓準位，且控制訊號S22、發光訊號EM可為低邏輯電壓準位。如此一來，電晶體200、203、204、205、213可為導通，參考電壓Vref1被提供到節點N23，參考電壓Vref2被提供到節點N21、N22、N24。因此，在時間區間T21中，電容C21、C22的端電壓可被重置。

在時間區間T22中，控制訊號S22、S23可為高邏輯電壓準位，且控制訊號S21、發光訊號EM可為低邏輯電壓準位。如此一來，電晶體200、204、206、211、212可為導通。透過電晶體200、204、206、211、212的導通，節點N21的電壓準位VN21、節點N22的電壓準位VN22、節點N23的電壓準位VN23及節點N24的電壓準位VN24可為： VN21 = VDD + Vth200 VN22 = VDD VN23 = Vref1 VN24 = Vdata + Vth212 其中Vth200為電晶體200的閾值電壓，Vth212為電晶體212的閾值電壓。因此，在時間區間T22中，節點N21可儲存有關於電晶體200的閾值電壓Vth200的電壓資訊，節點N24可儲存有關於電晶體212閾值電壓Vth212的電壓資訊。

在一實施例中，參考電壓Vref2可大於驅動高電壓源VDD，例如說驅動高電壓源Vref2可為3V，而驅動高電壓源VDD可為2V。如此一來，當電晶體206在時間區間T22剛導通時，電晶體200第一端的電壓準位可為參考電壓Vref2，且電晶體200第二端的電壓準位可為驅動高電壓源VDD，電晶體200的第一端以及節點N21才能藉由電晶體200的導通，來儲存關於電晶體212值電壓Vth212的電壓資訊。

在時間區間T23中，控制訊號S21～S23可為低邏輯電壓準位，發光訊號EM可為高邏輯電壓準位，且斜坡訊號Vsweep可改變了電壓差值dV1後，以預設的斜率漸增。更具體而言，在時間區間T23起始時，電晶體200、201、202可為導通。節點N21的電壓準位VN21、節點N23的電壓準位VN23及節點N24的電壓準位VN24可為： VN21 = VDD +Vth200 + (VSS – Vref1) VN23 = VSS VN24 = Vdata + Vth212 – dV1 針對節點N21的電壓準位VN21而言，隨著電容C21的第一端由參考電壓Vref1改變為驅動低電壓源VSS，電容C21的第二端也被下拉相同的電壓值。針對節點N24的電壓準位VN24而言，由於電容C22第一端的斜坡電壓Vsweep改變了電壓差值dV1，電容C22的第二端也被下拉了相同的電壓差值dV1。因此，在時間區間T23起始時，電晶體200可被致能而導通，進而提供電流來驅動發光二極體D1來進行顯示。

在時間區間T23的起始之後，隨著斜坡訊號Vsweep的逐漸增加，節點N24的電壓準位VN24也被同樣地推升，直到節點N24的電壓準位VN24達到： VN24 = S23 + Vth210 其中，S23為控制訊號S23的電壓值，Vth210為電晶體210的閾值電壓。也就是說，當斜坡電壓Vsweep增加到使得電晶體210的控制端與第二端之間的電壓差大於等於電晶體210本身的閾值電壓Vth210時，電晶體210可被導通，進而將節點N21的電壓準位下拉至與控制訊號S23的電壓值，進而控制電晶體200為截止，且停止提供電流至發光二極體D1以停止顯示。

如此一來，脈寬調變電路21即可儲存資料訊號Vdata的電壓值，且以斜坡訊號Vsweep來推升資料訊號Vdata，藉此以斜坡訊號Vsweep及資料訊號Vdata的總和來控制電晶體200的致能或禁能，進而調整發光二極體D1的顯示時間長度。當資料訊號Vdata的電壓值為相對高時，發光二極體D1可具有相對短的顯示時間長度；當資料訊號Vdata的電壓值為相對低時，發光二極體D1可具有相對長的顯示時間長度。

另一方面而言，由於節點N21、N24皆儲存有關於電晶體200、212的閾值電壓Vth200、Vth212資訊，藉此補償電晶體200、210。也就是說，節點N21所儲存的閾值電壓Vth200可補償電晶體200的切換操作，節點N24所儲存的閾值電壓Vth212可補償電晶體210的切換操作，使電晶體200、210的切換可獨立於閾值電壓Vth200、Vth210，只要電晶體210、212兩者為互相匹配的電晶體即可。因此，畫素電路2在進行驅動時可有效地排除由於製程變異產生的電流及/或電壓偏移，進而提升畫素電路2的顯示品質。

簡言之，驅動電路20可以相同致能時間長度以及相同電壓準位的發光訊號EM進行驅動以提供電流給發光二極體D1，脈寬調變電路21可以斜坡訊號Vsweep來調整發光二極體D1的顯示時間長度。因此，畫素電路2可在不需要提高驅動高電壓源的情況下即可有效改電壓源範圍，一方面可避免在提高驅動高電壓源所帶來的高功耗問題，另一方面又可同時保持驅動電路20中各個電晶體的工作電壓準位不偏移，使畫素電路2進行高品質且線性的顯示操作。

圖3A為本發明實施例一畫素電路3的示意圖。畫素電路3包括發光二極體D1、驅動電路30及脈寬調變電路31。在本實施例中，驅動電路30可接收發光訊號EM，且發光訊號EM在各個畫框時間中具有相同的致能時間長度。脈寬調變電路31可接收斜坡訊號Vsweep及資料訊號Vdata，脈寬調變電路31可將斜坡訊號Vsweep及資料訊號Vdata進行加總，以據此調整發光二極體D1的顯示時間長度。

驅動電路30包括電晶體300～304及電容C31、32。電晶體300的第一端間接耦接於發光二極體D1，電晶體300的第二端接收驅動低電壓源VSS，電晶體300的控制端耦接節點N31。電晶體301的第一端耦接發光二極體D1，電晶體301的第二端耦接第一電晶體300的第一端，電晶體301的控制端接收發光訊號EM。電晶體302的第一端接收參考電壓Vref1，電晶體302的第二端耦接節點N32，電晶體302的控制端接收控制訊號S33。電晶體303的第一端接收斜坡訊號Vsweep，電晶體303的第二端耦接節點N31，電晶體303的控制端接收控制訊號S31。電晶體304的第一端耦接電晶體300的控制端，電晶體304的第二端耦接電晶體300的第一端，電晶體304的控制端接收控制訊號S32。電容C31的第一端接收驅動低電壓源VSS且第二端耦接節點N32。電容C32的第一端耦接電容C31的第二端，且電容C32的第二端耦接電晶體300的控制端。

脈寬調變電路31包括電晶體310～313及電容C33。電晶體310的第一端耦接節點N32，並間接耦接於電晶體300的控制端，電晶體310的第二端接收參考電壓Vref2。電晶體311的第一端耦接電晶體310的控制端，電晶體311的控制端接收控制訊號S32。電晶體312的第一端耦接電晶體311的第二端，第二端接收資料訊號Vdata，電晶體312的控制端耦接電晶體312的第一端。電晶體313的第一端接收斜坡訊號Vsweep，電晶體313的第二端耦接電晶體310的控制端，電晶體313的控制端接收控制訊號S31。電容C33的第一端耦接電晶體310的控制端，電容C33的第二端接收斜坡訊號Vsweep。

圖3B為本發明實施例一畫素電路3的操作波型示意圖，圖3B中繪示了控制訊號S31～S33、發光訊號EM及斜坡訊號Vsweep在時間區間T31～T35中的電壓波型，接下來請共同參考圖3A、3B來理解下方關於畫素電路3的操作說明。

在時間區間T31中，控制訊號S31可為高邏輯電壓準位，電晶體303、313可被致能而導通。高邏輯電壓準位的電壓可被提供至節點N31、N33。由於電晶體310受控於節點N33的電壓準位，故電晶體310可被致能而導通，使參考電壓Vref2被提供至節點N32，節點N31、N32、N33的電壓準位VN31、VN32、VN33可為： VN31 = VN33 = VH VN32 = Vref2 其中，VH可為斜坡訊號Vsweep的高邏輯電壓準位。如此一來，在時間區間T31中，電容C31～C33的端電壓都可被重置。

在時間區間T32中，控制訊號S32可為高邏輯電壓準位，電晶體304、311可被致能而導通，節點N31、N32、N33的電壓準位VN31、VN32、VN33可為： VN31 = VSS + Vth300 VN32 = Vref2 VN33 = Vdata + Vth312 其中，Vth300為電晶體300的閾值電壓，Vth312為電晶體312的閾值電壓。因此，在時間區間T32中，節點N31可儲存有關於電晶體300的閾值電壓Vth300的電壓資訊，節點N33可儲存有關於電晶體312閾值電壓Vth312的電壓資訊。

在時間區間T33中，控制訊號S33可為高邏輯電壓準位，電晶體303可被致能而導通，電壓Vref1可被提供至節點N32，節點N31、N32、N33的電壓準位VN31、VN32、VN33可為： VN31 = VSS + Vth300 + (Vref1 – Vref2) VN32 = Vref1 VN33 = Vdata + Vth312 – dV2 針對節點N31的電壓準位VN31而言，在時間區間T32起始時，電容C32第一端的電壓準位可由參考電壓Vref2改變為參考電壓Vref1，使電容C32第二端也被下拉相同的電壓值。針對節點N33的電壓準位VN33而言，由於電容C33第二端的斜坡電壓Vsweep改變了電壓差值dV2，電容C33的第一端也被下拉了相同的電壓差值dV2。

在時間區間T34中，發光訊號EM可為高邏輯電壓準位，電晶體301可被致能而導通。在時間區間T34起始時，節點N31、N32、N33的電壓準位VN31、VN32、VN33可為： VN31 = VSS + Vth300 + (Vref1 – Vref2) VN32 = Vref1 VN33 = Vdata + Vth312 – dV2 電晶體300可受控於節點N31的電壓準位VN31而為導通，電晶體301可受控於發光訊號EM而為導通，電晶體310可受控於節點N33的電壓準位VN33而為截止。因此，驅動電路30可提供電流至發光二極體D1來進行顯示。

在時間區間T34的起始之後，隨著斜坡訊號Vsweep的逐漸增加，節點N33的電壓準位VN33也被同樣地推升，直到節點N33的電壓準位VN33達到： VN33 = Vref2 + Vth310 其中，Vth310為電晶體310的閾值電壓。也就是說，當斜坡電壓Vsweep增加到使得電晶體310的控制端與第二端之間的電壓差大於等於電晶體310本身的閾值電壓Vth310時，電晶體310可被導通，進而將節點N32的電壓準位下拉至參考電壓Vref2，進而控制電晶體300禁能而截止，且停止提供電流至發光二極體D1以停止顯示。

最後，在時間區間T35中，控制訊號S31～S35及發光訊號EM可為低邏輯電壓準位，畫素電路3不進行顯示。

由於畫素電路3可將關於電晶體300、312的閾值電壓Vth300、Vth312資訊儲存在節點N31、N33，透過互相匹配電晶體310、312的設置，可藉以補償電晶體300、310的切換操作，使電晶體300、310的切換可獨立於閾值電壓Vth300、Vth310，只要電晶體310、312兩者為互相匹配的電晶體即可。因此，畫素電路3在進行驅動時可有效地排除由於製程變異產生的電流及/或電壓偏移，進而提升畫素電路3的顯示品質。

另外，在本實施例中，由於電容C31的第一端連接於驅動低電壓源VSS，且電容C32的第二端儲存有關於驅動低電壓源VSS的電壓資訊，如此一來，隨著驅動低電壓源VSS由電源供應電路經由金屬導線被提供至畫素電路3時，當驅動低電壓源VSS經由金屬導線而被提供至畫素電路3時，驅動低電壓源VSS由於金屬導線的電阻性所產生的壓降可同時反映在電容C31、C32的兩端而被消除，因而有效避免金屬導線的電阻性影響提供至發光二極體D1的電流。

簡言之，驅動電路30可以相同致能時間長度以及相同電壓準位的發光訊號EM進行驅動以提供電流給發光二極體D1，脈寬調變電路31可以斜坡訊號Vsweep來調整發光二極體D1的顯示時間長度。因此，畫素電路3可在不需要提高驅動高電壓源的情況下即可有效改電壓源範圍，一方面可避免在提高驅動高電壓源所帶來的高功耗問題，另一方面又可同時保持驅動電路30中各個電晶體的工作電壓準位不偏移，使畫素電路3進行高品質且線性的顯示操作。

圖4A為本發明實施例一畫素電路4的示意圖。畫素電路4包括發光二極體D1、驅動電路40及脈寬調變電路41。在本實施例中，驅動電路20可接收發光訊號EM，且發光訊號EM在各個畫框時間中具有相同的致能時間長度。驅動電路40可依據脈寬調變電路41的控制而在驅動電路40內部的節點N43產生斜坡訊號，且脈寬調變電路41可依據資料訊號Vdata調整斜坡訊號的斜率，以據此調整發光二極體D1的顯示時間長度。

驅動電路40包括電晶體400～405及電容C41、C42。電晶體400的第一端耦接於發光二極體D1，電晶體400的第二端接收驅動低電壓源VSS。電晶體401的第一端耦接電晶體400的控制端，電晶體401的第二端接收驅動低電壓源VSS，電晶體401的控制端接收發光訊號EM。電晶體402的第一端接收參考電壓Vref1，電晶體402的第二端間接耦接電晶體400的控制端。電晶體403的第一端耦接電晶體402的第二端，電晶體403的第二端接收控制訊號S42。電晶體404的第一端接收參考電壓Vref2，電晶體404的第二端耦接電晶體402的控制端，電晶體404的控制端接收發光訊號EM。電晶體405的第一端間接耦接電晶體404的第二端且直接耦接電晶體403的控制端，電晶體405的第二端接收參考電壓Vref3，電晶體405的控制端接收發光訊號EM。電容C41耦接於電晶體402的第二端及電晶體400的控制端之間。電容C42耦接於電晶體404的第二端及電晶體405的第一端之間。在一實施例中，電晶體400、401、403～405可為N型電晶體，電晶體402可為P型電晶體。

脈寬調變電路41包括電晶體410～414及電容C43。電晶體410的第一端間接耦接電晶體400的控制端，電晶體410的第二端接收參考電壓Vref3。電晶體411的第一端耦接電晶體410的控制端，電晶體411的控制端接收控制訊號S41。電晶體412的第一端耦接電晶體411的第二端，電晶體412的第二端接收資料訊號Vdata，電晶體412的控制端耦接電晶體412的第一端。電晶體413耦接於電晶體410及驅動電路40之間，電晶體413的第一端耦接電晶體410的第一端，電晶體413的第二端耦接驅動電路40中電晶體404的第二端，電晶體413的控制端接收發光訊號EM。電晶體414的第一端耦接電晶體410的控制端，電晶體414的第二端接收驅動高電壓源VDD，電晶體414的控制端接收控制。電容C43耦接於電晶體410的第二端及電晶體410的控制端之間。在一實施例中，電晶體410～412、414可為N型電晶體，電晶體413可為P型電晶體。

圖4B為本發明實施例一畫素電路4的操作波型示意圖，圖4B中繪示了控制訊號S41、S42及發光訊號EM在時間區間T41～T44中的電壓波型，接下來請共同參考圖4A、4B來理解下方關於畫素電路4的操作說明。

在時間區間T41中，控制訊號S41及發光訊號EM可為高邏輯電壓準位。電晶體401、404、405、414可被致能而導通，節點N41、N42、N43、N44、N45的電壓準位VN41、VN42、VN43、VN44、VN45可為： VN41 = VSS VN42 = VL VN43 = Vref2 VN44 = Vref3 VN45 = VDD 其中VL為控制訊號S42的低邏輯電壓準位。更進一步而言，當電晶體405被發光訊號EM致能而導通時，參考電壓Vref3可被提供至節點N44，其中參考電壓Vref3可例如為高邏輯電壓準位。電晶體403因而被參考電壓Vref3致能而導通，控制訊號S42的低邏輯電壓準位VL也就被提供至節點N42。因此，在時間區間T41中，電容C41～C43的端電壓都可被重置。另外，節點N45的電壓準位VN45可控制電晶體410致能而導通。

在時間區間T42中，控制訊號S42及發光訊號EM可為高邏輯電壓準位。電晶體404、405、411可被致能而導通，節點N41、N42、N43、N44、N45的電壓準位VN41、VN42、VN43、VN44、VN45可為： VN41 = VSS VN42 = Vref3 – Vth403 VN43 = Vref2 VN44 = Vref3 VN45 = Vdata + Vth412 其中，Vth403為電晶體403的閾值電壓，Vth412為電晶體412的閾值電壓。詳細而言，節點N41、N43、N44的電壓準位VN41、VN43、VN44保持不變。針對節點N42的電壓準位而言，電晶體403可被參考電壓Vref3致能而導通，故節點N42可透過電晶體403的導通而被控制訊號S42上拉，直到電晶體403的控制端與第一端之間的電壓差等於電晶體403的閾值電壓Vth403。針對節點N45的電壓準位VN45而言，透過電晶體411的導通，節點N45的電壓準位VN45可被資料訊號Vdata下拉，直到電晶體412的控制端與第二端之間的電壓差等於電晶體412的閾值電壓Vth412。因此，在時間區間T42中，節點N42可儲存有關於電晶體403的閾值電壓Vth403的電壓資訊，節點N45可儲存有關於電晶體412閾值電壓Vth412的電壓資訊。

在時間區間T43中，發光訊號EM可為低邏輯電壓準位。在時間區間T43起始時，電晶體401、404、405可被禁能而截止，電晶體413可被致能而導通。因此，在時間區間T43起始時，節點N41、N42、N43、N44、N45的電壓準位VN41、VN42、VN43、VN44、VN45可為： VN41 = VSS + VL – Vref3 + Vth403 VN42 = VL VN43 = Vref2 – Vsweep VN44 = Vref3 – Vsweep VN45 = Vdata + Vth412 其中VL為控制訊號S42的低邏輯電壓準位，Vsweep為電晶體410、413對節點N43放電所產生的斜坡訊號。

首先針對節點N43的電壓準位VN43而言，電晶體413可被低邏輯電壓準位的發光訊號EM致能而導通，使的串聯電晶體410、413對節點N43進行放電，並產生斜坡訊號Vsweep。更具體而言，節點N43的放電電流可被節點N45的電壓準位VN45所控制，也就是說，脈寬調變電路41可依據節點N45中所儲存的資料訊號Vdata的電壓值來調整在節點N43上所產生的斜坡訊號Vsweep的斜率。而在時間區間T43的起始時，節點N43的電壓準位VN43可保持電晶體402禁能而截止。

針對節點N44的電壓準位VN44而言，隨著脈寬調變電路41施加在電容C42第一端的斜坡訊號Vsweep變化，電容C42第二端的電壓準位VN44也會以同樣的電壓差值被改變，使的電壓準位VN44被逐漸下拉。而在時間區間T43的起始時，節點N44的電壓準位VN44可保持電晶體403致能而導通。

針對節點N42的電壓準位VN42而言，在時間區間T43起始時，由於電晶體403導通的緣故，節點N42的電壓準位VN42會由VN42 = Vref3 – Vth403被改變為VN42 = VL。

針對節點N41的電壓準位VN41而言，在時間區間T43起始時，由於電容C41的第一端由VN42 = Vref3 – Vth403被改變為VN42 = VL，電容C41的第二端也會被改變相同的電壓差值，使電壓準位VN41 = VSS + VL – Vref3 + Vth403。而在時間區間T43起始時，電壓準位VN41可保持電晶體400禁能而截止。

在時間區間T43起始之後，隨著電壓準位VN43、VN44的電壓準位VN43、VN44逐漸下降，電晶體402可被致能而導通，電晶體403可被禁能而截止，造成電晶體400控制端電壓被上拉，使得電晶體400被致能而導通，並提供電流至發光二極體D1。

詳細而言，當電晶體402的控制端與其第一端之間的電壓差大於等於電晶體402的閾值電壓Vth402時，電晶體402可被致能而導通。當電晶體403的控制端與其第二端之間的電壓差小於等於電晶體403的閾值電壓Vth403時，電晶體可被禁能而截止。當電容C41第一端的電壓準位VN42被上拉時，電容C41第二端的電壓準位VN41也會被上拉，因而控制電晶體400為致能。也就是說，當資料訊號Vdata所控制的斜坡訊號Vsweep具有較陡的斜率時，電晶體400可較快被導通，且發光二極體D1可具有較長的顯示時間長度。當資料訊號Vdata所控制的斜坡訊號Vsweep的具有較平緩的斜率時，電晶體400可較慢被導通，且發光二極體D1可具有較短的顯示時間長度。在時間區間T43的最終，節點N41、N42、N43、N44、N45的電壓準位VN41、VN42、VN43、VN44、VN45可為： VN41 = VSS – Vref3 + Vth403 +Vref1 VN42 = Vref1 VN43 = Vref3 VN44 = 2Vref3 – Vref2 VN45 = Vdata + Vth412

在時間區間T44中，控制訊號S41、S42可為高邏輯電壓準位，發光訊號EM可為低邏輯電壓準位，畫素電路4可據此不進行顯示。

由於節點N42、N45皆儲存有關於電晶體403、412的閾值電壓Vth403、Vth412資訊，藉此補償電晶體400、410。也就是說，節點N42所儲存的閾值電壓Vth403可補償電晶體400的切換操作，節點N45所儲存的閾值電壓Vth412可補償電晶體410的切換操作，使電晶體400、410的切換可獨立於閾值電壓Vth400、Vth410，只要電晶體400、403為互相匹配的電晶體，且電晶體410、412為互相匹配的電晶體即可。因此，畫素電路4在進行驅動時可有效地排除由於製程變異產生的電流及/或電壓偏移，進而提升畫素電路4的顯示品質。

簡言之，驅動電路40可以相同致能時間長度以及相同電壓準位的發光訊號EM進行驅動以提供電流給發光二極體D1，脈寬調變電路41可以在畫素電路4的內部產生斜坡訊號來調整發光二極體D1的顯示時間長度。因此，畫素電路4可在不需要提高驅動高電壓源的情況下即可有效改電壓源範圍，一方面可避免在提高驅動高電壓源所帶來的高功耗問題，另一方面又可同時保持驅動電路40中各個電晶體的工作電壓準位不偏移，使畫素電路4進行高品質且線性的顯示操作。

圖5A為本發明實施例一畫素電路5的示意圖。畫素電路5包括發光二極體D1、驅動電路50及脈寬調變電路51。在本實施例中，驅動電路50可接收發光訊號EM，且發光訊號EM在各個畫框時間中具有相同的致能時間長度。脈寬調變電路51可接收斜坡訊號Vsweep及資料訊號Vdata，脈寬調變電路51可將斜坡訊號Vsweep及資料訊號Vdata進行加總，以據此調整發光二極體D1的顯示時間長度。

驅動電路50包括電晶體500～502及電容C51。電晶體500的第一端耦接發光二極體D1，電晶體500的第二端接收驅動低電壓源VSS。電晶體501的第一端接收驅動低電壓源VSS，電晶體501的第二端間接耦接電晶體500的控制端，電晶體501的控制端接收發光訊號EM。電晶體502的第一端接收參考電壓Vref1，電晶體502的第二端耦接電晶體501的第二端，電晶體502的控制端接收控制訊號S54。電容C51耦接電晶體501的第二端以及電晶體500的控制端之間。

脈寬調變電路51包括電晶體510～514及電容C52、C53。電晶體510的第一端耦接電晶體500的控制端，電晶體510的第二端接收參考電壓Vref2。電晶體511的第一端耦接電晶體510的控制端，電晶體511的第二端耦接電晶體510的第一端，電晶體511的控制端接收控制訊號S52。電晶體512的第一端接收資料訊號Vdata，電晶體512的第二端耦接節點N53，電晶體512的控制端接收控制訊號S53。電晶體513的第一端耦接電晶體512的第二端，電晶體513的第二端接收參考電壓Vref3，電晶體513的控制端接收控制訊號S52。電晶體514的第一端耦接電晶體510的控制端，電晶體514的第二端接收參考電壓Vref3，電晶體514的控制端接收控制訊號S51。電容C52的第一端接收斜坡訊號Vsweep，電容C52的第二端耦接節點N53，也就是耦接在電晶體512及電晶體513之間。電容C53耦接於節點N53及節點N54之間。也就是說，電容C53的第一端耦接在電晶體512及電晶體513之間，電容C53的第二端耦接在電晶體510的控制端。

圖5B為本發明實施例一畫素電路5的操作波型示意圖，圖5B中繪示了控制訊號S51～S54、發光訊號EM、參考電壓Vref2及斜坡訊號Vsweep在時間區間T51～T54中的電壓波型，接下來請共同參考圖5A、5B來理解下方關於畫素電路5的操作說明。

在時間區間T51中，控制訊號S51、S52、S54、參考電壓Vref2可為高邏輯電壓準位。電晶體502、511、513、514可被致能而導通。另外，由於參考電壓Vref2為高邏輯電壓準位，故電晶體510的控制端與第二端之間的電壓差小於其本身的閾值電壓，導致電晶體510被禁能而截止。節點N51、N52、N53、N54的電壓準位VN51、VN52、VN53、VN54可為： VN51 = VN53 = VN54 = VL VN52 = Vref1 其中VL可為參考電壓Vref2、Vref3的低邏輯電壓準位。如此一來，在時間區間T51中，電容C51～C53的端電壓都可被重置。

在時間區間T52中，控制訊號S52、S54可為高邏輯電壓準位，控制訊號S51、S53、斜坡訊號Vsweep可為低邏輯電壓準位，而參考電壓Vref2則是由高邏輯電壓準位被下拉到低邏輯電壓準位VL2。電晶體502、510、511、513可被致能而導通。節點N51、N52、N53、N54的電壓準位VN51、VN52、VN53、VN54可為： VN51 = VN54 = VL + Vth510 VN52 = Vref1 VN53 = VL 針對節點N51、N54的電壓準位VN51、VN54而言，隨著控制訊號S51由高邏輯電壓準位改變成低邏輯電壓準位，電晶體514被禁能而截止。在一實施例中，驅動低電壓源VSS可例如為0V，參考電壓Vref3可例如為-2V，參考電壓Vref2的低邏輯電壓準位VL2可為-4V。如此一來，電晶體510可被其控制端及第二端的電壓差所致能而導通，進而對電容C51的第二端進行放電。而電晶體510會對節點N51的電壓準位VN51持續放電，直到電晶體510的控制端與第二端之間的電壓差等於電晶體510本身的閾值電壓Vth510時。因此，節點N54可儲存有關於電晶體510的閾值電壓Vth510的電壓資訊。

在時間區間T53中，控制訊號S54可為高邏輯電壓準位，控制訊號S51、S52、發光訊號EM、斜坡訊號Vsweep可為低邏輯電壓準位，參考電壓Vref2可為低邏輯電壓準位VL。電晶體502可被致能而導通。另外，控制訊號S53可包含控制訊號S53[N]、S53[N+1]，以分別控制不同列的畫素電路5，而控制訊號S53[N]、S53[N+1]可依序被切換至高邏輯準位，使各列的畫素電路5可依序寫入資料訊號Vdata，其中控制訊號S53的數量可當然依據畫素電路5或畫素電路5所應用的顯示裝置需求而調整，本發明對此不加以限制。節點N51、N52、N53、N54的電壓準位VN51、VN52、VN53、VN54可為： VN51 = VL + Vth510 VN52 = Vref1 VN53 = Vdata VN54 = VL + Vth510 + (Vdata - VL) 針對節點N53、N54的電壓準位VN53、VN54而言，隨著電晶體512被控制訊號S53致能而導通，節點N53的電壓準位VN53由低邏輯電壓準位VL被改變至資料訊號Vdata，而同樣的電壓差也會反映在電容C53第二端上，使得節點N54的電壓準位VN54被改變相同的電壓值。因此，電晶體510會被節點N54的電壓準位VN54禁能而截止。因此，在時間區間T53中，脈寬調變電路51可將資料訊號Vdata儲存在節點N53、N54。

在時間區間T54中，控制訊號S51～S54可為低邏輯電壓準位，發光訊號EM可為高邏輯電壓準位，參考電壓Vref2可為低邏輯電壓準位VL，且斜坡訊號Vsweep可以預設斜率漸增。電晶體501可被發光訊號EM致能而導通，而在時間區間T54起始時，節點N51、N52、N53、N54的電壓準位VN51、VN52、VN53、VN54可為： VN51 = VL + Vth510 + (VSS – Vref1) VN52 = VSS VN53 = Vdata VN54 = VL + Vth510 + (Vdata - VL) 針對節點N51、N52的電壓準位VN51、VN52而言，隨著電晶體501被致能而導通，節點N52的電壓準位VN52由參考電壓Vref1被改變至驅動低電壓源VSS，而同樣的電壓差也會反映在電容C51第二端上，使得節點N51的電壓準位VN51被改變相同的電壓值。如此一來，電晶體500可被節點N51的電壓準位VN51致能而導通，驅動電路50即可提供電流至發光二極體D1來進行顯示。

在時間區間T54的起始之後，電晶體500會持續導通使發光二極體D1進行顯示。但隨著斜坡訊號Vsweep的漸增，節點N53、N54的電壓準位VN53、VN54也會被推升與斜坡訊號Vsweep的改變量相同的電壓值，直到電晶體510的控制端與第二端之間的電壓差大於等於電晶體510本身的閾值電壓Vth510時，也就是當節點N54的電壓準位VN54為： VN54 = Vref2 + Vth510 電晶體510可被致能而導通。如此一來，節點N51的電壓準位VN51可透過電晶體510而被下拉為參考電壓Vref2，而電晶體500也會被下拉的電壓準位VN51禁能而截止，並停止提供電流至發光二極體D1。

具體而言，當資料訊號Vdata的電壓值為相對高時，發光二極體D1可具有相對短的顯示時間長度；當資料訊號Vdata的電壓值為相對低時，發光二極體D1可具有相對長的顯示時間長度。故驅動電路51可依據斜坡訊號Vsweep及資料訊號Vdata調整發光二極體D1的顯示時間長度。

另一方面，由於在時間區間T54中，節點N51的電壓準位VN51儲存有關於電晶體510的閾值電壓Vth510的電壓資訊，因此在電壓準位VN51被推升以提供電流至發光二極體D1來進行顯示時，節點N51所儲存的閾值電壓Vth510可與電晶體500的閾值電壓Vth500互相抵消。也就是說，電晶體500可在不受到閾值電壓Vth500的影響之下提供電流至發光二極體D1。相似地，節點N54中所儲存有關於電晶體510的閾值電壓Vth510的電壓資訊亦可用於補償電晶體510的切換操作，使電晶體510被節點N54的電壓準位VN54致能而導通的時間點，不會受到電晶體510的閾值電壓Vth510影響，只要電晶體500、510為互相匹配的電晶體即可。因此，畫素電路5可排除製程變異所帶來的影響。

簡言之，驅動電路50可以相同致能時間長度以及相同電壓準位的發光訊號EM進行驅動以提供電流給發光二極體D1，脈寬調變電路51可以斜坡訊號Vsweep來調整發光二極體D1的顯示時間長度。因此，畫素電路5可在不需要提高驅動高電壓源的情況下即可有效改電壓源範圍，一方面可避免在提高驅動高電壓源所帶來的高功耗問題，另一方面又可同時保持驅動電路50中各個電晶體的工作電壓準位不偏移，使畫素電路5進行高品質且線性的顯示操作。

綜上所述，本發明的畫素電路是以資料訊號來調整發光二極體的顯示時間，以調整發光二極體所發出的亮度。畫素電路可以固定的電流來驅動發光二極體，因此可有效改善畫素電路中的電壓源範圍、保持驅動電路中各個電晶體的工作電壓準位不偏移、還可對電晶體的閾值電壓進行補償，進而達成高品質且線性的顯示操作。

1、2、3、4、5:畫素電路 10、20、30、40、50:驅動電路 11、21、31、41、51:脈寬調變電路 200～205、210～213、300～304、310～313、400～405、410～413、500～502、510～514:電晶體 C21～C22、C31～C33、C41～C43:電容 D1:發光二極體 dV1、dV2:電壓差值 EM:發光訊號 N21～N24、N31～N33、N41～N45、N51～N54:節點 S21～S23、S31～S33、S41～S42、S51～S54、S53[N]、S53[N+1]:控制訊號 T21～T23、T31～T35、T41～T44、T51～T54:時間區間 Vdata:資料訊號 VDD:驅動高電壓源 VH:高邏輯電壓準位 VL、VL2:低邏輯電壓準位 Vref1、Vref2、Vref3:參考電壓 VSS:驅動低電壓源 Vsweep:斜坡訊號

圖1為本發明實施例一畫素電路的方塊示意圖。 圖2A為本發明實施例一畫素電路的示意圖。 圖2B為本發明實施例一畫素電路的操作波型示意圖。 圖3A為本發明實施例一畫素電路的示意圖。 圖3B為本發明實施例一畫素電路的操作波型示意圖。 圖4A為本發明實施例一畫素電路的示意圖。 圖4B為本發明實施例一畫素電路的操作波型示意圖。 圖5A為本發明實施例一畫素電路的示意圖。 圖5B為本發明實施例一畫素電路的操作波型示意圖。

1:畫素電路

10:驅動電路

11:脈寬調變電路

D1:發光二極體

EM:發光訊號

Vdata:資料訊號

Claims (12)

1. 一種畫素電路，包括：一發光二極體；一驅動電路，耦接該發光二極體，該驅動電路接收一發光訊號來驅動該發光二極體，該驅動電路包括一第一電晶體，其第一端耦接於該發光二極體；以及一脈寬調變(pulse width modulation,PWM)電路，耦接該驅動電路，該脈寬調變電路接收一資料訊號，該脈寬調變電路依據一斜坡訊號及該資料訊號來調整該發光二極體的一顯示時間長度，該脈寬調變電路包括：一第一調變電晶體，其第一端耦接該第一電晶體的控制端；一第二調變電晶體，其第一端耦接該第一調變電晶體的控制端；以及一第三調變電晶體，其第一端耦接該第二調變電晶體的第二端，該第三調變電晶體的第二端接收該資料訊號，該第三調變電晶體的控制端耦接該第三調變電晶體的第一端。
2. 如請求項1所述的畫素電路，其中該發光訊號在各畫框時間中具有相同的致能時間長度。
3. 如請求項1所述的畫素電路，其中該脈寬調變電路依據該斜坡訊號及該資料訊號的總和，或該脈寬調變電路依據該資料訊號調整該斜坡訊號的斜率，以調整該發光二極體的該顯示時間長度。
4. 如請求項1所述的畫素電路，其中該驅動電路以該第一調變電晶體控制該第一電晶體的截止或導通，該驅動電路以該第三調變電晶體補償該第一調變電晶體的操作。
5. 如請求項1所述的畫素電路，其中該驅動電路包括：一第二電晶體，其第一端耦接該第一電晶體的第二端，該第二電晶體的第二端接收一驅動低電壓源，該第二電晶體的控制端接收該發光訊號；一第三電晶體，其第一端接收該驅動低電壓源，該第三電晶體的第二端耦接該第一電晶體的控制端，該第三電晶體的控制端接收該發光訊號；一第四電晶體，其第一端接收一第一參考電壓，該第四電晶體的第二端耦接該第三電晶體的第二端；一第五電晶體，其第一端耦接該第一電晶體的控制端，該第五電晶體的第二端耦接該第一電晶體的第一端；一第六電晶體，其第一端耦接該第一電晶體的第一端，該第六電晶體的第二端接收一第二參考電壓；一第七電晶體，其第一端耦接該第一電晶體及該第二電晶體之間，該第七電晶體的第二端接收一驅動高電壓源；以及一第一電容，耦接該第三電晶體的第二端以及該第一電晶體的控制端之間。
6. 如請求項5所述的畫素電路，其中該脈寬調變電路包括： 一第四調變電晶體，其第一端接收該第二參考電壓，該第四調變電晶體的第二端耦接該第一調變電晶體的控制端；以及一第二電容，其第一端接收該斜坡訊號，該第二電容的第二端耦接該第一調變電晶體的控制端。
7. 如請求項1所述的畫素電路，其中該驅動電路包括：一第一電容，其第一端接收一驅動低電壓源；一第二電容，其第一端耦接該第一電容的第二端，該第二電容的第二端耦接該第一電晶體的控制端：一第二電晶體，其第一端耦接該發光二極體，該第二電晶體的第二端耦接該第一電晶體的第一端，控制端接收該發光訊號；一第三電晶體，其第一端接收一第一參考電壓，該第三電晶體的第二端耦接該第一電容的第二端；一第四電晶體，其第一端接收該斜坡訊號，該第四電晶體的第二端耦接該第一電晶體的控制端；以及一第五電晶體，其第一端耦接該第一電晶體的控制端，該第五電晶體的第二端耦接該第一電晶體的第一端。
8. 如請求項7所述的畫素電路，其中該第一調變電晶體的第二端耦接該第一電容及該第二電容之間，該脈寬調變電路包括：一第四調變電晶體，其第一端接收該斜坡訊號，該第四調變電晶體的第二端耦接該第一調變電晶體的控制端；以及一第三電容，其第一端耦接該第一調變電晶體的控制端，該 第三電容的第二端接收該斜坡訊號。
9. 如請求項1所述的畫素電路，其中該驅動電路包括：一第二電晶體，其第一端耦接該第一電晶體的控制端，該第二電晶體的第二端接收一驅動低電壓源，該第二電晶體的控制端接收該發光訊號；一第三電晶體，其第一端接收一第一參考電壓，該第三電晶體的第二端耦接該第一電晶體的控制端；一第四電晶體，其第一端耦接該第三電晶體的第二端；一第五電晶體，其第一端接收一第二參考電壓，該第五電晶體的第二端耦接該第三電晶體的控制端，該第五電晶體的控制端接收該發光訊號；一第六電晶體，其第一端耦接該第五電晶體的第二端及該第四電晶體的控制端，該第六電晶體的第二端接收一第三參考電壓，該第六電晶體的控制端接收該發光訊號；一第一電容，耦接於該第三電晶體的第二端及該第一電晶體的控制端之間；以及一第二電容，耦接於該第五電晶體的第二端及該第六電晶體的第一端之間。
10. 如請求項9所述的畫素電路，其中該脈寬調變電路包括：一第三電容，耦接於該第一調變電晶體的第二端及該第一調變電晶體的控制端之間； 一第四調變電晶體，其第一端耦接該第一調變電晶體的第一端，該第四調變電晶體的第二端耦接該第五電晶體的第二端，該第四調變電晶體的控制端接收該發光訊號；一第五調變電晶體，其第一端耦接該第一調變電晶體的控制端，該第五調變電晶體的第二端接收一驅動高電壓源。
11. 一種畫素電路，包括：一發光二極體；一驅動電路，耦接該發光二極體，該驅動電路接收一發光訊號來驅動該發光二極體，該驅動電路包括一第一電晶體，其第一端耦接於該發光二極體，其中該驅動電路包括：一第一電晶體，其第一端耦接該發光二極體，該第一電晶體的第二端接收一驅動低電壓源；一第二電晶體，其第一端接收該驅動低電壓源，該第二電晶體的第二端耦接該第一電晶體的控制端，該第二電晶體的控制端接收該發光訊號；一第三電晶體，其第一端接收一第一參考電壓，該第三電晶體的第二端耦接該第二電晶體的第二端；以及一第一電容，耦接該第二電晶體的第二端以及該第一電晶體的控制端之間；以及一脈寬調變(pulse width modulation,PWM)電路，耦接該驅動電路，該脈寬調變電路接收一資料訊號，該脈寬調變電路依據一斜坡訊號及該資料訊號來調整該發光二極體的一顯示時間長 度。
12. 如請求項11所述的畫素電路，其中該脈寬調變電路包括：一第一調變電晶體，其第一端耦接該第一電晶體的控制端，該第一調變電晶體的第二端接收一第二參考電壓；一第二調變電晶體，其第一端耦接該第一調變電晶體的控制端，該第二調變電晶體的第二端耦接該第一調變電晶體的第一端；一第三調變電晶體，其第一端接收該資料訊號；一第四調變電晶體，其第一端耦接該第三調變電晶體的第二端，該第四調變電晶體的第二端接收一第三參考電壓；一第五調變電晶體，其第一端耦接該第一調變電晶體的控制端，該第五調變電晶體的第二端接收該第三參考電壓；一第二電容，其第一端接收該斜坡訊號，該第二電容的第二端耦接該第三調變電晶體的第二端；以及一第三電容，耦接於該第二電容的第二端及第一調變電晶體的控制端之間。

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