KR102659608B1 - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

화소는 발광 소자; 제1 노드에 인가되는 전압에 대응하여 제1 전원으로부터 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 및 제1 트랜지스터의 일 전극에 대응하는 제2 노드와 유지(hold) 전원 사이에 직렬로 연결되는 제2 및 제3 트랜지스터들을 포함한다. 제2 트랜지스터는 발광 제어 라인에 연결되는 게이트 전극을 포함하고, 제3 트랜지스터는 스캔 라인에 연결되는 게이트 전극을 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 화소 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 다양한 색광(예를 들어, 적색, 녹색 및 청색의 광)을 각각 발광하는 화소들을 이용하여 영상을 표시한다. 표시 장치는 발광 제어 신호의 온/오프 듀티를 조절하여 디밍하는 임펄스 디밍을 통해 휘도를 제어할 수 있다.
화소들 각각은 발광 소자 및 이를 구동하기 위한 복수의 트랜지스터들을 포함한다. 다만, 온도 변화, 사용에 따른 열화 등에 의해 트랜지스터들의 문턱 전압이 시프트될 수 있다. 그 결과, 휘도 디밍(휘도 제어)을 위한 비발광 기간에 트랜지스터가 턴-온되어 구동 전류가 변화하고, 발광 소자가 원치 않은 휘도 또는 계조로 발광할 수 있다.
본 발명의 일 목적은 비발광 기간에 제1 트랜지스터의 제1 전극(제2 노드)에 소정의 전압을 공급하여 비발광 기간에서의 트랜지스터들의 턴-온을 방지하는 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 화소는 발광 소자; 제1 노드에 인가되는 전압에 대응하여 제1 전원으로부터 상기 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 및 상기 제1 트랜지스터의 일 전극에 대응하는 제2 노드와 유지(hold) 전원 사이에 직렬로 연결되는 제2 및 제3 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터는 발광 제어 라인에 연결되는 게이트 전극을 포함하고, 상기 제3 트랜지스터는 스캔 라인에 연결되는 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 상기 제2 및 제3 트랜지스터들과 다른 타입일 수 있다.
일 실시예에 의하면, 상기 제2 및 제3 트랜지스터들은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터이고, 상기 제1 트랜지스터는 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 화소는, 데이터 라인과 상기 제2 노드 사이에 연결되고, 상기 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 노드와 제3 노드 사이에 연결되고, 게이트 전극이 상기 스캔 라인에 연결되는 제5 트랜지스터; 상기 제1 전원과 상기 제2 노드 사이에 연결되고, 게이트 전극이 상기 발광 제어 라인에 연결되는 제6 트랜지스터; 상기 제3 노드와 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 발광 제어 라인에 연결되는 제7 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 연결되는 스토리지 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 제1 노드와 초기화 전원 사이에 연결되고, 게이트 전극이 이전 스캔 라인에 연결되는 제8 트랜지스터; 및 상기 초기화 전원과 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 스캔 라인에 연결되는 제9 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 유지 전원과 상기 초기화 전원은 동일할 수 있다.
일 실시예에 의하면, 상기 유지 전원의 전압이 상기 데이터 라인으로 공급되는 데이터 전압의 최저 전압보다 낮을 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터, 및 상기 제4 내지 제9 트랜지스터들은 피모스 트랜지스터이고, 상기 제2 및 제3 트랜지스터들은 엔모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터는 상기 스캔 라인에 공통으로 연결되는 멀티플 게이트 전극을 구비할 수 있다.
일 실시예에 의하면, 한 프레임 기간 동안, 발광 제어 신호가 상기 발광 제어 라인으로 복수 회 공급될 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 상기 발광 제어 신호의 논리 하이 레벨에 응답하여 턴-온되고, 상기 제3 트랜지스터는 스캔 신호의 논리 하이 레벨에 응답하여 턴-온될 수 있다.
일 실시예에 의하면, 상기 제6 및 제7 트랜지스터들은 상기 발광 제어 신호의 논리 로우 레벨에 응답하여 턴-온될 수 있다.
일 실시예에 의하면, 상기 제4 및 제5 트랜지스터들은 상기 스캔 신호의 논리 로우 레벨에 응답하여 턴-온될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 복수의 화소들을 포함하는 표시 패널; 복수의 스캔 라인들을 통해 상기 화소들에 스캔 신호를 공급하는 스캔 구동부; 복수의 발광 제어 라인들을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부; 및 복수의 데이터 라인들을 통해 상기 표시 패널에 데이터 전압을 공급하는 데이터 구동부를 포함할 수 있다. 상기 화소들 중 (m, n) 화소는(단, m, n은 자연수) 발광 소자; 제1 노드에 인가되는 전압에 대응하여 제1 전원으로부터 상기 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 및 상기 제1 트랜지스터의 일 전극에 대응하는 제2 노드와 유지 전원 사이에 직렬로 연결되는 제2 및 제3 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터는 제n 발광 제어 라인에 연결되는 게이트 전극을 포함하고, 상기 제3 트랜지스터는 제n 스캔 라인에 연결되는 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 (m, n) 화소는, 제m 데이터 라인과 상기 제2 노드 사이에 연결되고, 상기 제n 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 노드와 제3 노드 사이에 연결되고, 게이트 전극이 상기 제n 스캔 라인에 연결되는 제5 트랜지스터; 상기 제1 전원과 상기 제2 노드 사이에 연결되고, 게이트 전극이 상기 제n 발광 제어 라인에 연결되는 제6 트랜지스터; 상기 제3 노드와 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 제n 발광 제어 라인에 연결되는 제7 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 연결되는 스토리지 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 (m, n) 화소는 상기 제1 노드와 초기화 전원 사이에 연결되고, 게이트 전극이 제n-1 스캔 라인에 연결되는 제8 트랜지스터; 및 상기 초기화 전원과 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 제n 스캔 라인에 연결되는 제9 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 및 제3 트랜지스터들은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터이고, 상기 제1 트랜지스터, 및 상기 제4 내지 제9 트랜지스터들은 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터일 수 있다.
일 실시예에 의하면, 한 프레임 기간 동안, 발광 제어 신호가 상기 제n 발광 제어 라인으로 복수 회 공급될 수 있다.
일 실시예에 의하면, 상기 유지 전원과 상기 초기화 전원은 서로 동일할 수 있다.
본 발명의 실시예들에 따른 화소 및 이를 포함하는 표시 장치는 데이터 기입 이후의 비발광 기간에 제2 노드에 유지 전압을 공급하는 제2 및 제3 트랜지스터들을 포함함으로써 트랜지스터들의 문턱 전압 시프트에 따른 가로줄 표시 및 휘도 변화 등의 표시 불량이 개선될 수 있다.
또한, 제2 및 제3 트랜지스터들의 추가에 따라 스캔 신호의 논리 하이 레벨에 헤드룸 마진을 적용할 필요가 없으므로, 소비 전력이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 3은 도 2의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 4는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5는 도 4의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 6은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
일 실시예에서, 표시 장치(1000)는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 유지 전원(VHOLD)의 전압, 및 초기화 전원(VINT)의 전압을 표시 패널(100)에 공급하는 전원 공급부를 더 포함할 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 유지 전원(VHOLD), 및 초기화 전원(VINT) 중 적어도 하나는 타이밍 제어부(500) 또는 데이터 구동부(400)로부터 공급될 수도 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LED)의 구동을 위한 전압들을 생성할 수 있다. 일 실시예에서, 제2 전원(VSS)의 전압은 제1 전원(VDD)의 전압보다 낮을 수 있다.
일 실시예에서, 유지 전원(VHOLD)의 전압과 초기화 전원(VINT)의 전압은 동일할 수 있다. 즉, 유지 전원(VHOLD)과 초기화 전원(VINT)은 동일한 전원 소스일 수 있다. 다른 실시예에서, 유지 전원(VHOLD)의 전압이 초기화 전원(VINT)의 전압보다 낮을 수 있다. 여기서, 유지 전원(VHOLD)의 전압과 초기화 전원(VINT)의 전압은 약 -4.5V 내지 약 -3.5V 범위 내에서 임의의 값으로 설정될 수 있다.
일 실시예에서, 표시 장치(1000)의 휘도를 제어하는 방식으로써, 표시 장치(1000)에는 발광 제어 신호의 오프-듀티비 및/또는 오프-듀티 사이클을 조절하는 디밍 방식이 적용될 수 있다.
표시 패널(100)은 복수의 스캔 라인들(S1 내지 Si), 복수의 발광 제어 라인들(E1 내지 Ei), 복수의 데이터 라인들(D1 내지 Dj)을 포함하고 스캔 라인들(S1 내지 Si), 발광 제어 라인들(E1 내지 Ei), 및 데이터 라인들(D1 내지 Dj)에 각각 연결되는 복수의 화소(P)들을 포함할 수 있다. (단, i, j는 1보다 큰 정수) 화소(P)들 각각은 구동 트랜지스터와 복수의 스위칭 트랜지스터들을 포함할 수 있다.
스캔 구동부(200)는 제1 제어 신호(SCS)에 기초하여 스캔 라인들(S1 내지 Si)을 통해 화소(P)들에 스캔 신호를 순차적으로 공급할 수 있다. 스캔 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS) 및 적어도 하나의 클럭 신호 등을 수신한다. 일 실시예에서, 한 프레임 기간에 하나의 스캔 라인으로 공급되는 스캔 신호는 적어도 하나의 스캔 펄스들을 포함할 수 있다.
발광 구동부(300)는 제2 제어 신호(ECS)에 기초하여 발광 제어 라인들(E1 내지 Ei)을 통해 화소(P)들에 발광 제어 신호를 순차적으로 공급할 수 있다. 발광 구동부(300)는 타이밍 제어부(500)로부터 제2 제어 신호(ECS) 및 클럭 신호 등을 수신한다. 발광 제어 신호는 화소 라인들에 대하여 하나의 프레임 기간을 발광 기간 및 비발광 기간으로 구분할 수 있다.
일 실시예에서, 한 프레임 기간 동안, 발광 제어 신호는 하나의 발광 제어 라인으로 복수 회 공급될 수 있다. 예를 들어, 한 프레임 기간 동안, 발광 제어 신호는 논리 로우 레벨과 논리 하이 레벨을 복수 회 교번하여 공급될 수 있다. 발광 제어 신호의 공급 횟수 및 논리 로우 레벨 기간의 길이(또는 논리 하이 레벨 기간의 길이)에 따라 표시 장치(1000)의 휘도(예를 들어, 디밍 휘도)가 결정될 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(RGB)를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS) 및 영상 데이터 신호(RGB)에 기초하여 데이터 라인들(D1 내지 Dj)을 통해 화소(P)들로 데이터 신호(데이터 전압)를 공급할 수 있다. 데이터 구동부(400)는 데이터 라인들(D1 내지 Dj)로 영상의 계조에 상응하는 데이터 신호를 공급할 수 있다. 예를 들어, 스캔 신호에 동기하여 해당 화소(P)의 데이터 신호가 해당 화소(P)로 공급될 수 있다.
타이밍 제어부(500)는 외부로부터 공급되는 타이밍 신호들에 기초하여 스캔 구동부(200), 발광 구동부(300), 및 데이터 구동부(400)의 구동을 제어할 수 있다. 타이밍 제어부(500)는 제1 제어 신호(SCS) 및 스캔 클럭 신호 등을 포함하는 제어 신호를 스캔 구동부(200)에 공급하고, 제2 제어 신호(ECS) 및 발광 제어 클럭 신호 등을 포함하는 제어 신호를 발광 구동부(300)에 공급할 수 있다. 데이터 구동부(400)를 제어하는 제3 제어 신호(DCS)는 소스 시작 신호, 소스 출력 인에이블 신호, 소스 샘플링 클럭 등을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 화소(10)는 발광 소자(LED), 제1 내지 제9 트랜지스터들(T1 내지 T9), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 2의 화소(10)는 제n행, 제m열(단, n, m은 자연수)에 배치되는 화소이다.
발광 소자(LED)의 제1 전극은 제7 트랜지스터(T7)의 일 전극에 접속되고, 제2 전극은 제2 전원(VSS)에 접속될 수 있다. 발광 소자(LED)는 제1 트랜지스터(T1)로부터 공급되는 전류량(구동 전류)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 일 실시예에서, 발광 소자(LED)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 이 경우, 발광 소자(LED)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 반대로, 발광 소자(LED)의 제1 전극은 캐소드 전극이고, 제2 전극은 애노드 전극일 수 있다.
다른 실시예에서, 발광 소자(LED)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 또는 발광 소자(LED)는 복수의 무기 발광 소자들이 제2 전원(VSS)과 제7 트랜지스터(T7)의 일 전극 사이에 연결된 형태를 가질 수도 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)에 전기적으로 연결되는 제2 노드(N2)와 발광 소자(LED)의 제1 전극에 전기적으로 연결되는 제3 노드(N3) 사이에 결합될 수 있다. 제1 트랜지스터(T1)는 구동 전류를 생성하여 발광 소자(LED)에 제공할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 결합될 수 있다. 제1 트랜지스터(T1)는 화소(10)의 구동 트랜지스터로서 기능한다.
제4 트랜지스터(T4)는 데이터 라인(제m 데이터 라인, Dm)과 제2 노드(N2) 사이에 결합될 수 있다. 제4 트랜지스터(T4)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)의 게이트 전극은 제n 스캔 라인(Sn)에 연결될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 데이터 전압(DATA)이 제2 노드(N2)로 전달될 수 있다.
제5 트랜지스터(T5)는 제1 노드(N1)와 제3 노드(N3) 사이에 결합될 수 있다. 제5 트랜지스터(T5)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 제n 스캔 라인(Sn)에 연결될 수 있다.
제5 트랜지스터(T5)는 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제3 노드(N3)를 전기적으로 접속시킨다. 따라서, 제5 트랜지스터(T5)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다. 즉, 제5 트랜지스터(T5)는 제1 트랜지스터(T1)에 대한 데이터 전압(DATA) 기입 및 문턱 전압 보상을 수행하는 역할을 할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 스토리지 커패시터(Cst)는 데이터 전압(DATA) 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
제6 트랜지스터(T6)는 제1 전원(VDD)과 제2 노드(N2) 사이에 결합될 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제n 발광 제어 라인(En)에 연결될 수 있다.
제7 트랜지스터(T7)는 제3 노드(N3)와 발광 소자(LED)의 제1 전극 사이에 결합될 수 있다. 제7 트랜지스터(T7)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제n 발광 제어 라인(En)에 연결될 수 있다.
제6 및 제7 트랜지스터들(T6, T7)은 발광 제어 신호의 게이트-온 기간(예를 들어, 논리 로우 레벨 기간)에서 턴-온되고, 게이트-오프 기간(예를 들어, 논리 하이 레벨 기간)에서 턴-오프될 수 있다.
제8 트랜지스터(T8)는 제1 노드(N1)와 초기화 전원(VINT) 사이에 결합될 수 있다. 제8 트랜지스터(T8)는 제n-1 스캔 라인(Sn-1)에 공급되는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 제n-1 스캔 라인(Sn-1)에 연결될 수 있다.
제8 트랜지스터(T8)는 제n-1 스캔 라인(Sn-1)에 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(VINT)의 전압을 공급할 수 있다. 이에 따라, 제1 노드(N1)의 전압, 즉, 제1 트랜지스터(T1)의 게이트 전압이 초기화 전원(VINT)의 전압으로 초기화될 수 있다. 일 실시예에서, 초기화 전원(VINT)은 데이터 전압(DATA)의 최저 전압보다 낮은 전압으로 설정될 수 있다.
제9 트랜지스터(T9)는 초기화 전원(VINT)과 발광 소자(LED)의 제1 전극 사이에 결합될 수 있다. 제9 트랜지스터(T9)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제n 스캔 라인(Sn)에 연결될 수 있다.
다만, 이는 예시적인 것으로서, 제9 트랜지스터(T9)의 게이트 전극은 제n-1 스캔 라인(Sn-1) 또는 제n+1 스캔 라인(Sn+1)에 연결될 수도 있다.
제9 트랜지스터(T9)는 스캔 신호가 공급될 때 턴-온되어 초기화 전원(VINT)의 전압을 발광 소자(LED)의 제1 전극으로 공급할 수 있다.
일 실시예에서, 제1, 제4, 제5, 제6, 제7, 제8, 및 제9 트랜지스터들(T1, T4, T5, T6, T7, T8, T9)은 각각 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터일 수 있다. 예를 들어, 피모스 트랜지스터는 LTPS(Low-Temperature Poly-Silicon) 박막 트랜지스터로 형성될 수 있다.
이 경우, 발광 제어 신호 및 스캔 신호의 논리 로우 레벨이 제4 내지 제9 트랜지스터들(T4 내지 T9)을 턴-온시키는 게이트 온 전압이고, 논리 하이 레벨이 4 내지 제9 트랜지스터들(T4 내지 T9)에 대한 게이트 오프 전압일 수 있다.
피모스 트랜지스터의 문턱 전압은 열화 또는 구동 온도의 증가에 따라 문턱 전압이 양의 방향으로 시프트(positive shift)될 수 있다. 예를 들어, 장시간 고휘도 발광의 경우, 표시 패널(100)의 온도가 상승함으로써 화소(10)에 포함되는 피모스 트랜지스터들의 문턱 전압이 양의 방향으로 시프트될 수 있다. 이 경우, 동일 조건의 게이트-소스 전압에 대하여 트랜지스터가 도통되고, 트랜지스터를 통해 흐르는 전류량이 증가될 수 있다.
이에, 발광 제어 신호가 논리 하이 레벨을 갖는 비발광 기간에 데이터 라인(Dm)으로 고전압(예를 들어, 저계조 전압, 블랙 계조 전압)이 전달되는 경우, 제4 트랜지스터(T4), 제1 트랜지스터(T1), 및 제5 트랜지스터(T5)가 도통되어 제1 노드(N1)의 전압이 상승할 수 있다. 따라서, 이후 발광 제어 신호가 논리 로우 레벨을 갖는 발광 기간에 제1 트랜지스터(T1)로의 전류 누설이 발생하고, 발광 소자(LED)가 원치 않는 휘도 또는 계조로 발광할 수 있다. 예를 들어, 가로 암선(dark line) 등의 표시 불량이 시인될 수 있다.
이러한 표시 불량을 개선하기 위해 스캔 신호의 게이트 온 전압(즉, 논리 하이 레벨)에 0.2V 이상의 마진(헤드룸 마진(headroom margin))이 적용될 수 있다. 이에 따라, 화소(10)에 포함되는 트랜지스터들이 완전히 턴-오프될 수 있다. 그러나, 스캔 신호의 논리 하이 레벨 상승을 위해 따라 논리 하리 레벨 생성을 위한 전원 전압의 상승이 요구된다. 따라서, 스캔 신호의 논리 하이 레벨을 상승시키는 방식은 소비 전력이 증가될 수 있다.
본 발명의 실시예들에 따른 화소(10)에는 문턱 전압 시프트에 따른 표시 불량을 방지하기 위해 데이터 기입이 수행되지 않는 비발광 기간에 제2 노드(N2)로 충분히 낮은 저전압이 인가될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 의도치 않은 턴-온이 방지될 수 있다.
일 실시예에서, 제2 노드(N2)와 유지 전원(VHOLD) 사이에 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 직렬로 연결될 수 있다. 제2 트랜지스터(T2)는 제n 발광 제어 라인(En)에 연결되는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제n 스캔 라인(Sn)에 연결되는 게이트 전극을 포함할 수 있다.
제2 및 제3 트랜지스터들(T2, T3)은 제1 트랜지스터(T1)와 다른 타입일 수 있다. 일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3)은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터일 수 있다. 예를 들어, 제2 및 제3 트랜지스터들(T2, T3)은 N타입의 산화물 반도체 박막 트랜지스터일 수 있다.
이에 따라, 제2 및 제3 트랜지스터들(T2, T3)은 각각 논리 하이 레벨의 발광 제어 신호 및 논리 하이 레벨의 스캔 신호에 응답하여 턴-온될 수 있다. 즉, 제2 및 제3 트랜지스터들(T2, T3)은 비발광 기간에 턴-온되고, 제2 노드(N2)에 유지 전원(VHOLD)의 전압이 공급될 수 있다.
유지 전원(VHOLD)의 전압은 데이터 전압(DATA)의 최저 전압보다 낮은 전압으로 설정될 수 있다. 이에 따라, 유지 전원(VHOLD)의 전압이 제2 노드(N2)에 공급되면, 제2 노드(N2)의 전압이 제3 노드(N3)의 전압보다 낮아진다. 따라서, 비발광 기간에 제1 트랜지스터(T1)가 완전히 턴-오프될 수 있다.
일 실시예에서, 유지 전원(VHOLD)의 전압은 초기화 전원(VINT)의 전압과 실질적으로 동일할 수 있다. 즉, 유지 전원(VHOLD)과 초기화 전원(VINT)이 구분되지 않는다. 예를 들어, 유지 전원(VHOLD)은 초기화 전원(VINT)으로 대체 가능하고, 이에 따라, 제조 단가 및 복잡도가 개선될 수 있다.
다른 실시예에서, 유지 전원(VHOLD)의 전압은 데이터 전압(DATA)의 최저 전압(예를 들어, 화이트 계조에 대응하는 전압)보다 낮을 수 있다. 예를 들어, 유지 전원(VHOLD)과 초기화 전원(VINT)는 서로 다른 전원 소스로부터 생성 및 출력될 수 있다.
이와 같이, 데이터 기입이 수행되지 않는 비발광 기간에 제2 및 제3 트랜지스터들(T2, T3)의 턴-온에 의해 제2 노드(N2)에 유지 전원(VHOLD)의 전압이 공급될 수 있다. 따라서, 비발광 기간에서의 제1 트랜지스터(T1)의 의도치 않은 턴-온이 방지되고, 가로줄 시인 등의 표시 불량이 개선될 수 있다.
도 3은 도 2의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 1 내지 도 3을 참조하면, 한 프레임 기간 동안, 발광 제어 신호가 발광 제어 라인(En)으로 복수 회 공급될 수 있다.
도 3은 한 프레임 기간이 복수의 발광 기간들(EP1, EP2)과 복수의 비발광 기간들(NEP1, NEP2)을 포함하는 임펄스 디밍 구동의 일 예를 보여준다.
도 3에 있어서, 하나의 프레임 기간에 포함되는 발광 기간(EP1, EP2)이 비발광 기간(NEP1, NEP2)의 길이보다 짧은 것으로 도시되었으나, 발광 기간과 비발광 기간의 관계가 이에 한정되는 것은 아니다. 예를 들어, 발광 기간(EP1, EP2)의 길이가 비발광 기간(NEP1, NEP2)의 길이보다 긴 것으로 이해될 수도 있다.
또한, 한 프레임 기간 내에서의 발광 기간들(EP1, EP2)의 길이, 횟수, 또는 총 길이 등에 의해 휘도가 제어될 수 있다.
일 실시예에서, 제1 트랜지스터(T1) 및 제4 내지 제9 트랜지스터들(T4 내지 T9)은 피모스 트랜지스터이고, 제2 및 제3 트랜지스터들(T2, T3)은 엔모스 트랜지스터일 수 있다. 제4 트랜지스터(T4), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)는 스캔 신호의 논리 로우 레벨에 응답하여 턴-온되고, 제3 트랜지스터(T3)는 스캔 신호의 논리 하이 레벨에 응답하여 턴-온될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 신호의 논리 로우 레벨에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 발광 제어 신호의 논리 하이 레벨에 응답하여 턴-온될 수 있다.
도 3에 도시된 바와 같이, 일 실시예에서, 하나의 프레임 기간은 비발광 기간(NEP1, NEP2) 및 발광 기간(EP1, EP2)이 서로 교번하여 2회 반복되어 구동될 수 있다. 다만, 이는 예시적인 것으로서, 비발광 기간 및 발광 기간의 횟수가 이에 한정되는 것은 아니다.
비발광 기간(NEP1, NEP2)에 발광 제어 신호는 논리 하이 레벨을 갖고, 발광 기간(EP1, EP2)에 발광 제어 신호는 논리 로우 레벨을 가질 수 있다.
제1 비발광 기간(NEP1)에 제n-1 스캔 라인(Sn-1) 및 제n 스캔 라인(Sn)으로 순차적으로 스캔 신호가 공급될 수 있다. 다시 말하면, 제1 비발광 기간(NEP1) 중에 제n-1 스캔 라인(Sn-1) 및 제n 스캔 라인(Sn)으로 논리 로우 레벨을 갖는 스캔 신호가 공급될 수 있다. 따라서, 제1 비발광 기간(NEP1)은 화소(10)에 데이터 전압(DATA)이 기입되는 기입 기간(WP)으로 정의될 수도 있다.
스캔 신호는 제1 발광 기간(EP1), 제2 비발광 기간(NEP2), 및 제2 발광 기간(EP2)에 논리 하이 레벨을 유지할 수 있다.
제1 비발광 기간(NEP1) 중 제n-1 스캔 라인(Sn-1)으로 스캔 신호가 공급되기 전에 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되어 제2 노드(N2)에 유지 전원(VHOLD)의 전압이 인가될 수 있다.
이후, 제1 비발광 기간(NEP1) 중 제n-1 스캔 라인(Sn-1)으로 공급되는 스캔 신호에 의해 제8 트랜지스터(T8)가 턴-온되어 제1 트랜지스터(T1)의 게이트 전압(즉, 제1 노드(N1)의 전압)이 초기화 전원(VINT)의 전압으로 초기화될 수 있다.
이후, 제n 스캔 라인(Sn)으로 공급되는 스캔 신호에 의해 제4 트랜지스터(T4), 제5 트랜지스터, 및 제9 트랜지스터(T9)가 턴-온되고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제1 노드(N1)에 데이터 전압(DATA)이 인가되고, 제1 트랜지스터(T1)가 다이오드 연결되며, 제1 트랜지스터(T1)의 문턱 전압 보상 동작이 수행될 수 있다. 또한, 상기 문턱 전압 보상과 동시에 발광 소자(LED)의 제1 전극의 전압이 초기화 전원(VINT)의 전압으로 초기화될 수 있다.
이후, 제1 발광 기간(EP1)에 제n 발광 제어 라인(En)에 공급되는 발광 제어 신호가 논리 로우 레벨을 가질 수 있다. 이에 따라, 제6 및 제7 트랜지스터들(T6, T7)이 턴-온되어 데이터 전압(DATA)에 상응하는 휘도로 발광 소자(LED)가 발광할 수 있다.
제2 비발광 기간(NEP2)에는 발광 제어 신호 및 스캔 신호가 모두 논리 하이 레벨을 가질 수 있다. 이에 따라, 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되어 제2 노드(N2)에 유지 전원(VHOLD)의 전압이 인가될 수 있다.
한편, 제2 비발광 기간(NEP2) 중 소정의 시점(이하, 제1 시점(t1))에 데이터 전압(DATA)의 크기가 변할 수 있다. 예를 들어, 현재 화소(10)와는 다른 화소로의 데이터 전압(DATA) 공급을 위해 데이터 전압(DATA)이 변하고, 해당 화소는 변경된 데이터 전압(DATA)에 기초하여 발광할 수 있다.
제1 시점(t1)에서 변경되는 데이터 전압(DATA)이 상대적으로 고전압을 갖는 경우, 문턱 전압이 시프트된 제4 트랜지스터(T4) 등이 턴-온될 수 있고, 이에 따라, 제1 트랜지스터(T1)를 통한 전류 누설이 발생할 우려가 있다.
그러나, 턴-온된 제2 및 제3 트랜지스터들(T2, T3)에 의해 제2 노드(N2)의 전압이 충분히 낮은 전압(즉, 유지 전원(VHOLD)의 전압)으로 홀드된 상태이기 때문에, 제1 트랜지스터(T1)가 완전히 턴-오프된 상태를 유지할 수 있다.
따라서, 제2 비발광 기간(NEP2)에서의 제1 노드(N1)의 전압 변화가 방지되고, 제2 발광 기간(EP2)에서의 계조/휘도 변화, 가로줄 시인 등의 표시 불량이 개선될 수 있다.
또한, 제2 및 제3 트랜지스터들(T2, T3)의 추가에 따라 스캔 신호의 논리 하이 레벨에 헤드룸 마진을 적용할 필요가 없으므로, 소비 전력이 개선될 수 있다.
도 4는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 4에서는 도 2를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 4의 화소(11)는 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)들을 제어하는 신호들을 제외하면 도 2의 화소(10)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 4를 참조하면, 화소(11)는 발광 소자(LED), 제1 내지 제9 트랜지스터들(T1 내지 T9), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 제9 트랜지스터(T9)의 게이트 전극은 제n+1 스캔 라인(Sn+1)에 연결될 수 있다. 이에 따라, 제n+1 스캔 라인(Sn+1)으로 스캔 신호가 공급될 때 제9 트랜지스터(T9)가 턴-온되어 발광 소자(LED)의 제1 전극의 전압이 초기화될 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 게이트 전극은 별도의 제어 신호를 전달하는 제n 제어 라인(Cn)에 연결될 수 있다. 이에 따라, 제n 제어 라인(Cn)으로 제어 신호가 공급될 때 제3 트랜지스터(T3)가 턴-온될 수 있다.
도 5는 도 4의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 5에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 5의 타이밍도는 발광/비발광 기간들의 사이클 수 및 제어 신호를 제외하면 도 3의 화소 구동 방식과 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 내지 도 5를 참조하면, 한 프레임 기간 동안, 발광 제어 신호가 발광 제어 라인(En)으로 복수 회 공급될 수 있다.
일 실시예에서, 하나의 프레임 기간이 4개의 비발광 기간들(NEP1 내지 NEP4) 및 4개의 발광 기간들(EP1 내지 EP4)을 포함하며, 4-사이클로 구동되어 휘도가 제어될 수 있다.
일 실시예에서, 제어 신호가 논리 로우 레벨을 갖는 기간은 제1 비발광 기간(NEP1) 내에서 스캔 신호의 로우 레벨 기간보다 클 수 있다. 예를 들어, 제어 신호의 논리 로우 레벨 기간은 스캔 신호의 로우 레벨 기간에 중첩할 수 있다.
다만, 이는 예시적인 것으로서, 제어 신호의 로우 레벨 기간의 폭이 이에 한정되는 것은 아니다. 예를 들어, 제어 신호는 제n 스캔 라인(Sn)에 공급되는 스캔 신호의 타이밍과 실질적으로 동일할 수도 있다.
제2 비발광 기간(NEP2), 제3 비발광 기간(NEP3), 및 제4 비발광 기간(NEP4)에 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되며, 제2 노드(N2)의 전압은 유지 전원(VHOLD)의 전압일 수 있다. 따라서, 제1 시점(t1)에 데이터 전압(DATA)이 상승하더라도 화소(11)에 포함되는 제4 트랜지스터(T4), 제1 트랜지스터(T1) 등의 턴-오프 상태가 유지될 수 있다.
이에 따라, 화소(11)의 계조/휘도 변화, 가로줄 시인 등의 표시 불량이 개선될 수 있다.
도 6은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 6에서는 도 2를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 6의 화소(12)는 제4 트랜지스터(T4)의 구성을 제외하면 도 2의 화소(10)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 6을 참조하면, 화소(12)는 발광 소자(LED), 제1 내지 제9 트랜지스터들(T1 내지 T9), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 제4 트랜지스터(T4-1, T4-2)는 제n 스캔 라인(Sn)에 공통으로 연결되는 멀티플 게이트 전극을 구비할 수 있다. 예를 들어, 제4 트랜지스터(T4-1, T4-2)는 듀얼 게이트 전극 구조를 가질 수 있다.
듀얼 게이트 전극 구조에 의해 제4 트랜지스터(T4-1, T4-2)의 채널 저항이 증가될 수 있다. 따라서, 제4 트랜지스터(T4-1, T4-2)의 문턱 전압이 양의 방향으로 시프트되더라도, 다른 화소로 인가되는 높은 데이터 전압(DATA)에 의한 제4 트랜지스터(T4-1, T4-2)의 턴-온이 방지될 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 일 전극에는 초기화 전원(VINT)이 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제2 트랜지스터(T2)와 초기화 전원(VINT) 사이에 연결될 수 있다.
멀티플 게이트 전극을 구비하는 제4 트랜지스터(T4-1, T4-2)와 엔모스 트랜지스터인 제2 및 제3 트랜지스터들(T2, T3)에 의해 문턱 전압 시프트에 따른 표시 불량이 개선될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 화소 및 이를 포함하는 표시 장치는 데이터 기입 이후의 비발광 기간에 제2 노드(N2)에 유지 전압을 공급하는 제2 및 제3 트랜지스터들(T2, T3)을 포함함으로써 트랜지스터들의 문턱 전압 시프트에 따른 가로줄 표시 및 휘도 변화 등의 표시 불량이 개선될 수 있다.
또한, 제2 및 제3 트랜지스터들(T2, T3)의 추가에 따라 스캔 신호의 논리 하이 레벨에 헤드룸 마진을 적용할 필요가 없으므로, 소비 전력이 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 화소 100: 표시 패널
200: 스캔 구동부 300: 발광 구동부
400: 데이터 구동부 500: 타이밍 제어부
1000: 표시 장치

Claims (19)

  1. 발광 소자;
    제1 노드에 인가되는 전압에 대응하여 제1 전원으로부터 상기 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 및
    상기 제1 트랜지스터의 일 전극에 대응하는 제2 노드와 유지(hold) 전원 사이에 직렬로 연결되는 제2 및 제3 트랜지스터들을 포함하고,
    상기 제1 트랜지스터의 상기 일 전극은 데이터 라인으로부터 데이터 전압을 수신하도록 구성되고,
    상기 제2 트랜지스터는 발광 제어 라인에 연결되는 게이트 전극을 포함하고,
    상기 제3 트랜지스터는 스캔 라인에 연결되는 게이트 전극을 포함하고,
    상기 제2 및 제3 트랜지스터들은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터이고,
    상기 제1 트랜지스터는 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터인 것을 특징으로 하는 화소.
  2. 제 1 항에 있어서, 상기 제1 트랜지스터는 상기 제2 및 제3 트랜지스터들과 다른 타입인 것을 특징으로 하는 화소.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 데이터 라인과 상기 제2 노드 사이에 연결되고, 상기 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고, 게이트 전극이 상기 스캔 라인에 연결되는 제5 트랜지스터;
    상기 제1 전원과 상기 제2 노드 사이에 연결되고, 게이트 전극이 상기 발광 제어 라인에 연결되는 제6 트랜지스터;
    상기 제3 노드와 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 발광 제어 라인에 연결되는 제7 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 연결되는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 화소.
  5. 제 4 항에 있어서,
    상기 제1 노드와 초기화 전원 사이에 연결되고, 게이트 전극이 이전 스캔 라인에 연결되는 제8 트랜지스터; 및
    상기 초기화 전원과 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 스캔 라인에 연결되는 제9 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  6. 제 5 항에 있어서, 상기 유지 전원과 상기 초기화 전원은 동일한 것을 특징으로 하는 화소.
  7. 제 5 항에 있어서, 상기 유지 전원의 전압이 상기 데이터 라인으로 공급되는 데이터 전압의 최저 전압보다 낮은 것을 특징으로 하는 화소.
  8. 제 5 항에 있어서, 상기 제1 트랜지스터, 및 상기 제4 내지 제9 트랜지스터들은 피모스 트랜지스터이고,
    상기 제2 및 제3 트랜지스터들은 엔모스 트랜지스터인 것을 특징으로 하는 화소.
  9. 제 4 항에 있어서, 상기 제4 트랜지스터는 상기 스캔 라인에 공통으로 연결되는 멀티플 게이트 전극을 구비하는 것을 특징으로 하는 화소.
  10. 제 4 항에 있어서, 한 프레임 기간 동안, 발광 제어 신호가 상기 발광 제어 라인으로 복수 회 공급되는 것을 특징으로 하는 화소.
  11. 제 4 항에 있어서, 상기 제2 트랜지스터는 발광 제어 신호의 논리 하이 레벨에 응답하여 턴-온되고,
    상기 제3 트랜지스터는 스캔 신호의 논리 하이 레벨에 응답하여 턴-온되는 것을 특징으로 하는 화소.
  12. 제 11 항에 있어서, 상기 제6 및 제7 트랜지스터들은 상기 발광 제어 신호의 논리 로우 레벨에 응답하여 턴-온되는 것을 특징으로 하는 화소.
  13. 제 11 항에 있어서, 상기 제4 및 제5 트랜지스터들은 상기 스캔 신호의 논리 로우 레벨에 응답하여 턴-온되는 것을 특징으로 하는 화소.
  14. 복수의 화소들을 포함하는 표시 패널;
    복수의 스캔 라인들을 통해 상기 화소들에 스캔 신호를 공급하는 스캔 구동부;
    복수의 발광 제어 라인들을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부; 및
    복수의 데이터 라인들을 통해 상기 표시 패널에 데이터 전압을 공급하는 데이터 구동부를 포함하고,
    상기 화소들 중 (m, n) 화소는(단, m, n은 자연수)
    발광 소자;
    제1 노드에 인가되는 전압에 대응하여 제1 전원으로부터 상기 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 및
    상기 제1 트랜지스터의 일 전극에 대응하는 제2 노드와 유지 전원 사이에 직렬로 연결되는 제2 및 제3 트랜지스터들을 포함하고,
    상기 제1 트랜지스터의 상기 일 전극은 상기 복수의 데이터 라인들 중 제m 데이터 라인으로부터 데이터 전압들 중 어느 하나를 수신하도록 구성되고,
    상기 제2 트랜지스터는 제n 발광 제어 라인에 연결되는 게이트 전극을 포함하고,
    상기 제3 트랜지스터는 제n 스캔 라인에 연결되는 게이트 전극을 포함하고,
    상기 제2 및 제3 트랜지스터들은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터이고,
    상기 제1 트랜지스터, 및 제4 내지 제9 트랜지스터들은 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터인 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 (m, n) 화소는
    상기 제m 데이터 라인과 상기 제2 노드 사이에 연결되고, 상기 제n 스캔 라인에 연결되는 게이트 전극을 포함하는 상기 제4 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고, 게이트 전극이 상기 제n 스캔 라인에 연결되는 상기 제5 트랜지스터;
    상기 제1 전원과 상기 제2 노드 사이에 연결되고, 게이트 전극이 상기 제n 발광 제어 라인에 연결되는 상기 제6 트랜지스터;
    상기 제3 노드와 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 제n 발광 제어 라인에 연결되는 상기 제7 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 연결되는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 (m, n) 화소는
    상기 제1 노드와 초기화 전원 사이에 연결되고, 게이트 전극이 제n-1 스캔 라인에 연결되는 상기 제8 트랜지스터; 및
    상기 초기화 전원과 상기 발광 소자 사이에 연결되고, 게이트 전극이 상기 제n 스캔 라인에 연결되는 상기 제9 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 삭제
  18. 제 16 항에 있어서, 한 프레임 기간 동안, 발광 제어 신호가 상기 제n 발광 제어 라인으로 복수 회 공급되는 것을 특징으로 하는 표시 장치.
  19. 제 16 항에 있어서, 상기 유지 전원과 상기 초기화 전원은 서로 동일한 것을 특징으로 하는 표시 장치.
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