TWI744469B - 基板製造期間特徵部表面形貌之上的旋塗平坦化之促進 - Google Patents

基板製造期間特徵部表面形貌之上的旋塗平坦化之促進 Download PDF

Info

Publication number
TWI744469B
TWI744469B TW107103291A TW107103291A TWI744469B TW I744469 B TWI744469 B TW I744469B TW 107103291 A TW107103291 A TW 107103291A TW 107103291 A TW107103291 A TW 107103291A TW I744469 B TWI744469 B TW I744469B
Authority
TW
Taiwan
Prior art keywords
film thickness
substrate
spin
film
surface topography
Prior art date
Application number
TW107103291A
Other languages
English (en)
Other versions
TW201916144A (zh
Inventor
萊恩 伯恩斯
班傑明 Ｍ 盧斯薩克
馬克 Ｈ 桑末薇拉
松村誠
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201916144A publication Critical patent/TW201916144A/zh
Application granted granted Critical
Publication of TWI744469B publication Critical patent/TWI744469B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文描述的是促進元件製造的技術，特別是涉及基板（例如晶圓）之旋塗者。更具體而言，本文描述的技術促進在元件製造期間旋塗塗層的平坦化（即平整度），以在基板上形成均勻平面的膜或層。此摘要本身係非意圖限制此專利的範疇。本發明的範疇係在隨附申請專利範圍中指出。

Description

基板製造期間特徵部表面形貌之上的旋塗平坦化之促進
本文描述的是促進元件製造的技術，特別是涉及基板（例如晶圓）之旋塗者。
在微尺度或奈米尺度元件的製造中，執行諸多製造製程且重複執行以在基板上產生功能裝置元件。微尺度或奈米尺度元件的示例包含半導體元件、電子元件、機械元件等。製造處理的示例包含用於成膜、蝕刻、圖案化、清潔、摻雜、退火、處理、平坦化等的製程。
通常，這些元件係作為例如基板（例如半導體晶圓）之層狀元件製造製程的一部分而製造。在一些情況下，塗層係被「旋塗」至基板以形成均勻的層或膜。旋塗一材料增強其在覆蓋及平坦化中的均勻性。如本文所使用，平坦化或平面意指層或膜的一致平整度。
旋塗係用以將均勻薄膜沉積至平坦的基板（例如半導體晶圓）的程序。通常，小量的塗層材料係施加在以低速旋轉或完全不旋轉之基板的中心上。基板係接著以高速旋轉以藉由離心力擴散塗層材料。用於旋塗的機器係稱為旋轉塗佈機，或簡稱旋轉器。
當流體甩離基板的邊緣時繼續旋轉直到達成期望的膜厚度。所施加的溶劑通常是揮發性的且同時汽化。因此，旋轉的角速度越高，膜越薄。膜的厚度亦取決於材料特性，諸如溶液及溶劑的黏性和濃度。
傳統上，半導體電晶體的微製造及奈米製造係在平面中形成—因此通常稱為二維（2D）或平面元件。當形成時，半導體電晶體係藉由在電路之覆蓋層中形成的金屬化/配線層互連。雖然縮放努力已大幅增加2D電路中每單位面積的電晶體數目，但隨著縮放進入單一位數奈米尺度元件特徵，縮放努力將帶來新及更大的挑戰。
此外，元件製造者已表達對於非平面或三維（3D）之非平面元件的渴望。與元件特徵提升至第三維度結合之減小的製造尺度已導致逐漸複雜的表面形貌。因此，達成平坦化比以往更困難。
本文描述的是促進元件製造的技術，特別是涉及基板（例如晶圓）之旋塗者。更具體而言，本文描述的技術促進在元件製造期間旋塗塗層的平坦化（即平整度），以在基板上形成均勻平面的膜或層。
本文描述的是促進元件製造的技術，特別是涉及基板（例如晶圓）之旋塗者。更具體而言，本文描述的技術促進在元件製造期間旋塗塗層的平坦化（即平整度），以在基板上形成均勻平面的膜或層。
通常，在元件製造的情況下，期望達到整個基板之旋塗塗層的均勻平坦化（即平整度）。也就是說，由旋塗產生的膜應具有均勻平坦的表面。所得之平整度的均勻性（或缺乏均勻性）係受許多平坦化增強因素及作用影響或由其達成。如此因素/作用包含材料特性、下方表面形貌、及施加後平滑化。
施加至基板之材料的特性影響最終層的所得平整度。如此特性的示例包含被分配之塗層的黏性、材料的量、基板上之材料的位置、及旋轉的時序/速度/加速度。
此外，基板之下方表面形貌影響膜的均勻性。通常，將特徵部蝕刻至基板中以形成元件。此蝕刻在所得到表面上形成特定的表面形貌。因此，此經蝕刻或經圖案化的表面在本文係稱為「特徵部表面形貌」。隨後，將下一旋塗塗層施加至特徵部表面形貌。由於特徵部表面形貌係非平坦的表面，所以特徵部影響塗層施加且最終影響所得膜之均勻性。
而且，在將膜施加至基板之後，該膜可能不均勻。此非平坦的膜可在塗層的施加之後機械地或化學性地修整。也就是說，粗糙或不平的膜可使用適當的化學品及/或使用機械「拋光機」拋光。
雖然這些作用及選擇可用於增強及促進旋塗膜的平坦化，但現有技術無法有效地預測下一待施加之層的非均勻性（給定已知條件）。因此，現有技術無法提供可用以改善所預測之下一待施加之層之平整度的不足之平坦化增強因素及作用的建議。
然而，本文描述之技術的一或更多實施例可有效地預測下一待施加之層的非均勻性（給定已知條件）。利用此預測，一或更多實施例可產生及建議（或自動地實施）特定的平坦化增強因素及作用，其可用以改善所預測之下一待施加之層之平整度的不足。
舉例而言，一或更多實施例可建議或實施材料或在該材料的施加中的調整/選擇。或者或在此之外，一或更多實施例可建議或實施硬體解決方案，諸如非平面膜之化學及/或機械平滑化。替代地或額外地，一或更多實施例可建議或實施下方表面之特徵部的重新設計。
本文描述的技術可促進產生及發展在包含所有相關長度尺度之圖案化的表面形貌上之全面性的膜厚度旋塗模型。當製造技術變得越依賴於3D結構（例如鰭式場效電晶體、直通矽穿孔（through silicon vias）、環繞式閘極等）時，預測任何設計、製程、及材料組合之圖案化的表面形貌上之膜厚度結果的能力係非常強大的。此技術可導致控制迴路將此資訊反饋或前饋至製程校正能力、設計改良中，並最終導致產品產率增加。
用以建構積體電路之微尺度及奈米尺度的電子處理需要圖案化之表面形貌上的多個膜塗層。圖案化之表面形貌上之旋塗塗層的膜厚度中的偏差經常迫使下游處理超出所需規格。關注的三（3）個長度尺度係基板尺度、晶粒尺度、及特徵部尺度。在整個晶片堆疊的位置在這些不同長度尺度的表面形貌之膜塗層厚度的詳細理解及模擬可允許一些下游製程的校正。
具有由於膜厚度高度中的偏差而引入的誤差之單元操作包含但不限於：由於反射率導致的微影CD（臨界尺寸）變化、微影聚焦控制、蝕刻深度、及隨後的沉積製程。此外，新穎的3D應用及製程（諸如圖案反轉及間隔件製程後的材料剝蝕（exhuming））可能對於表面形貌需要嚴格程度的膜厚度控制。
圖案化之表面形貌上之膜厚度的模擬及知識係基於例如進入的圖案密度、平面膜厚度、材料特性、及旋塗製程條件。所描述的技術包含校準模型或複數模型以精確地預測圖案化之表面形貌上之旋塗膜厚度的方法。半導體設計及處理中關注的三個長度尺度係予以討論。本文描述在設定成用於塗佈模型校準之實驗遮罩上設計測試結構的方法及計量選項。建立數據抽樣計劃係在關注的整個長度尺度予以解釋，且詳細描述符合圖案密度模型的方法、及可使用的數學形式。
校準或預測膜厚度的方法可用於施加至圖案化之基板的毯覆膜，以探討與圖案密度及所施加的膜之特性相關的厚度變異。此外，本文描述的方法亦可應用於接受旋塗後處理（諸如回蝕製程（例如濕式或乾式）、UV處理、熱處理、化學處理、或其組合）的毯覆膜。在此實施例中，毯覆膜可沉積在晶圓上，且在隨後的微影處理之前經歷額外的處理。因此，毯覆膜、經處理的膜、或其組合的圖案依賴性可使用本文揭示的技術模型化。 示例情況
圖1描繪可包含本文所描述技術之一或更多實施方式的示例情況100。示例情況100包含本文所描述技術之示例實施方式的功能性表示圖110及半導體晶圓的製造160（其係設想與本文所描述技術一起使用之基板製造的示例）。
如所描繪，製造160包含蝕刻170部分、旋塗180部分、及中間/最終堆疊或固持箱190。此製造160的這些部分係僅意圖表示與關於此圖示之示例實施方式最相關之典型製造的部分。其非表示適合用於本文所描述技術之此或其他實施方式之製造的所有部分。此外，提供製造160之該等部分的順序僅供說明之目的，且其不表示此或任何其他實施方式之任何需要或必要的順序。
如所描繪，蝕刻170包含蝕刻腔室174中被蝕刻（例如經由電漿）的晶圓172。舉例而言，利用電漿蝕刻，電漿176自晶圓172的表面移除材料。處理氣體的電漿將待蝕刻的材料自固體轉換成氣相，且真空泵（未顯示）抽出氣態產物。遮罩的使用亦可確保僅蝕刻表面或結構的一部分。蝕刻製程係由一或更多電腦系統178控制及監控。
本文所描述技術的其中至少一些者涉及使用精確蝕刻技術的元件製造。一些示例表現在半導體製造中的前段製程（FEOL，例如電晶體製造）直到後段製程（BEOL，例如互連線製造）兩者中，其中氧化物及氮化物膜（通常本質上含矽）需以高精度加以蝕刻。
如所描繪，旋塗180包含塗佈腔室184中之旋轉的晶圓182。舉例而言，可將塗層186分配在晶圓182的表面上。理想地，旋塗材料將在晶圓182上形成平坦的或均勻的層。旋塗製程係由一或更多電腦系統188控制及監控。
中間/最終堆疊或固持箱190表示已完成包含重複蝕刻及塗佈製程之製造製程的許多晶圓（諸如晶圓192）。或者，固持箱190可固持晶圓作為製造製程的中間步驟。
本文所描述技術之示例實施方式的功能性表示圖110包含四個功能部分。這些部分的其中每一者皆與製造160的一些部分交互作用。四個功能部分包含模型產生120、平坦化預測130、改正建議140、及改正150。這些功能部分的其中每一者皆與其他部分及製造製程的一或更多部分及元件交互作用。各部分的細節係在聚焦於各部分之文件的部分中於下描述。
然而，簡而言之，模型產生120涉及經蝕刻晶圓之特徵部表面形貌之模型的產生。也就是說，電腦系統基於設計及製程知識產生經蝕刻晶圓之許多特徵之電腦產生的3D成像。關於模型產生120的示例細節係關於圖2-8描述及討論於下。
模型產生120包含接收圖案化之半導體基板的基板圖案化資訊。接著，產生圖案化之基板的表面形貌圖。該表面形貌圖係至少部分地基於基板圖案化資訊。該基板圖案化資訊包含特徵部尺寸、遮罩色調、或膜厚度測量值。該表面形貌圖包含隨高度、寬度、及特徵部間之距離變化的特徵部。
平坦化預測130使用關於諸多材料及環境特性的資訊，以模擬對模型化之特徵部拓撲的旋塗施加。關於平坦化預測130之細節的示例係關於圖9-10描述及討論於下。
特徵部表面形貌上之膜厚度的模擬及知識係基於例如進入的圖案密度、平面膜厚度、材料特性、及旋塗製程條件。圖案密度可例如在特定區域上以數字形式表示。或者，圖案密度可例如以表面地圖的形式提供，該表面地圖指示遮罩場（mask field）中的位置處之局部圖案密度數值。
平面膜厚度的示例包含100 nm或2μm。平面膜厚度可表示為橫跨距離值的高度。材料特性的示例包含密度、黏性、表面張力、及蒸汽壓。旋塗製程條件的示例包含2000 RPM的轉速、及100℃下60秒的施加後烘烤。
本文描述以平坦化膜塗佈基板的方法，其包含校準模型或複數模型以準確地預測圖案化之表面形貌上之旋塗膜厚度的方法。半導體設計及處理中關注的多個長度尺度係予以討論。本文描述在設定成用於塗佈模型校準之實驗遮罩上設計測試結構的方法及計量選項。建立數據抽樣計劃係在關注的整個長度尺度予以解釋，且本文描述符合圖案密度模型的方法、及可使用的數學形式。此外，本文描述用於電子元件自動化的反饋方法及用於單元處理的前饋方法。
平坦化預測130包含至少部分地基於沉積在圖案化之基板上的膜厚度及圖案化之基板上的特徵部配置而接收基板圖案化資訊及膜厚度模型。平坦化預測130亦包含至少部分地基於基板圖案化資訊及膜厚度模型而產生圖案化之基板的膜厚度模型（即，膜厚度的模擬）。
膜厚度數據係與沉積在半導體基板上的膜相關聯。膜厚度的模型係至少部分地基於大量膜厚度點之半導體基板的模型。膜厚度的模型包含至少部分地基於圖案化之基板內之特徵部的毯覆膜厚度、局部圖案高度、局部圖案寬度、及局部密度所估計的膜厚度。大量膜厚度數據包含半導體基板上之一或多膜的厚度數據。該膜包含毯覆膜、圖案化的膜、或經處理的膜。
產生沉積的膜厚度模型涉及：在整個圖案化的基板分配網格點；判定基板上之網格點處或周圍的溝槽深度；設定自網格點的計算距離；及至少部分地基於毯覆膜厚度、靠近網格點的溝槽深度、網格點周圍的表面積、及自目標網格點之計算距離內的毗鄰網格點的值而判定網格點的膜厚度。
特徵部的配置係至少部分地基於下列其中一或更多者：在整個圖案化之基板之不同位置處的特徵部深度、特徵部寬度、或特徵部表面積。
平坦化預測130亦包含：將沉積的膜厚度模型與預定規格相比較；至少部分地基於該沉積的膜厚度模型與預定規格之比較而調整一或更多製程條件。
製程條件包含下列其中一或更多者：沉積在基板上之膜的轉速、用以圖案化基板之微影製程的聚焦或劑量、蝕刻時間、或蝕刻功率。
平坦化預測130亦包含：將沉積的膜厚度模型與預定規格相比較；至少部分地基於該製程模擬與預定值之比較而調整一或更多製程目標。
製程目標包含下列其中一或更多者：沉積厚度、溝槽深度、膜不均勻性。
平坦化預測130亦包含：將沉積的膜厚度模型與預定規格相比較；至少部分地基於該沉積的膜厚度模型與預定規格之比較而調整一或更多設計條件。
設計條件包含下列其中一或更多者：元件布局、仿真填充布局、遮罩布局、或影響圖案化之基板上之圖案密度的其他條件。大量膜厚度數據包含半導體基板上之一或更多膜的厚度數據。該膜包含毯覆膜、圖案化的膜、或經處理的膜。
基於模型產生120的校準模型及平坦化預測130的預測，改正建議140產生一或更多提議以促進或增強該特徵部拓撲之旋塗塗層的平坦化。關於改正建議140的示例細節係關於圖10-11描述及討論於下。
改正建議140包含膜厚度模型之區域的膜厚度落在界定範圍之判定。例如，在一些實施方式中，膜厚度測量值具有從95 nm至105 nm的界定範圍。舉例而言，在該界定範圍，若表面形貌上的膜厚度係測量為93 nm，則將採取改正措施。接著，基於該判定，將膜厚度模型的區域宣告為平面的。如果不是，則建議改正，其將增強膜厚度模型之該區域的平坦化。改正影響基板製造。
此外，改正150涉及基於改正建議部分的提議而採取的措施。如此措施可為自動的、手動的、或其一些組合。關於改正150的示例細節係關於圖11-12描述及討論於下。 模型產生
圖2-8描繪及展示關於圖1之模型產生120的示例製程及細節。
圖2描繪校準模型（諸如圖1的模型產生120）之產生之實施方式的示例高階流程圖。更具體而言，圖2顯示用於校準整個圖案化之表面形貌之膜厚度模型的示例製程200。製程200可使用一或更多電腦系統實施。
在210，電腦系統採用遮罩上之適當測試結構的設計。在一些實施方式中，如此設計可至少部分地藉由設計系統產生或供應、或手動地產生。
在212，電腦系統針對數據收集實施適當的計量/抽樣計劃。在一些實施方式中，此計劃可藉由計劃系統提供及/或產生、或手動地產生。
在214，電腦系統在整個關注的長度尺度收集厚度數據。關注的尺度係關於圖3討論於下。
在216，電腦系統基於所觀察或分析的特徵判定最符合數據之適當的模型形式。
在218-220，將數據輸入模型校準演算法中，且基於目標，殘差可經由重複製程移動以符合最適當的模型形式及參數。
在222，使用額外的數據及/或製程條件驗證模型。
圖3顯示在表面形貌上發展全面性的膜厚度模型涉及適當長度尺度的考慮。基板尺度的影響、整個遮罩的影響、及特定圖案塗佈特徵係前饋至可用之改正製程的因子。
基板尺度係在310展示。在基板尺度特徵化的膜處，塗佈差異需在遮罩場中在相同圖案上之中心至邊緣的測量特徵。遮罩場圖案密度導致表面形貌上的膜厚度特徵。
晶粒尺度係在330展示。晶粒尺度（其亦稱為中型長度尺度）的特徵係在遮罩場上之變化圖案密度下的相似局部溝槽尺寸。
特徵部尺度係在350展示。特徵部尺度表示關注的最小尺度。特徵部尺度係圖案化之特徵部上的厚度測量。雖然在許多實施方式中低於1000 nm的特徵部尺度係常見的，但實際尺度取決於特定施加及特定的設計規則。
圖4描繪用於測試結構之設計的示例製程400。作為模型產生120之模型校準過程的一部分，測試結構係設計並置放在可用於膜厚度計量的實驗遮罩上。設計限制通常集中在計量、製程、材料、及遮罩上的可用區域。針對特徵部尺度及晶粒尺度長度考量的計量選項可包含但不限於：TEM（穿透式電子顯微鏡）橫剖面、SEM（掃描式電子顯微鏡）橫剖面、輪廓量測、PWG（圖案化晶圓幾何量測）、散射量測等。
在410，電腦系統判定或採用經判定的計量限制。如此限制包含視場、抽樣率、解析度、精度等。從此諸多計量，可得複數選項。如此選項的例子包含TEM、SEM截剖面、輪廓量測、橢圓偏振量測、PWG（圖案化晶圓幾何量測）、及散射量測。
在412，電腦系統基於關注的材料及製程確認可能的長度尺度範圍。在一些情況下，材料及施加在特定的長度尺度上可能不具有變化的厚度。在這些情況下，或許少於三個長度尺度係期望的。舉例而言，旋塗碳材料可能在特徵部尺度的表面形貌上、但非在諸如晶粒尺度或晶圓尺度的較大區域上展現需要模型化之不同的厚度。例如，在另一材料及施加的情況下，在較複雜的表面形貌上使用的旋塗介電材料可能在特徵部尺度、晶粒尺度、及晶圓尺度上展現不同的趨勢，且因此期望具有考慮所有這些長度尺度的校準模型。換句話說，先進之製程、施加、及材料的知識幫助判定有助於正確校準模型之膜厚度測量處。
在414，電腦系統明確指出用於電路設計數據或遮罩數據（例如GDS或圖形數據庫系統格式）之工業標準檔案格式中的溝槽測試圖案，以容納用於模型/製程校準的一些測試圖案及長度尺度。也就是說，所繪的測試結構係儲存在設計檔案中，且接著此設計檔案係傳送至可用以處理表面形貌結構的遮罩，且接著稍後測量膜厚度以供模型校準。在此操作期間，電腦系統產生不同的表面形貌設計結構以擴展足夠變化以獲得充分的資訊以供校準模型。
在416，電腦系統產生指示結構的結果。如此結果的示例包含台階高度、孤立溝槽、密集節距、及變化的周圍圖案密度。台階高度意指表面形貌中僅有一台階變化的情況。此基本上係可具有之最簡單的表面形貌特徵部，其中膜僅在一台階變化中轉變。孤立溝槽係孤立的溝槽。此實質上係兩台階高度或一單一溝槽，且此對模型係下一最簡單的表面形貌溝槽結構。密集節距圖涉及幾個繪示為靠在一起的溝槽。
所有這些結構可被「可變圖案密度」圍繞。可變圖案密度表示圍繞特定結構之溝槽的密度。舉例而言，周圍區域可能沒有溝槽、全部都是溝槽（100%的溝槽），或可具有一些變化的溝槽百分比以測試材料如何填充不同的周圍區域。作為比喻，考慮在洪水期間的河流。若河流周圍有許多溝槽及低窪區域，則水將流入那裡。若沒有像河床一樣低的區域，則水將擴散、流遠且迅速氾濫。因此，水流至河流周圍之低窪區域的百分比影響水如何分佈。
圖5展示可用於特徵部尺度及遮罩尺度模型校準的各種示例測試圖案。當考慮模型的校準時，某些特定結構應在遮罩上可供利用。
示例圖案510係用於表徵最大表面形貌高度上之1D膜轉變的高度結構。示例圖案512係恆定圖案密度的大區域，其特徵將在於適當的計量工具（例如PWG），且這些類型的結構係特別相關於表徵遮罩尺度特徵。額外類型的圖案包含被關注計量點周圍之彈性徑向距離處的變化的圖案密度圍繞之孤立或密集的溝槽。舉例而言，圖案514a及514b展示變化之圖案密度中的孤立溝槽，而示例圖案516顯示被可變圖案密度圍繞的密集節距結構。
另一類型的圖案係1D節距變化，包含孤立及密集的結構。這些設計係針對大視場SEM橫剖面產生，以表徵在一所獲得之影像中的特徵部尺度變化。其示例係顯示最小長度尺度處之特徵部節距中之變化的圖案518a及518b。
圖6顯示610處之溝槽設計（即遮罩）之俯視圖。視圖612-616顯示在相同溝槽設計610的蝕刻處理之後所得之特徵部表面形貌的替代橫剖面圖。視圖612顯示具有深度d的單一深度溝槽。視圖614顯示使用與612相同遮罩但使用產生不同溝槽深度d’之不同蝕刻製程的所得特徵部表面形貌。視圖616顯示使用與612相同遮罩但具有不同台階深度之溝槽之另一不同的特徵部表面形貌。
此描繪從相同的2D測試結構遮罩設計產生替代的3D溝槽結構之概念。舉例而言，使用修改的蝕刻製程可產生更深的溝槽，而提供新的校準結構及用於模型校準的額外厚度數據。此顯示使用多個圖案化製程以產生變化的溝槽深度、產生新的表面形貌特徵部及用於校準從上往下看為單一溝槽的多個計量點。
發展用於模型校準及驗證的計量抽樣計劃係取決於理解在所關注長度尺度處的塗佈響應。特徵部尺度計量抽樣計劃應包含圖5中定義的結構及一些可針對整個遮罩及/或整個晶圓計量使用的基本結構（即，台階高度及孤立溝槽）。
圖7顯示用於定義適當抽樣計劃的示例製程700。在710，電腦系統自結構（諸如圖4中顯示者）判定特徵部尺度計量點。此包含用於抽樣整個遮罩/晶圓的基本結構。遮罩712及特徵部714描繪此措施操作處之尺度的示例。
在720，電腦系統自基本結構及大區域圖案密度樣本決定整個遮罩的計量抽樣。此之示例係在722顯示。基本結構係在整個遮罩場（例如橫剖面SEM或輪廓量測）抽樣。所定義的區域圖案密度結構係在整個遮罩場（例如PWG）抽樣。
在730，電腦系統自基本結構及大區域圖案密度樣本決定整個晶圓計量抽樣。此係在732描繪。此動作涉及在整個晶圓的遮罩位置內抽樣一致的圖案、識別可能的徑向特徵、及考慮其他已知的後處理特徵（例如特徵、回蝕、或UV照明）。
在識別基本特徵結構之後，可決定整個遮罩抽樣計劃，且大區域結構亦可在整個遮罩加以抽樣。適當的統計抽樣應證明任何整個遮罩特徵的不存在或存在、及驗證在圖案密度數值影響塗佈厚度處的長度尺度。同樣地，這些測量值可在整個晶圓加以抽樣，而尋找徑向特徵及考慮可能存在的任何其他已知處理特徵。
圖8描繪用於模型校準的處理方法800。在定義抽樣計劃之後，計量係在期望的材料/製程組合中完成。
在方塊810，電腦系統收集計量值及位置，且接著系統將設計檔案（GDS）或遮罩檔案與溝槽圖案及周圍圖案對照以提供相關的輸入值。如此輸入值的示例包含特徵部設計尺寸、具有周圍圖案密度、遮罩色調、和膜厚度測量值的GDS片段、計量、溝槽圖案/圖案密度、及遮罩色調。在視圖812顯示如此示例，其顯示圖10中描繪且稍後描述之圖的簡化版本。
在方塊820，電腦系統在使用者定義的網格（例如溝槽的位置）上將設計檔案形狀（在GDS數據標記）轉換為二元文字檔案。將計量值輸入至相同網格中的鏡像文字檔案中。方塊822描繪方塊820的動作。
在方塊830，電腦系統獲得關於匹配所定義圖案之膜厚度測量值及位置的輸入值。
在方塊840，電腦系統應用圖案密度模型以獲得最佳適合參數。此可藉由諸如內爾德–米德（Nelder-Mead）的最小化程序（例如腳本）而達成。在此，最佳擬合演算法係用以擬合來自浮動參數的最佳值及輸出相對於實驗數據的模型誤差。圖案密度模型之函數形式的細節係關於圖9討論於下。
關於x、y網格之膜高度的一種可能函數形式係常數乘以與網格內之溝槽x、y位置卷積之可選鄰近函數的總和。鄰近函數的一示例係以高斯形式顯示。以此形式，顯示溝槽深度及搜索半徑，以將溝槽位置與這些坐標之上的膜高度相關。此係函數形式的一示例，其可在最小化程序中使用以提供最佳擬合參數、及最終在溝槽表面形貌上之膜高度的數學描述。 平坦化預測
圖9（完整地）及圖10（部分地）描繪及顯示關於圖1之平坦化預測130的示例製程及細節。圖9顯示用於將校準模型應用至新設計檔案的示例製程900。
在910，電腦系統獲得諸多輸入值，諸如：設計數據、設計表面形貌的適當色調（正/負）、作為設計輸入值或常數之函數的溝槽厚度、網格尺寸、及校準的膜厚度模型。
在912，電腦模型將設計數據的檔案從一格式轉換成另一者。表面形貌設計數據通常係與如此數據特定相關聯的檔案格式。如此檔案格式的示例包含GDS、Oasis等。設計數據檔案係轉換成在選擇之輸入網格上具有溝槽位置之「標準化」的檔案格式（例如文字檔案）。
在914，電腦系統在整個經轉換的設計檔案使用例如方程式1（下方）執行計算。
Figure 02_image001
方程式1h (x,y)=在給定x、y位置處之膜的z高度ho =常數，表示沒有表面形貌的毯覆膜厚度Ci =常數p (x,y)=可選鄰近函數Tr (x,y)=溝槽圖案位置
Figure 02_image003
d =溝槽深度
Figure 02_image005
=搜索半徑
此方程式及其變數係在圖10中顯示。當然，其他實施方式可使用其他方程式。
在916，電腦系統產生表示在所提供的設計檔案中在每個網格點之x、y位置處之旋塗膜高度的輸出值（通常作為文字檔案）。此亦可使用諸如MATLAB® 的公用程式以三維形式表示。
圖10描繪具有經蝕刻的層於其上之基板1020之一部分的簡化橫剖面1000。該經蝕刻的層具有諸如1022及1024的特徵部。毯覆塗層1030係在層與該層之特徵部上方顯示。該圖亦顯示在此圖示中使用之諸多術語的定義。在此，經轉換的設計檔案係被讀取作為輸入值。自每一網格點的計算距離係設為輸入值。此允許計算考慮半徑內的溝槽配置。
通常，此應被設成大於σ。實際上，3σ係不錯的選擇。對於每一網格點而言，計算距離定義計算中所包含之其他網格點的面積。方程式1應用於每一個別的網格點，其使用具有計算半徑的周圍網格點數值，而導致在每一x、y網格點處的膜厚度數值。在每一x、y網格位置處之計算的厚度數值係輸出至輸出檔案。
圖11說明示例製程1100以展示反饋及前饋應用。示例製程1100從製程900的輸出操作916繼續。
在1110，電腦系統將圖9之操作916的厚度輸出值與初始假設及規格比較。也就是說，系統決定製程900的厚度判定如何與程序的假設及所提供的規格比較。在這樣做時，系統判定任何膜厚度或膜厚度中的整體偏差是否超出期望範圍。
在1120，電腦系統基於膜厚度圖輸入值（來自製程900）執行下游製程模擬。基於此，系統判定製程輸出值是否由於膜厚度中之引入的偏差而超出規格。也就是說，系統預測所得的膜在整個膜範圍所將呈現的平坦程度。
操作1110及1120係圖1之平坦化預測130的一部分。因此，操作1120係平坦化預測130的結果。下一操作（1130及1140）係圖1之改正建議140的一部分。
在1130，電腦系統判定針對應用於圖9之910之輸入值所描述的特徵部拓撲之模擬的膜之平坦化的改正。也就是說，系統決定將促進或促使模擬的膜之平坦化的措施或措施的組合—且接著最終決定對於在改正的情況下施加的實際旋塗塗層之的措施或措施的組合。示例改正措施將關於圖12討論於下。
在1140，電腦系統建議改正措施或如此措施的一些組合。此建議可包含使用者界面（UI），該使用者界面（UI）提供操作者可手動或半自動地採取之所建議措施的文字及/或圖像建議。操作者可選擇隨後自動或半自動地執行之所建議措施的其中一或更多者。這些建議係提供至圖12的操作1210。
圖12說明及展示關於圖1之改正150的示例製程。圖12展示用於晶圓之特徵部表面形貌之平坦化改正的示例製程1200。
在1210，電腦系統從圖11的操作1140及/或關於藉由操作1120執行之平坦化判定的資訊而接收改正建議。基於此，系統決定待執行之調整的種類及/或量，其將促使及促進在晶圓之特徵部表面形貌上之膜的平坦化（即平整度）。在某些方面，此操作1210的功能係類似於由操作1130及1140所執行者。因此，實際上，操作1210、1130、及1140的功能可以某種有效的方式組合。
當判定可至少部分地藉由以不改變其操作參數的方式改變特徵部拓撲的物理配置而改善平坦化時，啟用反饋迴路1112。也就是說，觸發判定包含圖案表面形貌中的改變，其不影響晶圓之所得元件的功能。
此涉及設計、遮罩、或其他特徵部形狀操作中的調整，其至少部分地係促進平坦化的有效方式。在該情況下，製程繼續至操作1220並與圖9的操作910形成反饋迴路1112。在此情況下，關於所模擬的膜係非平面的資訊係反饋至製程900的操作910，以促進該製程的調整。此措施最終調整/改變製造160的實際製造製程。如此一來，經調整的設計將導致用於模擬的新特徵部表面形貌。
該資訊係在反饋迴路1112中使用以在數據準備流程（諸如僅為了處理目的所配置的形狀而沒有電性功能）中之設計、遮罩、或其他形狀操作中的進行調整。該等調整可針對設計、仿真填充、或其他遮罩/EDA（電子設計自動化）。這些調整改變圖案密度，以將製程模擬納入規範。
或者，啟用前饋迴路1114而以除了重新設計之外、不會影響晶圓元件之所得功能的某種方式改善平坦化。
在替代的前饋迴路1114中，超出規格資訊或製程模擬係用以指示後續單元製程的控制收緊。也就是說，製造160之一些部分之操作中的變化接著產生所模擬的特徵部表面形貌。該系統將調整引導至操作1230中的後續製造製程控制，以補償所模擬的膜之超出規格膜厚度或其他非平坦方面。
有許多可被引導及採取的不同措施。該等示例可包含調整旋塗製程（例如：旋轉速度、施加塗層的量、施加塗層速率、旋轉加速度、沉積位置等）、烘烤製程、或旋塗製程步驟的順序。另一示例包含調整微影掃描器製程以控制聚焦/劑量。又另一示例可涉及對蝕刻製程的調整以補償材料厚度（或其所不足者）。也就是說，在蝕刻期間控制膜高度。另一者仍涉及對下游塗佈/沉積製程的調整以幫助平衡表面形貌上的總平坦化。此有助於層堆疊的整體平坦化。當然，其他改正措施係可行的。 額外及替代的實施方式細節
如此處使用的「基板」或「目標基板」泛指根據本發明所處理的物件。基板可包含元件（尤其是半導體或其他電子元件）的任何材料部分或結構，且例如可為基底基板結構，諸如半導體晶圓、遮罩、或基底基板結構之上或覆蓋基底基板結構的一層（諸如薄膜）。因此，基板不限於任何特定的基底結構、下方層或覆蓋層、圖案化或未圖案化，而是設想為包含任何這樣的層或基底結構、及層及/或基底結構的任何組合。此描述可能論及特定類型的基板，但此係僅用於說明之目的。
本文所提及「一個實施例」或「一實施例」意指本文描述之技術的至少一示例實施例所描述的一或更多特徵、結構、材料、或特性。其並非表示或暗示該特徵、結構、材料、或特性係存在每個實施例中。因此，在整份文件中多處出現之「在一個實施例中」或「在一實施例中」的用語，未必指該技術的相同實施例。此外，在一或更多實施例中，該特徵、結構、材料、或特性可以任何適當的方式組合。
在以上示例實施方式的描述中，為了解釋的目的，而提出特定數字、材料配置、及其他細節以較佳地解釋所主張之本發明。然而，對於熟習本項技術之人士而言將顯而易見，所請發明可使用不同於本文描述之示例者的細節實施。另一方面，省略或簡化眾所周知的特徵以闡明示例實施方式的描述。
本發明人意圖將所描述的示例實施方式作為主要示例。本發明人並非計劃以這些示例實施方式限制隨附申請專利範圍的範疇。更準確地說，本發明人已設想所請發明亦可結合其他當前或未來的技術以其他方式體現及實施。
此外，字詞「示例」在本文係用以表示作為示例、實例、或例證。本文描述作為「示例」的任何實施態樣或設計係不一定被解釋為比其他實施態樣或設計較佳或有利的。更準確地說，字詞示例的使用係意圖以具體的方式呈現概念及技術。術語「技術」例如可意指如本文描述之上下文所示的一或更多裝置、設備、系統、方法、製造品、及電腦可讀指令。
如此申請案中所使用，術語「或」係意圖表示包括性的「或」而不是排除性的「或」。除非以其他方式明確指出或從上下文中明白，否則「X使用A或B」係意圖表示任何自然包括性的置換。也就是說，若X使用A；X使用B；或X使用A及B兩者，則「X使用A或B」滿足先前任何例子。此外，如此申請案及隨附申請專利範圍中使用的冠詞「一」應解釋為表示「一或更多者」，除非以其他方式明確指出或從上下文中明白指示單數型。
這些製程係描繪成邏輯流程圖中的許多方塊，該邏輯流程圖表示可僅在機械中或結合硬體、軟體、及韌體實施之操作的序列。在軟體/韌體的情形中，方塊表示儲存在一或更多電腦可讀之儲存媒體上的指令，其在由一或更多處理器執行時執行所記載的操作。
注意描述製程的順序並非意圖被解釋為限制條件，且任何數目之所描述的製程方塊可以任何順序結合以實施該製程或替代的製程。此外，個別的方塊可自該製程移除而不背離本文描述之申請標的之精神及範圍。
術語「電腦可讀媒體」係非暫態電腦儲存媒體。舉例而言，非暫態電腦儲存媒體可包含但不限於磁儲存裝置（例如：硬碟、軟碟、和磁條）、光碟（例如：光碟（CD）和數位多功能光碟（DVD））、智慧卡、記憶體裝置（例如：隨身碟（thumb drive）、記憶棒（stick）、保密磁碟（key drive）、和SD卡）、及揮發性和非揮發性記憶體（例如：隨機存取記憶體（RAM）、唯讀記憶體（ROM））。類似地，術語「機器可讀媒體」係非暫態機器儲存媒體。同樣地，術語「處理器可讀媒體」係非暫態處理器儲存媒體。
非暫態機器可讀儲存媒體可使機器執行所描述的功能或操作，且包含儲存呈機器（例如：電腦裝置、電子系統等）可存取形式之資訊的任何機構，諸如可錄式/非可錄式的媒體（例如：唯讀記憶體（ROM）、隨機存取記憶體（RAM）、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等）。通訊界面包含介接至硬線、無線、光纖等媒體之其中任一者的任何機構以與諸如記憶體匯流排界面、處理器匯流排界面、網際網路連接、磁碟控制器等另一裝置通訊。通訊界面係藉由提供配置參數或發送訊號配置以準備通訊界面而提供描述軟體內容的數據訊號。通訊界面可經由發送至通訊界面的一或更多命令或訊號存取。
在本文隨附的申請專利範圍中，本發明人僅在將字詞「裝置用於」或「步驟用於」使用在請求項中時援引35 U.S.C. §112(f)。若如此字詞未使用在請求項中，則本發明人未意圖使該申請專利範圍依35 U.S.C. §112(f)被解釋為涵蓋本文描述的相應結構、材料、或作用（及其等同物）。
非暫態機器可讀儲存媒體可使機器執行所描述的功能或操作，且包含儲存呈機器（例如：電腦裝置、電子系統等）可存取形式之資訊的任何機構，諸如可錄式/非可錄式的媒體（例如：唯讀記憶體（ROM）、隨機存取記憶體（RAM）、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等）。通訊界面包含介接至硬線、無線、光纖等媒體之其中任一者的任何機構以與諸如記憶體匯流排界面、處理器匯流排界面、網際網路連接、磁碟控制器等另一裝置通訊。通訊界面係藉由提供配置參數或發送訊號配置以準備通訊界面而提供描述軟體內容的數據訊號。通訊界面可經由發送至通訊界面的一或更多命令或訊號存取。
100‧‧‧示例情況110‧‧‧功能性表示圖120‧‧‧模型產生130‧‧‧平坦化預測140‧‧‧改正建議150‧‧‧改正160‧‧‧製造170‧‧‧蝕刻172‧‧‧晶圓174‧‧‧蝕刻腔室176‧‧‧電漿178‧‧‧電腦系統180‧‧‧旋塗182‧‧‧晶圓184‧‧‧塗佈腔室186‧‧‧塗層188‧‧‧電腦系統190‧‧‧固持箱192‧‧‧晶圓200‧‧‧製程210‧‧‧方塊212‧‧‧方塊214‧‧‧方塊216‧‧‧方塊218‧‧‧方塊220‧‧‧方塊222‧‧‧方塊310‧‧‧視圖330‧‧‧視圖350‧‧‧視圖400‧‧‧製程410‧‧‧方塊412‧‧‧方塊414‧‧‧方塊416‧‧‧方塊510‧‧‧圖案512‧‧‧圖案514a‧‧‧圖案514b‧‧‧圖案516‧‧‧圖案518a‧‧‧圖案518b‧‧‧圖案610‧‧‧視圖612‧‧‧視圖614‧‧‧視圖616‧‧‧視圖700‧‧‧製程710‧‧‧方塊712‧‧‧遮罩714‧‧‧特徵部720‧‧‧方塊722‧‧‧視圖730‧‧‧方塊732‧‧‧視圖800‧‧‧方法810‧‧‧方塊812‧‧‧視圖820‧‧‧方塊822‧‧‧方塊830‧‧‧方塊840‧‧‧方塊900‧‧‧製程910‧‧‧操作912‧‧‧操作914‧‧‧操作916‧‧‧操作1000‧‧‧橫剖面1020‧‧‧基板1022‧‧‧特徵部1024‧‧‧特徵部1030‧‧‧毯覆塗層1100‧‧‧製程1110‧‧‧操作1112‧‧‧反饋迴路1114‧‧‧前饋迴路1120‧‧‧操作1130‧‧‧操作1140‧‧‧操作1200‧‧‧製程1210‧‧‧操作1220‧‧‧操作1230‧‧‧操作
圖1描繪其中可併入本文所描述技術之一或更多實施方式的示例情況。
圖2根據本文描述的技術提供描繪促進平坦化基板之方法的流程圖。
圖3根據本文描述的技術描繪基板和關注之長度尺度、及預期的平坦化特徵。
圖4根據本文描述的技術提供說明校準表面形貌上之膜塗佈模型及設計用於計量及校準之測試結構之方法的流程圖。
圖5根據本文描述的技術提供用於模型校準之測試結構設計的示例。
圖6根據本文描述的技術提供三維（3D）結構的示例。
圖7根據本文描述的技術描繪用於多個所關注尺度的模型校準方法。
圖8根據本文描述的技術提供描繪用於校準基板上之表面形貌上之膜塗佈模型之方法的流程圖及圖示。
圖9根據本文描述的技術提供說明應用校準的旋塗模型以預測膜厚度之方法的流程圖。
圖10提供基板和膜之橫剖面的圖示，其伴有幫助解釋本文所描述技術之實施方式的相關術語。
圖11-12根據本文描述的技術提供說明應用校準的旋塗模型之方法的流程圖，包含對於電子設計自動化的反饋方法及對於單元處理的前饋方法。
實施方式參照隨附圖式。在圖式中，參考號碼最左邊的數字標示該參考號碼首次出現的圖式。相同的號碼係在全部圖式中用以指示相似的特徵及元件。
800‧‧‧方法
810‧‧‧方塊
812‧‧‧視圖
820‧‧‧方塊
822‧‧‧方塊
830‧‧‧方塊
840‧‧‧方塊

Claims (19)

  1. 一種在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，該方法包含：利用一資料處理器產生半導體基板上之期望特徵部圖案的表面形貌圖，產生該表面形貌圖的該步驟係至少部分地基於與該期望特徵部圖案相關的基板圖案化資訊；利用該資料處理器產生膜厚度模型，其用以預測塗佈於該期望特徵部圖案之旋塗塗層的膜厚度，其中用於該膜厚度模型的輸入包含該表面形貌圖及根據所界定之塗佈製程參數而塗佈於該半導體基板上之該旋塗塗層的估計膜厚度；藉由以下步驟利用該資料處理器從該膜厚度模型產生一膜厚度輸出：在整個該半導體基板分配複數網格點，至少部分地基於該表面形貌圖，判定該半導體基板上之該複數網格點之各者處或周圍的溝槽深度，指定起自該複數網格點之各者的計算距離，及至少部分地基於該估計膜厚度、靠近各個網格點的溝槽深度、各個網格點周圍的表面積、及來自該計算距離內的其他網格點的膜厚度值，計算該複數網格點中之各個網格點的膜厚度值；利用該資料處理器判定該膜厚度輸出之區域的預測膜厚度是否落在所界定範圍內；及 基於該判定，宣告該膜厚度輸出之該區域的該預測膜厚度為平面的、或者利用該資料處理器產生建議的改正措施以增強該膜厚度輸出之該區域的該預測膜厚度的平坦化，其中該等建議的改正措施影響基板製造。
  2. 如申請專利範圍第1項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，更包含：選擇該等建議的改正措施之其中一或多者；及執行該一或更多所選擇的建議的改正措施。
  3. 一種在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，該方法包含：接收與一半導體基板之期望特徵部圖案相關的基板圖案化資訊；至少部分地基於該基板圖案化資訊，利用一資料處理器產生該期望特徵部圖案的表面形貌圖；接收關於複數膜厚度點的數據，該複數膜厚度點與具有該期望特徵部圖案之圖案化基板上所沉積的膜相關聯；利用該資料處理器產生膜厚度模型，其用以預測該半導體基板的膜厚度，其中用於該膜厚度模型的輸入包含該複數膜厚度點的數據；及藉由以下步驟利用該資料處理器從該膜厚度模型產生一膜厚度輸出：在整個該半導體基板分配複數網格點， 至少部分地基於該表面形貌圖，判定該半導體基板上之該複數網格點之各者處或周圍的溝槽深度，指定起自該複數網格點之各者的計算距離，及至少部分地基於一估計膜厚度、靠近各個網格點的溝槽深度、各個網格點周圍的表面積、及來自該計算距離內的其他網格點的膜厚度值，計算該複數網格點中之各個網格點的膜厚度值。
  4. 如申請專利範圍第3項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，其中，該基板圖案化資訊包含特徵部尺寸、遮罩色調、或膜厚度測量值。
  5. 如申請專利範圍第3項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，其中，該表面形貌圖包含在高度、寬度、及特徵部間之距離上變化的特徵部。
  6. 如申請專利範圍第3項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，其中，用於該膜厚度模型的該等輸入更包含至少部分地基於該半導體基板上之特徵部的毯覆膜厚度、局部圖案高度、局部圖案寬度、及周圍密度的該估計膜厚度。
  7. 如申請專利範圍第3項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，其中，該複數膜厚度點的數據包含該圖案化基板上之一或更多膜的厚度數據。
  8. 如申請專利範圍第3項之在基板製造期間促進特徵部表面形貌上之旋塗平坦化的方法，其中，該膜包含毯覆膜、圖案化的膜、或經處理的膜。
  9. 一種旋塗製程之平坦度的預測方法，包含：接收用於一圖案化基板的基板圖案化資訊；接收用以預測該圖案化基板之膜厚度的一膜厚度模型，其中用於該膜厚度模型的輸入包含旋塗在該圖案化基板上之膜的估計厚度及該圖案化基板上的特徵部配置；及藉由以下步驟利用一資料處理器從該膜厚度模型產生一膜厚度輸出：在整個該圖案化基板分配複數網格點，判定該圖案化基板上之該複數網格點之各者處或周圍的溝槽深度，指定起自該複數網格點之各者的計算距離，及至少部分地基於一毯覆膜厚度、靠近各個網格點的溝槽深度、各個網格點周圍的表面積、及來自該計算距離內的其他網格點的膜厚度值，計算該複數網格點中之各個網格點的膜厚度值。
  10. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，其中，該估計厚度係至少部分地基於該圖案化基板的該毯覆膜厚度及表面形貌。
  11. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，其中，該特徵部配置係至少部分地基於下列其中一或更多者：在整個該圖案化基板之不同位置處的特徵部深度、特徵部寬度、或特徵部表面積。
  12. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，更包含：將該膜厚度輸出與預定規格相比較；及至少部分地基於該膜厚度輸出與該預定規格之該比較而調整一或更多製程條件。
  13. 如申請專利範圍第12項之旋塗製程之平坦度的預測方法，其中，該一或更多製程條件包含下列其中一或更多者：用於該膜沉積在該圖案化基板上的轉速、用以圖案化該圖案化基板之微影製程的聚焦或劑量、蝕刻時間、或蝕刻功率。
  14. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，更包含：將該膜厚度輸出與預定規格相比較；至少部分地基於該膜厚度輸出與該預定規格之該比較而調整一或更多製程目標。
  15. 如申請專利範圍第14項之旋塗製程之平坦度的預測方法，其中，該一或更多製程目標包含下列其中一或更多者：沉積厚度、溝槽深度、膜不均勻性。
  16. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，更包含：將該膜厚度輸出與預定規格相比較；及至少部分地基於該膜厚度輸出與該預定規格之該比較而調整一或更多設計條件。
  17. 如申請專利範圍第16項之旋塗製程之平坦度的預測方法，其中，該等設計條件包含下列其中一或更多者：元件布局、仿真填充布局、遮罩布局、或影響該圖案化基板上之圖案密度的其他條件。
  18. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，其中，該膜厚度模型包含該圖案化基板上之一或更多膜的厚度數據。
  19. 如申請專利範圍第9項之旋塗製程之平坦度的預測方法，其中，該膜包含毯覆膜、圖案化的膜、或經處理的膜。
TW107103291A 2016-10-04 2018-01-30 基板製造期間特徵部表面形貌之上的旋塗平坦化之促進 TWI744469B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662404094P 2016-10-04 2016-10-04
US15/724,632 US10622267B2 (en) 2016-10-04 2017-10-04 Facilitation of spin-coat planarization over feature topography during substrate fabrication
US15/724,632 2017-10-04

Publications (2)

Publication Number Publication Date
TW201916144A TW201916144A (zh) 2019-04-16
TWI744469B true TWI744469B (zh) 2021-11-01

Family

ID=61758337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107103291A TWI744469B (zh) 2016-10-04 2018-01-30 基板製造期間特徵部表面形貌之上的旋塗平坦化之促進

Country Status (4)

Country Link
US (1) US10622267B2 (zh)
KR (1) KR102399364B1 (zh)
TW (1) TWI744469B (zh)
WO (1) WO2018067677A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10642950B2 (en) * 2018-02-06 2020-05-05 International Business Machines Corporation Verifying planarization performance using electrical measures
US11049720B2 (en) * 2018-10-19 2021-06-29 Kla Corporation Removable opaque coating for accurate optical topography measurements on top surfaces of transparent films
JP2022551429A (ja) * 2019-09-27 2022-12-09 コーニング インコーポレイテッド 平坦さ機能要件を満たすフォトマスクブランクを仕上げるための目標トポグラフィマップの生成提供装置、システムおよび方法
US11776808B2 (en) * 2020-03-17 2023-10-03 Tokyo Electron Limited Planarization of spin-on films
US11455436B2 (en) * 2020-03-25 2022-09-27 Tokyo Electron Limited Predicting across wafer spin-on planarization over a patterned topography

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW255047B (en) * 1995-02-23 1995-08-21 Ind Tech Res Inst Process of IC spin-on-glass planarization
US20020127870A1 (en) * 2001-03-09 2002-09-12 Hiroyuki Kawano Method of manufacturing a semiconductor device including etching of a peripheral area before chemical-mechanical polishing
US20100285666A1 (en) * 2009-05-07 2010-11-11 Applied Materials, Inc. Process sequence to achieve global planarity using a combination of fixed abrasive and high selectivity slurry for pre-metal dielectric cmp applications

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7175940B2 (en) 2001-10-09 2007-02-13 Asml Masktools B.V. Method of two dimensional feature model calibration and optimization
US7279267B2 (en) * 2003-08-19 2007-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manipulating the topography of a film surface
US7678408B2 (en) * 2005-09-09 2010-03-16 Qimonda Ag Method for compensating film height modulations in spin coating of a resist film layer
MY144847A (en) * 2005-12-08 2011-11-30 Molecular Imprints Inc Method and system for double-sided patterning of substrates
KR100734305B1 (ko) * 2006-01-17 2007-07-02 삼성전자주식회사 디싱 현상 없이 평탄화된 막을 구비하는 반도체 소자의제조방법 및 그에 의해 제조된 반도체 소자
US7433791B2 (en) 2006-02-17 2008-10-07 Asml Masktools B.V. Method of performing multiple stage model calibration for optical imaging simulation models
US7354779B2 (en) * 2006-03-10 2008-04-08 International Business Machines Corporation Topography compensated film application methods
US8024675B1 (en) * 2006-08-04 2011-09-20 Tela Innovations, Inc. Method and system for wafer topography-aware integrated circuit design analysis and optimization
CN102089708A (zh) * 2008-06-09 2011-06-08 得克萨斯州大学系统董事会 适应性纳米形貌雕刻
US8377631B2 (en) * 2009-10-06 2013-02-19 International Business Machines Corporation Planarization over topography with molecular glass materials
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
TWI525744B (zh) * 2011-05-31 2016-03-11 維克儀器公司 加熱之晶圓載體輪廓勘測
US8865599B2 (en) * 2011-11-08 2014-10-21 Brewer Science Inc. Self-leveling planarization materials for microelectronic topography
US9645495B2 (en) 2014-08-13 2017-05-09 Tokyo Electron Limited Critical dimension control in photo-sensitized chemically-amplified resist
US10338466B2 (en) 2015-04-13 2019-07-02 Tokyo Electron Limited System and method for planarizing a substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW255047B (en) * 1995-02-23 1995-08-21 Ind Tech Res Inst Process of IC spin-on-glass planarization
US20020127870A1 (en) * 2001-03-09 2002-09-12 Hiroyuki Kawano Method of manufacturing a semiconductor device including etching of a peripheral area before chemical-mechanical polishing
US20100285666A1 (en) * 2009-05-07 2010-11-11 Applied Materials, Inc. Process sequence to achieve global planarity using a combination of fixed abrasive and high selectivity slurry for pre-metal dielectric cmp applications

Also Published As

Publication number Publication date
US10622267B2 (en) 2020-04-14
US20180096905A1 (en) 2018-04-05
KR102399364B1 (ko) 2022-05-18
TW201916144A (zh) 2019-04-16
KR20190052160A (ko) 2019-05-15
WO2018067677A1 (en) 2018-04-12

Similar Documents

Publication Publication Date Title
TWI744469B (zh) 基板製造期間特徵部表面形貌之上的旋塗平坦化之促進
TWI737797B (zh) 優化製程模擬的方法、非暫態電腦可讀媒體及電子裝置
JP5299608B2 (ja) 光計測及びプロファイルモデルと重要プロファイル形状との相関を用いた自動プロセス制御
US11455436B2 (en) Predicting across wafer spin-on planarization over a patterned topography
US8793638B2 (en) Method of optimizing design for manufacturing (DFM)
WO2002037183A2 (en) Inverse resist coating process
TWI797187B (zh) 功能微電子元件之良率提高
JP2011521475A (ja) ツール及びプロセスの効果を分離する基板マトリクス
US20090024978A1 (en) Semiconductor device mask, method of forming the same and method of manufacturing semiconductor device using the same
JP2008098588A (ja) 半導体装置のレイアウト設計・検証におけるホットスポット抽出方法
TWI742199B (zh) 使用非測量屬性資料之迭代式計算的基板圖之產生
Decoster et al. Modeling the topography of uneven substrates post spin-coating
US20210296121A1 (en) Planarization of Spin-On Films
US7851234B2 (en) System and method for enhanced control of copper trench sheet resistance uniformity
TWI764562B (zh) 多步驟製程檢測方法
US20160062227A1 (en) Mask monitor mark and method for marking the mark
TWI733698B (zh) 用於控制蝕刻製程之系統及方法
JP2005116958A (ja) 研磨工程の残存膜厚判定方法および半導体装置の製造方法
Hill Analysis of DRIE uniformity for microelectromechanical systems
Lang Dielectric spin coating characterization, modeling, and planarization using fill patterns for advanced packaging technologies
US20190243927A1 (en) Verifying planarization performance using electrical measures
Josan et al. Simulation and verification of void transfer patterning (VTP) technique for nm-scale features
KR20110124012A (ko) 반도체 소자의 콘택홀 ｏｐｃ 방법
KR20080108788A (ko) 노광마스크 및 반도체 소자의 두께 측정 방법
JP2006019562A (ja) デバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法