TWI736810B - 包含切換單元的半導體元件 - Google Patents

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Abstract

提供一種半導體元件。所述半導體元件包括：第一切換單元以及第二切換單元，設置於基板上並彼此間隔開；第一金屬線，電性連接至第一切換單元；第二金屬線，電性連接至第二切換單元；第三金屬線，夾置於第一金屬線與第二金屬線之間；第一全域金屬線，在平面圖中至少局部地與第一切換單元以及第二切換單元交疊，並電性連接第一金屬線以及第二金屬線；以及第二全域金屬線，在所述平面圖中與第一全域金屬線相鄰，並電性連接至第三金屬線。

Description

包含切換單元的半導體元件
本揭露的示例性實施例是有關於一種半導體元件，且更具體而言是有關於用於向標準單元供應虛擬電壓的切換單元的設置。
本申請案主張於2018年1月17日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0006167號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體元件是指利用例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等半導體材料實作的元件。半導體元件可包括可由利用電源驅動的電晶體構成的多個單元。
然而，外部電力並非直接供應至標準單元。相反，外部電力被輸入至被稱為「切換單元」的部件，所述「切換單元」產生虛擬電壓。自所述切換單元輸出的虛擬電壓被施加至標準單元。為穩定地驅動半導體元件，必須向標準單元供應足夠的虛擬電壓。此外，必須順暢地向標準單元供應接地電壓。
然而，密集放置切換單元以向標準單元供應虛擬電壓以及接地電壓會導致面積增大且使互連線複雜化。在此種情形中，可降低半導體元件的效能。
一或多個示例性實施例提供用於有效地將虛擬電壓供應至標準單元的切換單元的佈局。
根據示例性實施例的態樣，提供一種半導體元件，所述半導體元件包括：第一切換單元以及第二切換單元，設置於基板上並沿第一方向以及與所述第一方向垂直的第二方向彼此間隔開；第一金屬線，電性連接至所述第一切換單元並在所述第二方向上延伸；第二金屬線，電性連接至所述第二切換單元並在所述第二方向上延伸；第三金屬線，夾置於所述第一金屬線與所述第二金屬線之間，並在所述第二方向上延伸；第一全域金屬線，在所述第一方向上延伸，在平面圖中至少局部地與所述第一切換單元以及所述第二切換單元交疊，並電性連接所述第一金屬線以及所述第二金屬線，所述第一全域金屬線被配置成接收電源電壓；以及第二全域金屬線，在所述第一方向上延伸，在所述平面圖中在所述第二方向上與所述第一全域金屬線相鄰，並電性連接至所述第三金屬線，所述第二全域金屬線被配置成接收接地電壓。
根據另一示例性實施例的態樣，提供一種半導體元件，所述半導體元件包括：第一切換單元以及第二切換單元，設置於基板上並彼此間隔開；第一全域金屬線，在第一方向上延伸並在 平面圖中至少局部地與所述第一切換單元以及所述第二切換單元交疊，所述第一全域金屬線被配置成將電源電壓供應至所述第一切換單元以及所述第二切換單元；以及第二全域金屬線，在所述第一方向上延伸並在與所述第一方向垂直的第二方向上與所述第一全域金屬線相鄰，所述第二全域金屬線被配置成將接地電壓供應至形成於所述基板上的標準單元，所述第二切換單元以及所述第一切換單元形成於在所述基板中形成的不同阱(well)上方。
根據又一示例性實施例的態樣，提供一種半導體元件，所述半導體元件包括：第一切換單元，包括形成於多個第一N阱上的多個第一電晶體，所述多個第一N阱在沿與第一方向垂直的第二方向的基板上沿所述第一方向延伸；第二切換單元，包括形成於多個第二N阱上的多個第二電晶體，所述多個第二N阱在沿所述第二方向的基板上沿所述第一方向延伸；第一全域金屬線，在所述第一方向上延伸並在平面圖中至少局部地與所述第一切換單元以及所述第二切換單元交疊，所述第一全域金屬線被配置成將電源電壓供應至所述第一切換單元以及所述第二切換單元；以及第二全域金屬線，在所述第一方向上延伸並在所述第二方向上與所述第一全域金屬線相鄰，所述第二全域金屬線被配置成將接地電壓施加至形成於所述基板上的標準單元。
4H:高度
100、200、300、400、500、600:半導體元件
110:第一層間絕緣層
120:第二層間絕緣層
130:第三層間絕緣層
132:虛擬電壓線
134:接地線
1000:佈局設計系統
1100:處理器
1200:工作記憶體
1210:佈局設計工具
1220:模擬工具
1300:輸入/輸出元件
1400:儲存器
2000:電子元件
2100:影像處理元件
2110:影像感測器
2120:影像處理器
2200:主處理器
2300:工作記憶體
2400:儲存器
2500:顯示器
2600:通訊區塊
2610:收發器
2620:調變器/解調器
2700:使用者介面
A:部分
AF:溝道區
B:部分
C:虛線盒
CA1、CA2:源極/汲極觸點
CB:閘極觸點
Col1:第一行/行
Col2:第二行/行
Col3:第三行/行
CP:頂蓋圖案
D:部分
d1、d2:距離
D1:第一方向
D2:第二方向
D3:第三方向
FN:主動圖案
GI:閘極絕緣圖案
GML1:第一全域金屬線
GML2:第二全域金屬線
GP:閘極電極
GS:閘極間隔件
IL1:第一中間層
IL2:第二中間層
I-I’、II-II’、III-III’:線
ML1:第一內部金屬線
ML2:第二內部金屬線
ML11:第一金屬線
ML12:第二金屬線
ML13:第三金屬線
PR:PMOSFET區
P-sub:基板
R1、R2:半徑
Row1:第一列/列
Row2:第二列/列
Row3:第三列
S110、S120、S130、S140、S150:操作
SD:源極/汲極區
STI1:第一隔離層
STI2:第二隔離層
SW Cell:切換單元
V1:第一內部通孔
V2:第二內部通孔
V11:第一通孔
V12:第二通孔
V13:第三通孔
V14:第四通孔
V15:第五通孔
V16:第六通孔
V21:第一堆疊通孔
V22:第二堆疊通孔
VDD:電源電壓
VSS:接地電壓
VVDD:虛擬電壓
W:寬度
結合附圖閱讀以下詳細說明，上述及其他態樣、特徵以及優點將變得顯而易見。
圖1是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖2是示出圖1中所示半導體元件的部分「A」的佈局。
圖3是示出根據示例性實施例的半導體元件的第一堆疊通孔附近的互連線的三維圖。
圖4是示出圖1中所示半導體元件的部分「A」的佈局。
圖5是示出圖1中所示半導體元件的部分「B」的佈局。
圖6是示出根據示例性實施例的半導體元件的第二堆疊通孔附近的互連線的三維圖。
圖7是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖8是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖9是示出圖8中所示半導體元件的部分「D」的佈局。
圖10是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖11是示出圖10中所示半導體元件的部分「D」的互連線的三維圖。
圖12是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖13是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
圖14是示出根據示例性實施例用於設計半導體元件的佈局設計系統的方塊圖。
圖15是示出根據示例性實施例設計並製造半導體元件的方法的流程圖。
圖16是沿圖2的線I-I’截取的剖視圖。
圖17是沿圖2的線II-II’截取的剖視圖。
圖18是沿圖2的線III-III’截取的剖視圖。
圖19是示出根據示例性實施例包括切換單元的佈局的電子元件的方塊圖。
圖1是示出根據示例性實施例包括切換單元的半導體元件的佈局的圖式。
在本文中，單元可指在設計半導體元件的佈局、製造半導體元件及/或測試半導體元件時提供的各種邏輯部件。亦即，可自佈局設計工具的單元庫提供所述單元。作為另一選擇或另外，可在半導體製造製程中由製造者提供所述單元。
所述單元可指標準單元或切換單元。切換單元可為被配置成基於自外部供應的電源電壓VDD而產生虛擬電壓VVDD的部件。此外，標準單元可為用於實作邏輯電路的各種單元中的任一者。舉例而言，標準單元可指示例如及(AND)閘、或(OR)閘、反或(NOR)閘、互斥或(XOR)閘以及反(NOT)閘等各種邏輯閘中的任一者。
參照圖1，半導體元件100可包括基於金屬氧化物半導體(metal-oxide-semiconductor，MOS)的切換單元(SW cell)。半導體元件100可更包括夾置在切換單元之間的標準單元。
切換單元可沿第一方向D1放置。切換單元可被放置成在俯視圖或平面圖中與第一全域金屬線GML1交疊。與第一全域金屬線GML1相比，在俯視圖中切換單元不與第二全域金屬線GML2交疊。如圖所示，第一全域金屬線GML1以及第二全域金屬線GML2被放置於佈局的最上層中，但示例性實施例並非僅限於此。舉例而言，第一全域金屬線GML1以及第二全域金屬線GML2可放置在距離基板同一水平高度上。
一個切換單元可被放置在與在列方向上相鄰的切換單元所在的列不同的列處。第一全域金屬線GML1可被劃分成第一列Row1以及第二列Row2，且所劃分的列之間的邊界是作為放置切換單元的標準的虛擬邊界。舉例而言，列方向可指方向「D1」。舉例而言，將被放置於第一行Col1處的切換單元可被放置於第一全域金屬線GML1的第一列Row1處。將被放置於第二行Col2處的切換單元可被放置於第一全域金屬線GML1的第二列Row2處。將被放置於第三行Col3處的切換單元可被放置於第一全域金屬線GML1的第一列Row1處。
切換單元可沿第二方向D2放置。在示例性實施例中，如在圖1中所示，沿三個行Col1、Col2以及Col3放置九個切換單元。
第一金屬線ML11以及第二金屬線ML12可沿第二方向D2放置。舉例而言，在俯視圖中，放置在一行處的一對第一金屬線ML11以及第二金屬線ML12可與切換單元交疊。可經由第一金屬線ML11將電源電壓VDD供應至切換單元，且可經由第二金屬線ML12自切換單元輸出虛擬電壓VVDD。可提供連接第一金屬線ML11以及切換單元並在第三方向D3上形成的通孔、以及連接第二金屬線ML12以及切換單元並在第三方向D3上形成的通孔。
第三金屬線ML13可沿第二方向D2放置。舉例而言，第三金屬線ML13可放置在相鄰的第二金屬線ML12之間。此外，如圖所示，第三金屬線ML13與第二金屬線ML12之間的距離「d1」可與第二金屬線ML12與不同的金屬線ML13之間的距離「d2」實質上相同。可經由第三金屬線ML13供應接地電壓VSS。可經由一或多條互連線及/或一或多個通孔將接地電壓VSS供應至切換單元及/或標準單元。舉例而言，第一金屬線ML11、第二金屬線ML12以及第三金屬線ML13可形成於相同的水平高度上，但示例性實施例並非僅限於此。
第一全域金屬線GML1以及第二全域金屬線GML2可形成於其中形成有第一金屬線ML11、第二金屬線ML12以及第三金屬線ML13的層上或上方。第一全域金屬線GML1以及第二全域金屬線GML2可在第一方向D1上延伸且可沿第二方向D2交替放置。第一全域金屬線GML1在第二方向D2上的寬度可與第二全域金屬線GML2在第二方向D2上的寬度相同或不同。可經由第一全 域金屬線GML1供應電源電壓VDD，且可經由第二全域金屬線GML2供應接地電壓VSS。
第一全域金屬線GML1與第一金屬線ML11可經由第一堆疊通孔V21連接。第二全域金屬線GML2與第三金屬線ML13可經由第二堆疊通孔V22連接。每一第一堆疊通孔V21以及第二堆疊通孔V22可包括穿過至少一個互連層的至少一個通孔。
根據如上所述的金屬線以及通孔的放置及連接，被施加至第一全域金屬線GML1的電源電壓VDD經由第一堆疊通孔V21被轉移至第一金屬線ML11。被施加至第一金屬線ML11的電源電壓VDD經由通孔被施加至切換單元，且所述切換單元由此產生虛擬電壓VVDD。虛擬電壓VVDD可被提供至與切換單元放置在同一列處的標準單元。作為另一選擇或另外，虛擬電壓VVDD可經由通孔被轉移至第二金屬線ML12，以被提供至放置於在俯視圖中與第二全域金屬線GML2交疊的區中的標準單元。
根據上述放置/配置，可使經由其轉移電源電壓VDD的一或多條互連線與經由其轉移接地電壓VSS的一或多條互連線的距離最小化，且可簡化互連線。此外，由於在第一方向D1上相鄰的兩個切換單元被放置在不同的列處，因此虛擬電壓VVDD可被有效地供應至不被每一切換單元覆蓋的區。
圖2是示出圖1中所示半導體元件的部分「A」的佈局。
半導體元件100可包括基板P-sub、切換單元SW cell、虛擬電壓線132、接地線134、第一金屬線ML11以及第二金屬線 ML12。
基板P-sub可被摻雜以P型摻雜劑。在基板P-sub中可形成N阱。N阱可為基板P-sub的摻雜有N型摻雜劑的區。N阱可在第一方向D1上延伸，並可沿第二方向D2形成於基板P-sub中/上。舉例而言，N阱的寬度或兩個相鄰的N阱之間的寬度可被界定為「1H」(H指示高度)。在此種情形中，N阱的寬度可與兩個相鄰的N阱之間的寬度相同或不同。舉例而言，在藉由分別在N阱以及基板P-sub中形成P通道金屬氧化物半導體(P-channel metal-oxide-semiconductor，PMOS)電晶體以及N通道金屬氧化物半導體(N-channel metal-oxide-semiconductor，NMOS)電晶體而形成反相器的情形中，反相器可為具有2H的標準單元。
切換單元SW Cell可形成於基板P-sub上。切換單元SW Cell可(但並非僅限於)以例如以下的一或多個電晶體實作：金屬氧化物半導體場控電晶體(metal oxide semiconductor field transistor，MOSFET)、鰭場效電晶體(fin field effect transistor，FinFET)等。舉例而言，切換單元SW Cell可為基於PMOS電晶體的切換單元。然而，在另一示例性實施例中，切換單元SW Cell可為基於形成於基板P-sub中的NMOS電晶體的切換單元。
切換單元SW Cell可為形成於多個N阱中的多高度單元(multi-height cell)。在示例性實施例中，切換單元SW Cell在圖2中被示出為具有為4H的高度以及為「W」的寬度，但示例性實施例並非僅限於此。此外，切換單元SW Cell被示出為形成於第 二列Row2處。如在圖1中所示，可在第一列Row1處形成在第一方向D1上與切換單元SW Cell相鄰的另一切換單元。換言之，在第一列Row1處形成的切換單元SW Cell不與相鄰的切換單元SW Cell共享N阱。
虛擬電壓線132以及接地線134可沿第二方向D2交替形成。虛擬電壓線132以及接地線134可在第一方向D1上延伸。虛擬電壓線132以及接地線134中的每一者可形成於N阱與基板P-sub的邊界上。舉例而言，虛擬電壓線132以及接地線134可形成於切換單元SW Cell上。虛擬電壓線132以及接地線134可形成於距離基板P-sub同一水平高度(或層)上，但示例性實施例並非僅限於此。
虛擬電壓線132可向相鄰的標準單元提供自切換單元SW Cell供應的虛擬電壓VVDD。接地線134可向相鄰的標準單元提供自外部供應的接地電壓VSS。
可在切換單元SW Cell上形成第一通孔V11。第一通孔V11可電性連接第一金屬線ML11以及切換單元SW Cell。詳細而言，第一通孔V11可為自第一金屬線ML11供應的電源電壓VDD經由其被轉移至切換單元SW Cell的路徑。作為實例，在圖2中示出為形成有一個第一通孔V11，但示例性實施例並非僅限於此。
可在切換單元SW Cell上形成第二通孔V12。第二通孔V12可電性連接第二金屬線ML12以及切換單元SW Cell。詳細而言，第二通孔V12可為由切換單元SW Cell產生的虛擬電壓VVDD 經由其被轉移至第二金屬線ML12的路徑。在圖2中將實例示出為形成有兩個第二通孔V12，但通孔的數目並非僅限於此。舉例而言，若切換單元SW Cell為具有6H的切換單元，則可提供三個第二通孔V12。
在形成於第三列Row3處的虛擬電壓線132上可形成第三通孔V13。第三通孔V13可電性連接第二金屬線ML12與形成於第三列Row3處的虛擬電壓線132。詳細而言，第三通孔V13可為由切換單元SW Cell產生的虛擬電壓VVDD經由其藉由第二通孔V12以及第二金屬線ML12被轉移至第三列Row3的虛擬電壓線132的路徑。
可於第一金屬線ML11上形成第一堆疊通孔V21。舉例而言，第一堆疊通孔V21可以經由穿過一個層的一個通孔來實現。作為另一選擇，第一堆疊通孔V21可以經由穿過二或更多個層的二或更多個通孔來實現。第一堆疊通孔V21可電性連接第一金屬線ML11以及第一全域金屬線GML1(參照圖1)。詳細而言，第一堆疊通孔V21可為自外部經由第一全域金屬線GML1供應的電源電壓VDD經由其被轉移至第一金屬線ML11的路徑。
第一全域金屬線GML1可形成於第一堆疊通孔V21上。舉例而言，如在圖1中所示，第一全域金屬線GML1可與第一列Row1以及第二列Row2交疊。亦即，第一全域金屬線GML1可在第一方向D1上延伸。可經由第一全域金屬線GML1施加電源電壓VDD。
圖3是示出根據示例性實施例的半導體元件的第一堆疊通孔V21附近的互連線的三維圖，且將參照圖1及圖2給出闡述。
穿過第一中間層IL1的第一通孔V11以及第二通孔V12可形成於切換單元SW Cell上。此外，可形成第三通孔V13，第三通孔V13用於將虛擬電壓VVDD供應至放置於與切換單元SW Cell所在的列不同的列處的標準單元。第一中間層IL1可包括一或多個互連層。舉例而言，每一互連層可包括一或多條金屬互連線。亦即，第一通孔V11、第二通孔V12以及第三通孔V13可穿過第一中間層IL1的一或多個互連層。
穿過第二中間層IL2的第一堆疊通孔V21可形成於第一金屬線ML11上。第二中間層IL2可包括一或多個互連層。
切換單元SW Cell可在俯視圖中與第一全域金屬線GML1交疊，但可不與第二全域金屬線GML2交疊。第一金屬線ML11以及第二金屬線ML12被放置成在俯視圖中在第二方向D2上跨越切換單元SW Cell。因此，連接切換單元SW Cell與第一金屬線ML11的第一通孔V11以及連接切換單元SW Cell與第二金屬線ML12的第二通孔V12在俯視圖中與切換單元SW Cell交疊。此外，連接第一全域金屬線GML1與第一金屬線ML11的第一堆疊通孔V21在俯視圖中與切換單元SW Cell交疊。
根據以上放置方式，由於簡化了用於供應電源電壓VDD的路徑以及用於供應虛擬電壓VVDD的路徑，因此可改善佈線的有效性，且複雜性可降低。
圖4是示出圖1中所示半導體元件的部分「A」的佈局。圖4中所示的示例性實施例類似於參照圖2及圖3所述的示例性實施例。以下，將參照圖1及圖4主要闡述差異。
半導體元件可包括基板P-sub、N阱、切換單元SW cell、虛擬電壓線132、接地線134、第一金屬線ML11以及第二金屬線ML12。此外，半導體元件可更包括分接單元(tap cell)、以及連接第一金屬線ML11與所述分接單元的第四通孔V14。
分接單元可形成於與切換單元SW Cell相鄰的N阱上。分接單元可對應於摻雜有N型摻雜劑的區。舉例而言，分接單元的摻雜濃度可不同於N阱的摻雜濃度。分接單元可防止在半導體元件中發生閂鎖(latch-up)現象。
在圖4的示例性實施例中，分接單元被示出為形成於沿第二方向D2與切換單元SW Cell相鄰的N阱中。然而，在其他示例性實施例中，分接單元的放置方式可進行各種變化或修改。舉例而言，一或多個分接單元可形成於沿第一方向D1與切換單元SW Cell相鄰的一或多個N阱中。
圖5是示出圖1中所示半導體元件的部分「B」的佈局，且將參照圖1及圖5給出闡述。
除參照圖2所述的組件(例如，基板、N阱、切換單元、虛擬電壓線、接地線、第一金屬線以及第二金屬線)以外，半導體元件100可更包括第三金屬線ML13。
接地線134可形成於基板P-sub上。然而，接地線134 可不與基板P-sub接觸，且可形成於在基板P-sub上所形成的標準單元上。舉例而言，接地線134可在第一方向D1上延伸，且可形成於基板P-sub的與N阱接觸的一部分處。
第五通孔V15以及第六通孔V16可形成於第三金屬線ML13上。第五通孔V15以及第六通孔V16可穿過形成於接地線134上的一或多個互連層。如在圖5中所示，第五通孔V15在俯視圖中可與第二堆疊通孔V22交疊，且第六通孔V16在俯視圖中可不與第二堆疊通孔V22交疊。
第三金屬線ML13可沿第二方向D2形成於接地線134上。舉例而言，第三金屬線ML13可與圖2中所示的第一金屬線ML11以及第二金屬線ML12形成於同一水平高度處。亦即，自基板P-sub至第三金屬線ML13的高度可相同於自基板P-sub至第一金屬線ML11以及第二金屬線ML12的高度。然而，示例性實施例並非僅限於此。
第二堆疊通孔V22可形成於第三金屬線ML13上。第二堆疊通孔V22可穿過形成於第三金屬線ML13上的一或多個互連層。
第二全域金屬線GML2可形成於第二堆疊通孔V22上。舉例而言，如在圖1中所示，第二全域金屬線GML2可在第一方向D1上延伸且可不與放置有切換單元SW Cell的列Row1及列Row2交疊。
圖6是示出根據示例性實施例的半導體元件的第二堆疊 通孔V22附近的互連線的三維圖，且將一起參照圖1及圖6給出闡述。
穿過第一中間層IL1的第五通孔V15以及第六通孔V16可形成於接地線134上。第一中間層IL1可包括一或多個互連層，且每一互連層可包括一或多條金屬互連線。亦即，第五通孔V15以及第六通孔V16可穿過第一中間層IL1的一或多個互連層。
穿過第二中間層IL2的第二堆疊通孔V22可形成於第三金屬線ML13上。第二中間層IL2可包括一或多個互連層。亦即，第二堆疊通孔V22可穿過第二中間層IL2的一或多個互連層。
第二堆疊通孔V22可在俯視圖中與第二全域金屬線GML2交疊，但可不與第一全域金屬線GML1交疊。根據以上放置方式，由於簡化了用於供應接地電壓VSS的路徑，因此可改善佈線的有效性，且複雜性可降低。
圖7是示出根據示例性實施例包括切換單元的半導體元件200的佈局的圖式。與參照圖1至圖6所述的示例性實施例相比，在俯視圖中，至少一部分切換單元可與第二全域金屬線GML2以及第一全域金屬線GML1交疊。以下，將主要闡述差異。
參照由「C」標記的虛線盒，在俯視圖中，切換單元在整體上與第一全域金屬線GML1交疊。此外，在俯視圖中，一部分切換單元與第二全域金屬線GML2交疊。
此外，第一堆疊通孔V21與第一全域金屬線GML1交疊但不與第二全域金屬線GML2交疊。此是為了簡化電源電壓VDD 經由第一全域金屬線GML1、第一堆疊通孔V21、第一金屬線(例如，圖3的ML11)以及第一通孔(例如，圖3的V11)轉移至切換單元的路徑。
如在其中第一堆疊通孔V21在俯視圖中與第一全域金屬線GML1交疊的情形一般，第二堆疊通孔V22在俯視圖中與第二全域金屬線GML2交疊。此是為了簡化接地電壓VSS經由第二全域金屬線GML2、第二堆疊通孔V22以及第五通孔(例如，圖6的V15)轉移至切換單元的路徑。
圖8是示出根據示例性實施例包括切換單元的半導體元件300的佈局的圖式。圖8所示的示例性實施例類似於圖1所示的示例性實施例。然而，在行Col1、Col2以及Col3中的每一者處未設置在第二方向D2上連接切換單元的第一金屬線ML11。在示例性實施例中，在第一行Col1以及第三行Col3處可設置在第二方向D2上連接切換單元的第一金屬線ML11。相比而言，在第二行Col2的切換單元處設置的第一金屬線未彼此電性連接，此將參照圖9進行闡述。
另外，根據示例性實施例，可鄰近第一行Col1以及第三行Col3的切換單元設置分接單元(參照圖4)。然而，在第二行Col2的切換單元處可不設置分接單元。
圖9是示出圖8中所示半導體元件的部分「D」的佈局，且將參照圖8及圖9給出闡述。
在圖8所示的盒「D」中所包括的切換單元上亦設置第一 金屬線ML11。然而，與圖3所示的示例性實施例相比，在第二行Col2的切換單元處未設置分接單元。因此，不需要設置將電源電壓VDD提供至分接單元並在第二方向D2上連接切換單元的第一金屬線(例如，圖3所示的ML11)。相反，在相應的切換單元上設置第一金屬線ML1，第一金屬線ML1分隔開以使得第二行Col2的切換單元不彼此連接。舉例而言，第一金屬線ML11可在俯視圖中與第一堆疊通孔V21交疊。
圖10是示出根據示例性實施例包括切換單元的半導體元件400的佈局的圖式。由於圖10的示例性實施例類似於圖8的示例性實施例，因此將主要闡述差異。
如在參照圖7所述的示例性實施例中一般，在俯視圖中，第二行Col2的切換單元的至少一部分可至少局部地與第二全域金屬線GML2以及第一全域金屬線GML1交疊。然而，第一堆疊通孔V21與第一全域金屬線GML1交疊，而不與第二全域金屬線GML2交疊。
圖11是示出圖10中所示半導體元件的部分「D」的互連線的三維圖。在圖11中所示的示例性實施例類似於參照圖9所述的示例性實施例。然而，在俯視圖中，切換單元與第二全域金屬線GML2以及第一全域金屬線GML1交疊。切換單元與第一全域金屬線GML1或第二全域金屬線GML2交疊的部分以不同方式塗以陰影。此外，與圖9的示例性實施例相比，在切換單元上形成一個第二通孔V12，但示例性實施例並非僅限於此。
圖12是示出根據示例性實施例包括切換單元的半導體元件500的佈局的圖式。圖12的示例性實施例類似於圖1的示例性實施例。以下，將主要闡述差異。
在參照圖1所述的示例性實施例中，所有的切換單元具有相同的大小(例如，4H)。然而，在圖12的示例性實施例中，切換單元的大小可隨切換單元放置的位置而改變。舉例而言，如在參照圖1所述的示例性實施例中一般，放置於第一行Col1以及第三行Col3處的切換單元可具有為4H的大小。然而，放置於第二行Col2處的切換單元的大小可不同於放置於第一行Col1以及第三行Col3處的切換單元的大小。此可與可由每一切換單元覆蓋的區域(即，由切換單元順暢提供虛擬電壓VVDD的範圍)相關聯。
參照圖12，虛線圓圈指示由每一切換單元覆蓋的範圍。亦即，由大小為4H且放置於第一行Col以及第三行Col3處的切換單元覆蓋的區的半徑為R1。然而，若放置於第二行Col2處的切換單元的大小被設定為與放置於第一行Col1或第三行Col3處的切換單元的大小相同，則可存在其中不必供應虛擬電壓VVDD的區。因此，切換單元的大小可被減小至使得切換單元不對驅動標準單元產生影響。
為概念性地對此進行表示，將放置於第二行Col2處的切換單元示出為小於放置於其他行處的切換單元的大小。因此，由放置於第二行Col2處的切換單元覆蓋的區的半徑「R2」被示出為小於半徑「R1」。
將實例示出為放置於第二行Col2處的切換單元的大小為小。亦即，切換單元的大小可考量各種因素(例如，構成切換單元SW Cell的電晶體的數目以及兩個相鄰的切換單元之間的距離)進行確定。
圖13是示出根據示例性實施例包括切換單元的半導體元件600的佈局的圖式。圖13的示例性實施例類似於上述示例性實施例。以下，將主要闡述差異。
參照圖13，與上述示例性實施例相比，第一全域金屬線GML1可被劃分成三個列，且切換單元可依序放置於不同的行處。指示將第一全域金屬線GML1劃分成三個列的虛線為虛擬虛線。
首先，將被放置於第一行Col1處的每一切換單元SW Cell可在基板上被形成為與第一全域金屬線GML1的第一列Row1交疊。將被放置於第二行Col2處的每一切換單元SW Cell可在基板上被形成為與第一全域金屬線GML1的第三列Row3交疊。將被放置於第三行Col3處的每一切換單元SW Cell可在基板上被形成為與第一全域金屬線GML1的第二列Row2交疊。因此，切換單元可沿第一方向D1被放置成鋸齒形。
然而，上述放置方式僅為實例，且示例性實施例並非僅限於此。舉例而言，在另一示例性實施例中，將被放置於第一行Col1處的每一切換單元可在基板上被形成為與第一全域金屬線GML1的第一列Row1交疊。將被放置於第二行Col2處的每一切換單元SW Cell可在基板上被形成為與第一全域金屬線GML1的 第二列Row2交疊。將被放置於第三行Col3處的每一切換單元SW Cell可在基板上被形成為與第一全域金屬線GML1的第三列Row3交疊。
在圖13中，第一全域金屬線GML1被示出為被劃分成三個虛擬區，但虛擬區的數目並非僅限於此。舉例而言，第一全域金屬線GML1可沿第二方向D2被劃分成三或更多個虛擬區。
圖14是示出根據示例性實施例用於設計半導體元件的佈局設計系統的方塊圖。參照圖14，佈局設計系統1000可包括至少一個處理器1100、工作記憶體1200、輸入/輸出元件1300以及儲存器1400。此處，佈局設計系統1000可被設置為用於設計根據示例性實施例的半導體元件的佈局的專用元件。佈局設計系統1000可被配置成驅動各種設計及驗證模擬程式。
處理器1100可執行將在佈局設計系統1000中執行的軟體(例如，應用程式、作業系統、元件驅動器)。處理器1100可執行被裝載至工作記憶體1200的作業系統(operating system，OS)。處理器1100可執行將基於作業系統被驅動的各種應用程式。舉例而言，處理器1100可執行被裝載至工作記憶體1200的佈局設計工具1210。
作業系統或應用程式可被裝載至工作記憶體1200。在啟動佈局設計系統1000時，儲存於儲存器1400中的作業系統影像可根據啟動次序而被裝載至工作記憶體1200。佈局設計系統1000的整體輸入/輸出操作可由作業系統支援。同樣，可將由使用者選 擇或用以提供基本服務的應用程式裝載至工作記憶體1200。具體而言，根據示例性實施例用於設計佈局的佈局設計工具1210可自儲存器1400被裝載至工作記憶體1200。
佈局設計工具1210可包括將具體佈局圖案的形狀及位置改變為與由設計規則界定的形狀及位置不同的偏置功能。佈局設計工具1210可在經改變的偏置資料條件中執行設計規則檢查(design rule check，DRC)。工作記憶體1200可包括例如靜態隨機存取記憶體(static random access memory，SRAM)或動態隨機存取記憶體(dynamic random access memory，DRAM)等揮發性記憶體。然而，示例性實施例並非僅限於此。
可進一步將對所設計的佈局資料執行光學鄰近修正(optical proximity correction，OPC)的模擬工具1220裝載至工作記憶體1200。
輸入/輸出元件1300可包括各種元件，所述各種元件可被提供以來自設計器的資訊，或可向例如鍵盤、滑鼠及監控器等設計器提供資訊。舉例而言，模擬工具1220的處理程序以及處理結果可經由輸入/輸出元件1300進行顯示。
儲存器1400被設置為佈局設計系統1000的儲存媒體。儲存器1400可儲存應用程式、作業系統影像以及各種類型的資料。舉例而言，儲存器1400可以固態驅動機(solid state drive，SSD)、嵌入式多媒體卡(embedded multimedia card，eMMC)或影碟驅動機(hard disk drive，HDD)實作。儲存器1400可包括但 不限於反及(NAND)快閃記憶體。舉例而言，儲存器1400可包括非揮發性記憶體，例如相變隨機存取記憶體(phase change RAM，PRAM)、磁性隨機存取記憶體(magnetic RAM，MRAM)、電阻式隨機存取記憶體(resistive RAM，ReRAM)或鐵電式隨機存取記憶體(ferroelectric RAM，FRAM)。
圖15是示出根據示例性實施例設計並製造半導體元件的方法的流程圖。
在操作S110中，可利用圖13的佈局設計系統1000執行對半導體積體電路的高階設計。所述高階設計可指以電腦語言的高階語言來闡述目標為用於設計的積體電路。舉例而言，可使用C語言。相較於暫存器轉移層面(register transfer level，RTL)編碼或模擬，由高階設計所設計的電路可被更詳細地表達。此外，可將由暫存器轉移層面編碼產生的代碼轉換成網路連線表(netlist)，且可向半導體元件構成所述網路連線表。所構成的示意性電路可由模擬工具1220驗證，且可依據驗證的結果而伴隨進行調整製程。
在操作S120中，可設計用於在矽基板上實作半導體積體電路(其在邏輯上為完成的)的佈局。舉例而言，可參照在高階設計中構成的示意性電路或對應於所述示意性電路的網路連接表來執行佈局設計。所述佈局設計可包括兩個步驟：放置及佈線。第一步：放置，涉及根據所規定的設計規則決定在單元庫中提供的各種標準單元的放置地點。第二步：佈線，涉及對標準單元進 行連接。在根據示例性實施例的佈局設計中，切換單元可被放置成具有蜂巢圖案。
可在佈局設計工具中界定用於以佈局表示具有特定閘位準的電路的單元庫。佈局可為針對將實際形成於矽基板上的電晶體及導電線界定圖案的大小或形狀的程序。舉例而言，為實際在矽基板上形成反相器電路，可適當地放置佈局圖案，例如將被放置於矽基板上的PMOS電晶體、NMOS電晶體、N阱、閘極電極以及導電線。為此，可藉由搜尋來選擇在單元庫中界定的反相器。此後，可對所選擇並放置的標準單元執行佈線。以上闡述的一系列製程可由佈局設計工具自動地或人為地執行。
在佈線之後，可執行驗證以判斷在設計中是否存在違反設計規則的部分。舉例而言，驗證操作可包括用於驗證佈局是否被設計為對應於設計規則的設計規則檢查(design rule check，DRC)、用於驗證在佈局中是否存在電性連接斷開的電子規則檢查(electronical rule check，ERC)、用於判斷佈局是否與閘位準網路連接表匹配的佈局對示意圖(layout vs schematic，LVS)。
在操作S130中，可執行光學鄰近修正(optical proximity correction，OPC)。可在矽基板上利用光刻製程實作經由佈局設計獲得的佈局圖案。此處，光學鄰近修正可指用於修正在光刻製程中發生的畸變的技術。亦即，可藉由光學鄰近修正對例如由利用所設計的佈局圖案的曝光製程中光的特性引起的折射等畸變、或製程效應進行修正。在執行光學鄰近修正的同時，可精細地改變 所設計的佈局圖案的形狀及位置。
在操作S140中，可基於由光學鄰近修正改變的佈局而製造光罩。一般而言，光罩可以利用塗佈於玻璃基板上的鉻薄層繪示佈局圖案的方式進行製造。
在操作S150中，可利用所製造的光罩製造半導體元件。在利用光罩製造半導體元件的製程中，可重覆各種方式的曝光製程以及蝕刻製程。經由此類製程，可在矽基板上依序形成在設計佈局時所確定的圖案。
以下，將闡述根據示例性實施例製造半導體元件的方法。詳細而言，將闡述製造半導體元件的切換單元的方法。圖16是沿圖2的線I-I’截取的剖視圖。圖17是沿圖2的線II-II’截取的剖視圖。圖18是沿圖2的線III-III’截取的剖視圖。
參照圖2以及圖16至圖18，可提供基板P-sub。舉例而言，基板P-sub可為矽基板、鍺基板或絕緣體上矽(silicon on insulator，SOI)基板。可在基板P-sub上形成主動圖案FN。可形成填充主動圖案FN之間的空間的第一隔離層STI1。可在基板P-sub上形成用於界定PMOSFET區PR的第二隔離層STI2。第一隔離層STI1以及第二隔離層STI2可藉由淺溝渠隔離(shallow trench isolation，STI)製程形成。舉例而言，第一隔離層STI1以及第二隔離層STI2可包括氧化矽層。
第一隔離層STI1以及第二隔離層STI2可在與第三方向D3相反的方向上具有一定深度。舉例而言，第三方向D3可為與 基板P-sub的上表面垂直的方向。舉例而言，第一隔離層STI1的深度可淺於第二隔離層STI2的深度。在此種情形中，第一隔離層STI1以及第二隔離層STI2可藉由不同的製程形成。在另一示例性實施例中，第一隔離層STI1與第二隔離層STI2可同時形成，且第一隔離層STI1可具有與第二隔離層STI2實質上相同的深度。
可在主動圖案FN上形成與主動圖案FN相交且在第二方向D2上延伸的閘極電極GP。閘極電極GP可被形成為在第二方向D2上彼此間隔開。可在每一閘極電極GP下方形成閘極絕緣圖案GI，且可在每一閘極電極GP的相對側上形成閘極間隔件GS。此外，可形成覆蓋閘極電極GP的上表面的頂蓋圖案CP。可形成覆蓋閘極電極GP的第一層間絕緣層110。
閘極電極GP可包括經摻雜的半導體、金屬、導電金屬氮化物中的至少一者。閘極絕緣圖案GI可包括氧化矽層以及氮氧化矽層，或可包括介電常數高於氧化矽層的高介電常數介電層。頂蓋圖案CP以及閘極間隔件GS中的每一者可包括氧化矽層、氮化矽層以及氮氧化矽層中的至少一者。第一層間絕緣層110可包括氧化矽層或氮氧化矽層。
可在主動圖案FN中形成源極/汲極區SD以使得源極/汲極區SD被放置於每一閘極電極GP的相對側處。源極/汲極區SD可為p型摻雜劑區或n型摻雜劑區。
源極/汲極區SD可為藉由外延生長製程形成的外延圖案。源極/汲極區SD可包括不同於基板P-sub的半導體部件。舉 例而言，源極/汲極區SD可包括晶格常數大於或小於基板P-sub的半導體部件的晶格常數的半導體部件。由於源極/汲極區SD包括與基板P-sub中所包括的半導體部件不同的半導體部件，因此可向源極/汲極區SD之間的溝道區AF施加壓縮應力或拉伸應力。舉例而言，當基板P-sub為矽基板時，P型金屬氧化物半導體場效電晶體(PMOSFET)區PR的源極/汲極區SD可包含嵌入的矽-鍺(SiGe)或鍺。此處，源極/汲極區SD可向溝道區AF提供壓縮應力。
作為另一選擇或另外地，半導體元件可更包括作為NMOS電晶體的切換單元。在此種情形中，N型金屬氧化物半導體場效電晶體(NMOSFET)區的源極/汲極區SD可包含碳化矽(SiC)，且因此可向溝道區施加拉伸應力。因此，可改善在溝道區AF中產生的載子的遷移率。
可在閘極電極GP之間形成源極/汲極觸點CA1及CA2。源極/汲極觸點CA1及CA2可直接連接至源極/汲極區SD以用於電性連接。源極/汲極觸點CA1及CA2可設置於第一層間絕緣層110中。源極/汲極觸點CA1及CA2中的至少一者可連接在第一方向D1上平行放置的源極/汲極區SD。
可在第一層間絕緣層110中形成閘極觸點CB。閘極觸點CB中的每一者可經由頂蓋圖案CP直接連接至閘極電極GP。閘極觸點CB的下表面可高於源極/汲極觸點CA1及CA2的下表面。此外，閘極觸點CB的下表面可高於源極/汲極區SD的上表面。 可藉由經由閘極觸點CB向閘極電極GP施加偏置電壓而驅動切換單元。
可在第一層間絕緣層110上形成第二層間絕緣層120。可形成穿過第二層間絕緣層120的第一內部通孔V1。第一內部通孔V1可與源極/汲極觸點CA1電性連接，且第二內部通孔V2可與源極/汲極觸點CA2電性連接。可在第二層間絕緣層120上形成第三層間絕緣層130。
可在第三層間絕緣層130中形成第一內部金屬線ML1以及第二內部金屬線ML2。第一內部金屬線ML1電性連接第一通孔V11(參照圖1)以及第一內部通孔V1。作為另一選擇，可不形成第一內部通孔V1，且第一通孔V11與第一內部通孔V1可直接彼此連接。第二內部金屬線ML2電性連接虛擬電壓線132以及第二內部通孔V2。作為另一選擇，可不形成第二內部通孔V2，且虛擬電壓線132與第二內部通孔V2可直接彼此連接。
圖19是示出根據示例性實施例包括切換單元的佈局的電子元件的方塊圖。舉例而言，可以智慧型電話、平板電腦、桌上型電腦、膝上型電腦或可穿戴元件來實現電子元件2000。
電子元件2000可包括影像處理元件2100、主處理器2200、工作記憶體2300、儲存器2400、顯示器2500、通訊區塊2600以及使用者介面2700。
影像處理元件2100可包括用於拍攝影像的影像感測器2110以及用於處理所拍攝影像的影像處理器2120。
主處理器2200可控制電子元件2000的整體操作。主處理器2200可驅動基於檔案系統的作業系統。主處理器2200可包括用於實作執行各種功能的邏輯區塊的標準單元。此外，主處理器2200可包括用於將虛擬電壓VVDD提供至標準單元的切換單元。舉例而言，可根據上述示例性實施例來放置/形成主處理器2200的切換單元。舉例而言，切換單元可形成如在圖19中所示的蜂巢式圖案。
工作記憶體2300可臨時性地儲存用於電子元件2000的操作的資料。舉例而言，可將對儲存於儲存器2400中的資料的邏輯位址與物理位址之間的映射關係進行定義的快閃轉換層FTL裝載至工作記憶體2300。舉例而言，工作記憶體2300可包括揮發性記憶體(例如，動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(synchronous DRAM，SDRAM)等)及/或非揮發性記憶體(例如，相變隨機存取記憶體(PRAM)、磁阻式隨機存取記憶體(magnetic-resistive RAM，MRAM)、電阻式隨機存取記憶體(ReRAM)或鐵電式隨機存取記憶體(FRAM)等)。
儲存器2400可儲存資料。舉例而言，儲存器2400可包括非揮發性記憶體元件，例如快閃記憶體、PRAM、MRAM、ReRAM或FRAM。
顯示器2500可包括顯示面板以及顯示器串列介面(display serial interface，DSI)周邊電路。舉例而言，顯示面板可以例如以下各種元件來實作：液晶顯示(liquid crystal display， LCD)元件、發光二極體(light emitting diode，LED)顯示元件、有機發光二極體(organic LED，OLED)顯示元件、主動矩陣有機發光二極體(active matrix OLED，AMOLED)顯示元件等。嵌入於主處理器2200中的顯示器串列介面主機可經由顯示器串列介面執行與顯示面板的串列通訊。顯示器串列介面周邊電路可包括驅動顯示面板所需的定時控制器、源極驅動器等。
通訊區塊2600可經由天線與外部元件/系統交換訊號。通訊區塊2600的收發器2610以及調變器/解調器(modulator/demodulator，MODEM)2620可根據例如以下無線通訊協定來處理與外部元件/系統交換的訊號：長期演進(long term evolution，LTE)、全球互通微波存取(worldwide interoperability for microwave access，WiMax)、全球行動通訊系統(global system for mobile communication，GSM)、分碼多重存取(code division multiple access，CDMA)、藍芽、近場通訊(near field communication，NFC)、無線保真(wireless fidelity，Wi-Fi)或無線射頻識別(radio frequency identification，RFID)。
使用者介面2700可包括至少一個輸入介面，例如鍵盤、滑鼠、小鍵盤、按鈕、觸控面板、觸控螢幕、觸控墊、觸控球、陀螺儀感測器、振動感測器以及加速度感測器。
電子元件2000的組件可基於例如以下各種介面協定中的一或多者來交換資料：通用串列匯流排(universal serial bus，USB)、小型電腦小型介面(small computer small interface，SCSI)、 快速周邊組件互連(peripheral component interconnect express，PCIe)、行動快速周邊組件互連(mobile PCIe，M-PCIe)、先進技術附接(advanced technology attachment，ATA)、並行先進技術附接(parallel ATA，PATA)、串列先進技術附接(serial ATA，SATA)、串列附接SCSI(serial attached SCSI，SAS)、整合驅動電子(integrated drive electronics，IDE)、增強型整合驅動電子(enhanced IDE，EIDE)、快速非揮發性記憶體(nonvolatile memory express，NVMe)以及通用快閃儲存器(universal flash storage，UFS)。
根據示例性實施例，可藉由有效地設置切換單元而將虛擬電壓有效地供應至標準單元。
此外，根據示例性實施例，可簡化用於供應虛擬電壓以及接地電壓的互連線。
儘管以上已示出並闡述了示例性實施例，但對熟習此項技術者而言將顯而易見的是，在不背離本揭露的範圍的條件下可作出各種變化及修改。
100‧‧‧半導體元件
A‧‧‧部分
B‧‧‧部分
Col1‧‧‧第一行/行
Col2‧‧‧第二行/行
Col3‧‧‧第三行/行
d1、d2‧‧‧距離
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
GML1‧‧‧第一全域金屬線
GML2‧‧‧第二全域金屬線
ML11‧‧‧第一金屬線
ML12‧‧‧第二金屬線
ML13‧‧‧第三金屬線
Row1‧‧‧第一列/列
Row2‧‧‧第二列/列
Row3‧‧‧第三列
SW Cell‧‧‧切換單元
V21‧‧‧第一堆疊通孔
V22‧‧‧第二堆疊通孔

Claims (10)

  1. 一種半導體元件，包括：第一切換單元以及第二切換單元，設置於基板上並沿第一方向以及與所述第一方向垂直的第二方向彼此間隔開；第一金屬線，電性連接至所述第一切換單元並在所述第二方向上延伸；第二金屬線，電性連接至所述第二切換單元並在所述第二方向上延伸；第三金屬線，夾置於所述第一金屬線與所述第二金屬線之間，並在所述第二方向上延伸；第一全域金屬線，在所述第一方向上延伸，在平面圖中至少局部地與所述第一切換單元以及所述第二切換單元交疊，並電性連接所述第一金屬線以及所述第二金屬線，所述第一全域金屬線被配置成接收電源電壓；以及第二全域金屬線，在所述第一方向上延伸，在所述平面圖中在所述第二方向上與所述第一全域金屬線相鄰，並電性連接至所述第三金屬線，所述第二全域金屬線被配置成接收接地電壓。
  2. 如申請專利範圍第1項所述的半導體元件，更包括：第一堆疊通孔，電性連接至所述第一金屬線以及所述第一全域金屬線；第二堆疊通孔，電性連接至所述第二金屬線以及所述第一全域金屬線；以及 第三堆疊通孔，電性連接至所述第三金屬線以及所述第二全域金屬線。
  3. 如申請專利範圍第2項所述的半導體元件，更包括：第一通孔，電性連接至所述第一金屬線以及所述第一切換單元；以及第二通孔，電性連接至所述第二金屬線以及所述第二切換單元。
  4. 如申請專利範圍第1項所述的半導體元件，更包括：接地線，在所述平面圖中在所述第三金屬線下方在所述第一方向上延伸；以及第三通孔，電性連接至所述第三金屬線以及所述接地線。
  5. 如申請專利範圍第1項所述的半導體元件，更包括在所述第二方向上延伸的第四金屬線以及第五金屬線，其中所述第一切換單元被配置成將虛擬電壓輸出至所述第四金屬線，且其中所述第二切換單元被配置成經由所述第五金屬線輸出所述虛擬電壓。
  6. 如申請專利範圍第5項所述的半導體元件，更包括：第四通孔，電性連接至所述第一切換單元以及所述第四金屬線；以及第五通孔，電性連接至所述第二切換單元以及所述第五金屬線。
  7. 如申請專利範圍第1項所述的半導體元件，其中在所述平面圖中所述第二全域金屬線不與所述第一切換單元以及所述第二切換單元交疊。
  8. 一種半導體元件，包括：第一切換單元以及第二切換單元，設置於基板上並沿第一方向以及與所述第一方向垂直的第二方向彼此間隔開；第一全域金屬線，在所述第一方向上延伸並在平面圖中至少局部地與所述第一切換單元以及所述第二切換單元交疊，所述第一全域金屬線被配置成將電源電壓供應至所述第一切換單元以及所述第二切換單元；以及第二全域金屬線，在所述第一方向上延伸並在所述第二方向上與所述第一全域金屬線相鄰，所述第二全域金屬線被配置成將接地電壓供應至形成於所述基板上的標準單元，其中所述第二切換單元以及所述第一切換單元形成於在所述基板中形成的不同阱上方。
  9. 如申請專利範圍第8項所述的半導體元件，更包括：第一金屬線，在所述第二方向上延伸且在所述平面圖中與所述第一切換單元相交，並電性連接至所述第一切換單元以及所述第一全域金屬線；第二金屬線，在所述第二方向上延伸且在所述平面圖中與所述第二切換單元相交，並電性連接至所述第二切換單元以及所述第一全域金屬線；以及 第三金屬線，夾置於所述第一金屬線與所述第二金屬線之間，在所述第二方向上延伸，並電性連接至所述第二全域金屬線。
  10. 如申請專利範圍第9項所述的半導體元件，更包括：第一堆疊通孔，電性連接至所述第一金屬線以及所述第一全域金屬線；第二堆疊通孔，電性連接至所述第二金屬線以及所述第一全域金屬線；以及第三堆疊通孔，電性連接至所述第三金屬線以及所述第二全域金屬線。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7160105B2 (ja) * 2018-09-28 2022-10-25 株式会社ソシオネクスト 半導体装置
US11710733B2 (en) * 2020-03-03 2023-07-25 Qualcomm Incorporated Vertical power grid standard cell architecture
US20230145187A1 (en) * 2021-11-11 2023-05-11 Samsung Electronics Co., Ltd. Integrated circuit device and electronic device including the same
CN118036537A (zh) * 2022-11-04 2024-05-14 长鑫存储技术有限公司 开关标准单元、开关以及版图设计方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200619892A (en) * 2004-12-02 2006-06-16 Univ Nat Chiao Tung A power gating structure with concurrent data retention and intermediate modes
TW200620486A (en) * 2004-11-26 2006-06-16 Sequence Design Inc Design method and architecture for power gate switch placement
US20110110168A1 (en) * 2009-11-09 2011-05-12 Samsung Electronics Co., Ltd. Semiconductor memory device, semiconductor memory module and semiconductor memory system including the semiconductor memory device
TW201327562A (zh) * 2011-12-22 2013-07-01 Nat Univ Chung Cheng 適用於低工作電壓之記憶體電路
US20140092671A1 (en) * 2012-03-29 2014-04-03 Panasonic Corporation Cross-point variable resistance nonvolatile memory device
US20140241046A1 (en) * 2011-02-15 2014-08-28 Samsung Electronics Co., Ltd. Semiconductor memory devices with a power supply

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7590962B2 (en) 2003-12-17 2009-09-15 Sequence Design, Inc. Design method and architecture for power gate switch placement
JP4200926B2 (ja) 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
JP2007095787A (ja) * 2005-09-27 2007-04-12 Nec Electronics Corp 半導体集積回路
US7509613B2 (en) * 2006-01-13 2009-03-24 Sequence Design, Inc. Design method and architecture for power gate switch placement and interconnection using tapless libraries
KR100780750B1 (ko) * 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
KR100835425B1 (ko) 2006-09-14 2008-06-04 동부일렉트로닉스 주식회사 Ｍｔｃｍｏｓ반도체 집적회로
JP5078338B2 (ja) * 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100857826B1 (ko) 2007-04-18 2008-09-10 한국과학기술원 지그재그 파워 게이팅을 적용한 파워 네트워크 회로 및 이를 포함하는 반도체 장치
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
WO2012086138A1 (ja) * 2010-12-20 2012-06-28 パナソニック株式会社 半導体記憶装置
US9094011B2 (en) 2013-11-27 2015-07-28 Samsung Electronics Co., Ltd. Power gate switch architecture
US9559040B2 (en) * 2013-12-30 2017-01-31 International Business Machines Corporation Double-sided segmented line architecture in 3D integration
US9786685B2 (en) 2015-08-26 2017-10-10 Samsung Electronics Co., Ltd. Power gate switching system
US10163879B2 (en) * 2015-10-05 2018-12-25 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620486A (en) * 2004-11-26 2006-06-16 Sequence Design Inc Design method and architecture for power gate switch placement
TW200619892A (en) * 2004-12-02 2006-06-16 Univ Nat Chiao Tung A power gating structure with concurrent data retention and intermediate modes
US20110110168A1 (en) * 2009-11-09 2011-05-12 Samsung Electronics Co., Ltd. Semiconductor memory device, semiconductor memory module and semiconductor memory system including the semiconductor memory device
US20140241046A1 (en) * 2011-02-15 2014-08-28 Samsung Electronics Co., Ltd. Semiconductor memory devices with a power supply
TW201327562A (zh) * 2011-12-22 2013-07-01 Nat Univ Chung Cheng 適用於低工作電壓之記憶體電路
US20140092671A1 (en) * 2012-03-29 2014-04-03 Panasonic Corporation Cross-point variable resistance nonvolatile memory device

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