TWI730773B - 訊號處理系統及訊號處理系統的操作方法 - Google Patents

訊號處理系統及訊號處理系統的操作方法 Download PDF

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TWI730773B
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Abstract

訊號處理系統包含數位訊號處理電路、電源管理單元及數位控制電路。電源管理單元提供第一電壓至數位訊號處理電路。數位控制電路包含非揮發性記憶體。在校正模式下,數位控制電路控制電源管理單元以使第一電壓具有最小預設值,控制數位訊號處理電路操作在校正目標頻率,觸發數位訊號處理電路執行內建式自我測試。當內建式自我測試的結果為失敗時,數位控制電路提高第一電壓的值,並再次觸發數位訊號處理電路執行內建式自我測試。當內建式自我測試的結果為成功時,數位控制電路將第一電壓的值及校正目標頻率儲存至非揮發性記憶體。

Description

訊號處理系統及訊號處理系統的操作方法
本發明是有關於一種訊號處理系統,特別是一種能夠執行頻率及電壓校正的訊號處理系統。
隨著多媒體的應用層面越來越廣泛,消費者對於多媒體應用的品質要求也越來越高。由於多媒體應用,例如影像及音效,常會牽涉到大量複雜且重複的運算,因此需要利用數位訊號處理器的運算能力來達到即時呈現影像及聲音的功能。
一般來說,數位訊號處理器所能夠達到的最高工作頻率會與其所接收到的電源電壓有關。舉例來說,當數位訊號處理器接收到1.1V的電壓時,數位訊號處理器的最高工作頻率可能是200MHz,然而當數位訊號處理器接收到1.2V的電壓時,數位訊號處理器的最高工作頻率可能會提高至300MHz。因此,為了使數位訊號處理器能夠在合理的電壓條件下操作在所需的工作頻率,數位訊號處理器的製造商會在出貨之前,先記錄各個工作頻率對應所需的電源電壓值,以確保數位訊號處理器能夠在建議的電壓值下達到使用者的需求。然而製程上的差異難免會造成不同數位訊號處理器的特性差異,因此每個數位訊號處理器的工作頻率及電壓之間的對應關係可能會不相同,而用來提供電源電壓的電源 管理單元也可能有所差異,造成測試過程十分複雜。
本發明的一實施例提供一種訊號處理系統。訊號處理系統包含數位訊號處理電路、電源管理單元及數位控制電路。
電源管理單元耦接於數位訊號處理電路,且電源管理單元提供第一電壓至數位訊號處理電路。數位控制電路耦接於數位訊號處理電路及電源管理單元。數位控制電路包含非揮發性記憶體。在校正模式下,數位控制電路控制電源管理單元以使第一電壓具有最小預設值,控制數位訊號處理電路操作在校正目標頻率,觸發數位訊號處理電路執行內建式自我測試。當內建式自我測試的結果為失敗時,數位控制電路提高第一電壓的值,並再次觸發數位訊號處理電路執行內建式自我測試。當內建式自我測試的結果為成功時,數位控制電路將第一電壓的值及校正目標頻率儲存至非揮發性記憶體。
100:訊號處理系統
110:數位訊號處理電路
120:電源管理單元
130:數位控制電路
112:時脈產生器
114:數位訊號處理器
1141:內部動態隨機存取記憶體
1142、118:內建式自我測試單元
116:靜態隨機存取記憶體
132:非揮發性記憶體
134:第一控制單元
136:第二控制單元
V1:第一電壓
V2:第二電壓
SIGCTRLV:電壓控制訊號
SIGCTRLF:頻率控制訊號
INS1、INS2:系統指令
BUS:匯流排
200、300:方法
S210至S290、S310至S330:步驟
第1圖是本發明一實施例之訊號處理系統的示意圖。
第2圖是本發明一實施例之訊號處理系統的操作方法在校正模式下的流程圖。
第3圖是本發明一實施例之訊號處理系統的操作方法在應用模式下的流程圖。
第1圖是本發明一實施例之訊號處理系統100的示意圖。訊號處理系統100包含數位訊號處理電路110、電源管理單元(Power Management Unit,PMU)120及數位控制電路130。
電源管理單元120可耦接於數位訊號處理電路110,並可提供第一電壓V1至數位訊號處理電路110以作為數位訊號處理電路110的電源供應。此外,電源管理單元120也可耦接於數位控制電路130,並可提供第二電壓V2至數位控制電路130以作為數位控制電路130的電源供應。
數位控制電路130可耦接於數位訊號處理電路110及電源管理單元120。在有些實施例中,數位控制電路130可以控制電源管理單元120輸出第一電壓V1的值,亦即,數位控制電路130可以控制數位訊號處理電路110所接收到的電源電壓大小。此外,數位控制電路130也可以控制數位訊號處理電路110的工作頻率。舉例來說,數位控制電路130可耦接至數位訊號處理電路110中的時脈產生器112,並控制時脈產生器112產生具有所需工作頻率的時脈訊號,而數位訊號處理電路110中的數位訊號處理器114則可根據時脈產生器112所產生的時脈訊號來進行操作。
在有些實施例中,數位控制電路130可以用來校正數位訊號處理電路110在特定工作頻率下所需的電壓值,且數位控制電路130可包含非揮發性記憶體132,並將特定工作頻率及其所對應的電壓值記錄在非揮發性記憶體132中。如此一來,之後在實際應用操作時,就可以從非揮發性記憶體132中讀取目標工作頻率所需的電壓值,使得數位訊號處理電路110能夠在目標頻率下正常工作。在有些實施例中,非揮發性記憶體132可以是一次性寫入非揮發性記憶體,以免使用者在後續操作中,將非揮發性記憶體132中所記錄的電壓誤寫覆蓋,然而本發明並不限定非揮發性記憶體132是一次性寫入非揮發性記憶體,而亦可是多次性寫入非揮發性記憶體。
第2圖是本發明一實施例之訊號處理系統100的操作方法200在校正模式下的流程圖。在校正模式下,方法200可包含步驟S210至S290。
S210:數位控制電路130控制電源管理單元120輸出具有最小預設 值的第一電壓V1至數位訊號處理電路110;S220:數位控制電路130控制數位訊號處理電路110操作在校正目標頻率;S230:數位控制電路130觸發數位訊號處理電路110執行內建式自我測試;S240:內建式自我測試的結果是否成功,若為失敗,則執行步驟S250;若為成功,則執行步驟S260;S250:數位控制電路130控制電源管理單元120提高第一電壓V1的值,執行步驟S230;S260:數位控制電路130將第一電壓V1的值及校正目標頻率儲存至非揮發性記憶體132;S270:是否需校正其他頻率,若是,則執行步驟S280,若否,則執行步驟S290;S280:更新校正目標頻率,並進入步驟S210;S290:結束校正。
在步驟S210中,數位控制電路130可以控制電源管理單元120以使第一電壓V1具有最小預設值,例如但不限於1V。而在步驟S220中,數位控制電路130可控制數位訊號處理電路110操作在校正目標頻率F1。接著在步驟S230中,數位控制電路130可進一步觸發數位訊號處理電路110執行內建式自我測試(Built-in Self-test,BIST),並可判斷測試結果為成功或失敗。
舉例來說,數位控制電路130還可包含第一控制單元134。第一控制單元134可耦接於數位訊號處理電路110及電源管理單元120。第一控制單元134可以輸出電壓控制訊號SIGCTRLV至電源管理單元120以調整第一電壓V1的數值,並可輸出頻率控制訊號SIGCTRLF至數位訊號處理電路110之時脈產生器112以控 制數位訊號處理電路110的工作頻率,並且可以判斷內建式自我測試的結果為失敗或成功。
在第1圖中,數位訊號處理電路110中的數位訊號處理器114可包含內部動態隨機存取記憶體1141及內建式自我測試單元1142。在數位訊號處理器114進行運算時,內部動態隨機存取記憶體1141可以用來儲存運算即時所需的資料。內建式自我測試單元1142可耦接於內部動態隨機存取記憶體1141。在有些實施例中,數位控制電路130可以觸發內建式自我測試單元1141以執行內建式自我測試,此時內建式自我測試單元1142可以將內部動態隨機存取記憶體1141中所儲存的資料讀出並傳送至數位控制電路130,而數位控制電路130則可根據讀出的資料判斷數位訊號處理電路110是否成功內建式自我測試。
此外,在第1圖的實施例中,數位訊號處理電路110還可包含靜態隨機存取記憶體116及內建式自我測試單元118。靜態隨機存取記憶體116與數位訊號處理器114之間可以透過匯流排BUS耦接,並且可以用來儲存運算可能會需要用到的較大筆的資料。內建式自我測試單元118可耦接於靜態隨機存取記憶體116。在此情況下,數位控制電路130也可以觸發內建式自我測試單元118以執行內建式自我測試。也就是說,在步驟S230中,數位控制電路130可以觸發內建式自我測試單元1142及118以檢視內部動態隨機存取記憶體1141及靜態隨機存取記憶體116中所儲存的資料,並據以判斷測試結果。
在步驟S240中,若數位訊號處理電路110的內建式自我測試結果為失敗,表示目前第一電壓V1的值尚不足以讓數位訊號處理電路110在校正目標頻率F1下正常工作。因此在步驟S250中,數位控制電路130可以控制電源管理單元120提高第一電壓V1的值,並再次進入步驟S230以觸發數位訊號處理電路110執行內建式自我測試。如此一來,在數位訊號處理電路110成功內建式自我測試之前,第一電壓V1的值便會逐漸增加。在有些實施例中,每次在步驟S250中可以固定 使第一電壓V1增加一固定值,例如0.05V,然而本發明並不以此為限。
當數位訊號處理電路110的內建式自我測試的結果為成功時,表示目前第一電壓V1的值已經足以讓數位訊號處理電路110操作在校正目標頻率F1並成功內建式自我測試。在此情況下,數位控制電路130便可將目前第一電壓V1的值及校正目標頻率F1儲存至非揮發性記憶體132。
在步驟S270中,則會判斷是否需要校正其他工作頻率的電壓。此時若有需要校正其他工作頻率的電壓,則可以在步驟S280中將已校正的校正目標頻率F1更新成接下來要校正的校正目標頻率F2。接著再次進入步驟S210,使第一電壓V1回復到最小預設值,並在步驟S220中使數位訊號處理電路110操作在校正目標頻率F2,然後觸發數位訊號處理電路110執行內建式自我測試,並重複前述的操作,直到內建式自我測試的結果為成功時,即可將第一電壓V1的值及校正目標頻率F2儲存至非揮發性記憶體132中。
如此一來,透過方法200就可以在校正模式下,校正不同工作頻率所需的第一電壓V1的值。由於數位控制電路130可以控制電源管理單元120以遞增第一電壓V1的方式來尋找數位訊號處理電路110在目標工作頻率下所需的適當電壓值,因此即便每個訊號處理系統100中的數位訊號處理電路110及電源管理單元120可能會具有不同的特性,每個訊號處理系統100都還是能夠找尋到各自適當的電壓值。此外,由於工作頻率與其對應的第一電壓V1數值可以儲存在非揮發性記憶體132中,因此訊號處理系統100可以重複存取對應的電壓數值,而不會因為斷電而喪失紀錄。
第3圖是本發明一實施例之訊號處理系統100的操作方法300在應用模式下的流程圖。在應用模式下,方法300可包含步驟S310至S330。
S310:數位控制電路130自非揮發性記憶體132中讀出應用目標頻率所對應之第一電壓V1的校正值; S320:數位控制電路130控制電源管理單元120以使第一電壓V1具有校正值;S330:數位控制電路130控制數位訊號處理電路110操作在應用目標頻率。
也就是說,在應用模式下,當使用者決定數位訊號處理電路110的應用目標頻率時,數位控制電路130可在S310中自非揮發性記憶體132中讀出應用目標頻率所對應之第一電壓V1的校正值,並在步驟S320中使電源管理單元120輸出具有校正值的第一電壓V1。如此一來,在步驟S330中,數位訊號處理電路110就可以在應用目標頻率下,正常地操作。
在第1圖中,數位控制電路130還可包含第二控制單元136。第二控制單元136可耦接於第一控制單元134,並且可以接收系統指令並據以使第一控制單元134在校正模式及應用模式之間切換。舉例來說,當第二控制單元136接收到系統指令INS1時,便可根據系統指令INS1使第一控制單元134進入校正模式,並設定校正模式所對應的校正目標頻率F1;而當第二控制單元136接收到系統指令INS2時,則可根據系統指令INS2使第一控制單元134進入應用模式,並可設定應用模式所對應的應用目標頻率。
在第1圖中,數位控制電路130雖然可以包含兩個第一控制單元134及136來分別控制不同的電路,然而在有些實施例中,數位控制電路130也可根據系統實際的需求,而改以透過單一個控制單元來執行所需的操作。
綜上所述,本發明的實施例所提供的訊號處理系統及訊號處理系統的操作方法可以校正各個工作頻率所對應的電壓值,使得數位訊號處理電路可以接收到適當的電源電壓,並且可以在所需的工作頻率下正常操作。此外,由於每個訊號處理系統都可以在校正模式下逐步調整其電源管理單元所輸出的電源電壓的數值,因此即便不同訊號處理系統具有不同的特性,每個訊號處理系 統都還是能夠找尋到各自適當的電壓值。如此一來,不僅可以簡化人工檢測的流程,也可以確保數位訊號處理電路能夠在所需的工作頻率下正常操作,進而提升訊號處理系統的良率。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100:訊號處理系統
110:數位訊號處理電路
120:電源管理單元
130:數位控制電路
112:時脈產生器
114:數位訊號處理器
1141:內部動態隨機存取記憶體
1142、118:內建式自我測試單元
116:靜態隨機存取記憶體
132:非揮發性記憶體
134:第一控制單元
136:第二控制單元
V1:第一電壓
V2:第二電壓
SIGCTRLV:電壓控制訊號
SIGCTRLF:頻率控制訊號
INS1、INS2:系統指令
BUS:匯流排

Claims (10)

  1. 一種訊號處理系統,包含:一數位訊號處理電路;一電源管理單元(Power Management Unit,PMU),耦接於該數位訊號處理電路,用以提供一第一電壓至該數位訊號處理電路;及一數位控制電路,用以在一校正模式下:控制該電源管理單元以使該第一電壓具有一最小預設值;控制該數位訊號處理電路操作在一第一校正目標頻率;觸發該數位訊號處理電路執行一內建式自我測試(Built-in Self-test,BIST);當該內建式自我測試的結果為失敗時,提高該第一電壓的值;再次觸發該數位訊號處理電路執行該內建式自我測試;及當該內建式自我測試的結果為成功時,儲存該第一電壓的值及該第一校正目標頻率,其中該數位控制電路包含:一非揮發性記憶體,用來儲存該第一電壓的值及該第一校正目標頻率;一第一控制單元,耦接於該數位訊號處理電路及該電源管理單元,用以輸出一電壓控制訊號至該電源管理單元以調整該第一電壓的值,輸出一頻率控制訊號至該數位訊號處理電路之一時脈產生器以控制該數位訊號處理電路的一工作頻率,及判斷該內建式自我測試的結果為失敗或成功;及一第二控制單元,耦接於該第一控制單元,用以根據一第一系統指令使該第一控制單元進入該校正模式及設定該校正模式所對應至該第一校正目標頻率,及根據一第二系統指令使該第 一控制單元進入該應用模式及設定該應用模式所對應至一應用目標頻率。
  2. 如請求項1所述之訊號處理系統,其中該數位控制電路另用以在一應用模式下:自該非揮發性記憶體中讀出該應用目標頻率所對應之該第一電壓的一校正值;控制該電源管理單元以使該第一電壓具有該校正值;及控制該數位訊號處理電路操作在該應用目標頻率。
  3. 如請求項1所述之訊號處理系統,其中該電源管理單元另用以提供一第二電壓至該數位控制電路。
  4. 如請求項1所述之訊號處理系統,其中該數位訊號處理電路另包含:一數位訊號處理器,包含一內部動態隨機存取記憶體及一第一內建式自我測試單元,該第一內建式自我測試單元耦接於該內部動態隨機存取記憶體;其中該數位控制電路係至少觸發該第一內建式自我測試單元以執行該內建式自我測試。
  5. 如請求項4所述之訊號處理系統,其中該數位訊號處理電路另包含:一靜態隨機存取記憶體及一第二內建式自我測試單元,該第二內建式自我 測試單元耦接於該靜態隨機存取記憶體;其中該數位控制電路係觸發該第一內建式自我測試單元及該第二內建式自我測試單元以執行該內建式自我測試。
  6. 如請求項1所述之訊號處理系統,其中該非揮發性記憶體係一次性寫入非揮發性記憶體。
  7. 如請求項1所述之訊號處理系統,其中該數位控制電路另用以在該校正模式下,在將該第一電壓的值及該第一校正目標頻率儲存至該非揮發性記憶體之後:控制該電源管理單元以使該第一電壓具有該最小預設值;控制該數位訊號處理電路操作在一第二校正目標頻率;觸發該數位訊號處理電路執行該內建式自我測試;當該內建式自我測試的結果為失敗時,提高該第一電壓的值;再次觸發該數位訊號處理電路執行該內建式自我測試;及當該內建式自我測試的結果為成功時,將該第一電壓的值及該第二校正目標頻率儲存至該非揮發性記憶體。
  8. 一種訊號處理系統,包含:一數位訊號處理電路;一電源管理單元(Power Management Unit,PMU),耦接於該數位訊號處理電路,用以提供一第一電壓至該數位訊號處理電路;及一數位控制電路,耦接於該數位訊號處理電路及該電源管理單元,包含一非揮發性記憶體,該數位控制電路用以在一校正模式下: 控制該電源管理單元以使該第一電壓具有一最小預設值;控制該數位訊號處理電路操作在一第一校正目標頻率;觸發該數位訊號處理電路執行一內建式自我測試(Built-in Self-test,BIST);當該內建式自我測試的結果為失敗時,提高該第一電壓的值;再次觸發該數位訊號處理電路執行該內建式自我測試;當該內建式自我測試的結果為成功時,將該第一電壓的值及該第一校正目標頻率儲存至該非揮發性記憶體;及在將該第一電壓的值及該第一校正目標頻率儲存至該非揮發性記憶體之後,控制該電源管理單元以使該第一電壓具有該最小預設值、控制該數位訊號處理電路操作在一第二校正目標頻率、觸發該數位訊號處理電路執行該內建式自我測試、當該內建式自我測試的結果為失敗時提高該第一電壓的值、再次觸發該數位訊號處理電路執行該內建式自我測試,及當該內建式自我測試的結果為成功時將該第一電壓的值及該第二校正目標頻率儲存至該非揮發性記憶體。
  9. 一種訊號處理系統的操作方法,該訊號處理系統包含一數位訊號處理電路、一電源管理單元(Power Management Unit,PMU)及一數位控制電路,該數位控制電路包含一非揮發性記憶體,該方法包含:在一校正模式下:該數位控制電路控制該電源管理單元以輸出具有一最小預設值的第一電壓至該數位訊號處理電路;該數位控制電路控制該數位訊號處理電路操作在一第一校正目標頻 率;該數位控制電路觸發該數位訊號處理電路執行一內建式自我測試(Built-in Self-test,BIST);當該內建式自我測試的結果為失敗時,該數位控制電路控制該電源管理單元以提高該第一電壓的值;該數位控制電路再次觸發該數位訊號處理電路執行該內建式自我測試;及當該內建式自我測試的結果為成功時,該數位控制電路將該第一電壓的值及該第一校正目標頻率儲存至該非揮發性記憶體;及在將該第一電壓的值及該第一校正目標頻率儲存至該非揮發性記憶體之後控制該電源管理單元以使該第一電壓具有該最小預設值、控制該數位訊號處理電路操作在一第二校正目標頻率、觸發該數位訊號處理電路執行該內建式自我測試、當該內建式自我測試的結果為失敗時提高該第一電壓的值、再次觸發該數位訊號處理電路執行該內建式自我測試,及當該內建式自我測試的結果為成功時將該第一電壓的值及該第二校正目標頻率儲存至該非揮發性記憶體。
  10. 如請求項9所述之方法,另包含在一應用模式下:該數位控制電路自該非揮發性記憶體中讀出一應用目標頻率所對應之該第一電壓的一校正值;該數位控制電路控制該電源管理單元以使該第一電壓具有該校正值;及該數位控制電路控制該數位訊號處理電路操作在該應用目標頻率。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093674A1 (en) * 2003-10-16 2005-05-05 Oliver Wackerl Method and device for changing over a first mode of a control device to a second mode, via a data bus
US20060282735A1 (en) * 2005-05-24 2006-12-14 Texas Instruments Incorporated Fasttest module
TWI309043B (en) * 2006-12-20 2009-04-21 Winbond Electronics Corp Apparauts and method for memory and apparauts and method for reduce pin
US20100225466A1 (en) * 2009-03-03 2010-09-09 Synergistic Technology Solutions, Inc. System architecture and apparatus for programmable automatic power supply testing
US10018673B2 (en) * 2015-03-13 2018-07-10 Toshiba Memory Corporation Semiconductor device and current control method of semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7584386B2 (en) * 2004-04-21 2009-09-01 Stmicroelectronics Sa Microprocessor comprising error detection means protected against an attack by error injection

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093674A1 (en) * 2003-10-16 2005-05-05 Oliver Wackerl Method and device for changing over a first mode of a control device to a second mode, via a data bus
US20060282735A1 (en) * 2005-05-24 2006-12-14 Texas Instruments Incorporated Fasttest module
TWI309043B (en) * 2006-12-20 2009-04-21 Winbond Electronics Corp Apparauts and method for memory and apparauts and method for reduce pin
US20100225466A1 (en) * 2009-03-03 2010-09-09 Synergistic Technology Solutions, Inc. System architecture and apparatus for programmable automatic power supply testing
US10018673B2 (en) * 2015-03-13 2018-07-10 Toshiba Memory Corporation Semiconductor device and current control method of semiconductor device

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