TWI730045B - 於模製封裝結構中之複合空腔形成技術 - Google Patents

於模製封裝結構中之複合空腔形成技術 Download PDF

Info

Publication number
TWI730045B
TWI730045B TW106104153A TW106104153A TWI730045B TW I730045 B TWI730045 B TW I730045B TW 106104153 A TW106104153 A TW 106104153A TW 106104153 A TW106104153 A TW 106104153A TW I730045 B TWI730045 B TW I730045B
Authority
TW
Taiwan
Prior art keywords
sacrificial material
sacrificial
subject matter
electronic component
optionally includes
Prior art date
Application number
TW106104153A
Other languages
English (en)
Other versions
TW201801202A (zh
Inventor
莎夏 歐斯特
阿黛爾 A. 艾爾夏比尼
蕭娜 M. 里夫
約書亞 D. 海浦那
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201801202A publication Critical patent/TW201801202A/zh
Application granted granted Critical
Publication of TWI730045B publication Critical patent/TWI730045B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/467Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing gases, e.g. air
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Structure Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

藉由將一犧牲材料置放於模具中且接著分解、沖洗或蝕刻掉此犧牲材料來形成模製電子封裝空腔。包括此犧牲材料之該電子封裝接著經包覆模製,在該包覆模製製程中需要極少或不需要改變。在包覆模製之後,諸如使用一熱、化學、光學或其他分解製程來移除該犧牲材料。對犧牲材料之此所提議使用允許形成複合3D空腔,且減小或消除對於精確材料移除容差之需要。可同時移除該犧牲材料之多個例項,從而以一並行材料移除製造製程替換一串行鑽孔製程。

Description

於模製封裝結構中之複合空腔形成技術 發明領域
本文中所描述之實施例大體上係關於在模製電子封裝結構中形成複合空腔。
發明背景
存在對於穿戴式裝置、小外觀尺寸裝置及裝置至裝置通訊(例如,物聯網(IoT))之增大的需求及需要,存在對於將模具應用於電子封裝以形成經包覆模製電子封裝之增長的需求及需要。可出於許多原因對封裝進行包覆模製。對封裝進行包覆模製可提供各種合乎需要之特性,諸如機械強度、厚度,或用以減少意外靜電放電(ESD)之層。機械強度對於原本脆弱之封裝可為合乎需要的。強度、厚度或ESD絕緣可改良處置各種封裝(尤其是極薄封裝)之能力。包覆模製件可用以保護封裝上之積體電路(IC)晶粒或被動電子組件。封裝可經包覆模製以出於審美目的而遮蔽所使用之電子組件或致能標示以進行追蹤或真實性偵測。
儘管封裝包覆模製提供各種有用之功能,但封裝包覆模製亦不合需要地增大封裝高度(例如,z高度), 而常常不會添加增大之電氣功能性。另外,一些組件(諸如感測器或連接器)需要曝露,但此等組件可能由包覆模製件遮擋。
依據本發明之一實施例,係特地提出一種方法,其包含:將一犧牲材料安置於一電氣組件上;將一包覆模製件安置於該犧牲材料上;以及移除該犧牲材料。
100:犧牲材料空腔形成
105、600:電子裝置
110:犧牲結構
115:電接點
120、220、420:封裝基體
125、325、425:包覆模製件
130、230:焊球
200:複合通道空腔形成
305、405:電子組件
205A:第一電子組件
205B:第二電子組件
210:犧牲層
225A:第一包覆模製件
225B:第二包覆模製件
235:組件
300:空腔形成應用
310:犧牲結構
315:導熱結構
320:基體
330:焊料
335:熱成因組件
400:複合空腔形成
440:複合犧牲結構
500:方法
510、520、530:步驟
602:系統匯流排
610:電子總成
612:處理器
614:通訊電路
616:顯示裝置
618:揚聲器
620:外部記憶體
622:主記憶體
624:硬碟機
626:可移除式媒體
630:鍵盤及/或控制器
圖1A至圖1D為根據本發明之至少一個實施例的犧牲材料空腔形成之方塊圖。
圖2為根據本發明之至少一個實施例的複合通道空腔形成之方塊圖。
圖3A至圖3B為根據本發明之至少一個實施例的空腔形成應用之方塊圖。
圖4A至圖4C為根據本發明之至少一個實施例的複合空腔形成之方塊圖。
圖5為根據本發明之至少一個實施例的複合空腔應用方法之流程圖。
圖6為根據本發明之至少一個實施例的併入有複合空腔設備或方法之電子裝置的方塊圖。
較佳實施例之詳細說明
用於在模製封裝中產生開口之一些解決方案包括雷射切割或機械鑽孔。可藉由使用使用罩殼表面特徵產生表面 空位之模製罩殼(例如,塑封模具)或藉由使用自上而下倒角(例如,邊緣斜切)或可移除式插入件來擴充此等解決方案。可使用此等方法所產生之開口可能限於可經由可移除式插入件或鑽孔製程(例如,雷射或機械鑽孔)所實現之開口,且不允許複合3D空腔。可串行地執行此等製程(例如,每次鑽一個孔),此為耗時的。一些組件可能(諸如)於在光學感測器上方鑽開口時需要精確開口容差。此等精確容差可能需要廣泛製程開發或鑽孔止擋件之添加,諸如應用焊料層以充當雷射止擋件。
因此,需要改良包覆模製電子封裝,同時減少與包覆模製製程相關聯之困難。
本發明標的物包括藉由在模具中置放犧牲材料且接著分解、沖洗或蝕刻掉此犧牲材料來在包覆模製件內產生結構(例如,空腔)。可使用各種製程來將犧牲材料施加至電子封裝,包括施配、經由模板印刷製程施加或3D印刷。犧牲材料可包括置放於電子封裝上作為電子封裝裝配製程之部分的預成型結構。包括此犧牲材料之電子封裝接著經包覆模製,在包覆模製製程中需要極少或不需要改變。在包覆模製之後,(諸如)使用熱、化學、光學或其他分解製程來移除犧牲材料。
對犧牲材料之所提議使用提供面臨技術問題的經包覆模製電子封裝之技術解決方案。對犧牲材料之此所提議使用減小技術複雜度及與包覆模製製程相關聯之成本。舉例而言,對犧牲材料之此所使用允許形成使用可 移除式插入件或鑽孔製程不可行或不可能實現之複合3D空腔。對犧牲材料之此使用減小或消除對於精確材料移除容差之需要。舉例而言,替代需要焊料或銅層用於雷射止擋件,可完全移除犧牲材料以曝露電子封裝上之光學感測器、連接器或電接點(例如,襯墊、焊盤)。另外,可同時移除犧牲材料之多個例項,藉此以並行材料移除製造製程替換串行鑽孔製程。在本文中描述對犧牲材料之所提議使用的此等及其他特徵。
以下描述及圖式充分說明具體實施例,以使得熟習此項技術者能夠實踐本發明。其他實施例可併入有結構性、邏輯性、電氣、製程及其他改變。一些實施例之部分及特徵可包括於其他實施例之部分及特徵中或取代其他實施例之部分及特徵。申請專利範圍中闡述之實施例涵蓋彼等申請專利範圍之所有可用等效者。
圖1A至圖1D為根據本發明之至少一個實施例的犧牲材料空腔形成100之方塊圖。圖1A至圖1D展示用於(諸如)在電子封裝中產生複合空腔及結構之通用處理流程。在此實施例中,電子封裝包括封裝基體120,諸如印刷電路板(PCB)。電子封裝形成包括置放電接點115或電子裝置105(諸如使用傳統表面安裝技術(SMT)製造製程所置放之表面安裝裝置(SMD))。一或多個犧牲結構110置放於封裝基體120或電接點115上。在一實例中,在(諸如)使用傳統SMT製造製程置放被動組件或晶粒時施配或置放犧牲結構110。在另一實例中,犧牲結構110經由模板印刷 製程施加或可進行3D印刷。
如圖1B中所展示,包覆模製件125形成於封裝基體120、電子裝置105及犧牲結構110上。對於經設計以使用熱分解之犧牲結構110,選擇包覆模製固化溫度、包覆模製材料及犧牲結構110以確保犧牲結構110不在模製溫度或低於模製溫度下分解。圖1C展示諸如使用模板印刷或球狀柵格陣列(BGA)焊球附接來施加焊球130。亦選擇用以施加焊球130之製程以確保犧牲結構110不分解。舉例而言,焊料附接可在低於犧牲結構110之熱分解溫度的溫度下使用受控焊料回焊製程。
圖1D展示對犧牲結構110之移除。取決於犧牲結構110內之材料的類型,藉由其指定分解方法分解該材料。舉例而言,當犧牲結構110包括可熱分解材料時,可使用回焊烘箱(例如,固化烘箱)來分解犧牲結構110。可選擇可熱分解材料以具有低於、處於或高於焊料回焊溫度之相關聯熱分解溫度。舉例而言,使用低於焊料回焊溫度之熱分解溫度使得能夠分解犧牲結構110而不回焊焊料,(諸如)可用以移除犧牲結構110而不干擾焊料附接,或在單個步驟中移除犧牲材料且熔化焊料。相反,高於焊料回焊溫度之熱分解溫度使得能夠回焊焊料而不分解犧牲結構110,(諸如)可用以附接SMT組件而不移除犧牲結構110。在一實例中,在犧牲結構110之分解及移除之後為焊球附接。在另一實例中,不執行焊球附接。
可使用不同材料來形成多個犧牲結構110以 實現對後續製造製程之較大控制。舉例而言,不同犧牲材料可在不同溫度下熱分解,或一個犧牲材料可熱分解,且另一犧牲材料可化學分解。亦可使用其他犧牲材料,諸如紫外線(UV)可分解材料、紅外線(IR)可分解材料、水可溶材料或其他犧牲材料。犧牲材料之實例包括聚伸烷基共聚物、聚碳酸酯共聚物、聚丙烯碳酸鹽、水可溶樹脂或其他犧牲材料。使用多個不同材料實現對製造製程內之特定後續步驟的較大控制。在一實例中,移除或以SMT組件替換犧牲結構110之第一群組,且可在後續製造製程步驟期間移除犧牲結構110之第二群組。在另一實例中,在第一後包覆模製步驟期間移除且以SMT組件替換第一犧牲材料,其中第二犧牲材料用作SMT組件置放之機械支撐件或置放導件。
犧牲結構110之移除在包覆模製件125內提供一或多個開口,其中開口允許各種特徵。在一實例中,開口允許在包覆模製製程之後置放組件。舉例而言,此允許置放將由在包覆模製製程或SMT製程期間所需之溫度損壞之組件(諸如熱敏感磁性組件)。開口亦允許對具有相關聯阻進區域(KOZ)之組件的後包覆模製置放,其中KOZ為封裝基體120上之必須保持空位以允許冷卻或後續組件安裝的區域。
除了組件置放以外,開口亦提供各種連接器之後續附接。連接器開口可經設計以(諸如)在封裝基體120之一側上使用直角開口來簡化連接器。在另一實例中,開 口提供對環境之近接,諸如可由化學或光學感測器需要。
開口亦允許形成多功能系統級封裝(SIP)模組,其中SIP為整合至單個電子模組(例如,電子封裝)中之多個積體電路的集合。在一實例中,使用犧牲結構110製造全球定位系統(GPS)模組,應用包覆模製件125以遮蔽SIP組件,且移除犧牲結構110以展現SIP至PCB或SIP至SIP連接器。
儘管圖1D展示具有矩形橫截面之開口,但可使用更複雜之形狀以提供額外特徵。舉例而言,在連接器之情況下,犧牲結構110可產生機械干擾(例如,突出部、鍵),使得僅可使用特定連接器或使得連接器僅在特定定向上適配。在類似實例中,犧牲結構110提供裝置特定機械干擾以確保裝置相容性或減少不希望或未經授權之使用。舉例而言,特定板組配可用於智慧型電話之各種版本中,其中可對於智慧型電話之每一版本而移除犧牲結構110之特定子集,以附接感測器或連接器之一不同集合。另外,可藉由使用特定溶解化學或多步驟製程來移除犧牲結構110,其中化學或多步驟製程僅被提供至經授權製造者或整合者。在各種實例中,犧牲材料空腔形成100用以形成單個封裝或多個封裝,其中多個封裝可在線性條或2D陣列中產生且隨後經單體化(例如,經分離)。可形成額外結構或通道,諸如圖2中所展示。
圖2為根據本發明之至少一個實施例的複合通道空腔形成200之方塊圖。相比於產生線性開口之其他 鑽孔方法,犧牲層之使用可用以(諸如)使用多個較小通道(例如,微通道)以提供對環境之近接來產生複合通道。在此實施例中,電子封裝形成包括將焊球230及一或多個電子組件205附接至封裝基體220。第一電子組件205A及組件235附接至封裝基體220。組件235可包括環境敏感電子組件、需要冷卻通道之熱成因IC晶粒或其他組件235。在置放組件235之後,將第一包覆模製件225A施加至第一電子組件205A及環境敏感之組件235。犧牲層210施加至第一包覆模製件225A及環境敏感之組件235。在一實例中,對於難以使用模板印刷產生之複合(例如,多通道)或大型犧牲層210幾何形狀,使用模具、衝壓方法或替代性犧牲層210形成製程來預成型犧牲層210。
各種技術可用以偵測犧牲材料之使用。在一實例中,通道之複雜度用以判定是否使用本文中所描述之方法形成產品。一些現有行業方法具有相關聯特徵,諸如以直線鑽孔或使用在移除模具時所提取之模製特徵(例如,突出部)。在一實例中,可藉由檢查狹長腔室之形狀(諸如藉由識別多個彎頭(例如,多個回折點)或銳角(例如,90度或更大)可能不藉由鑽孔成為可能)來偵測犧牲材料之使用。在一實例中,可藉由檢查腔室之幾何形狀(諸如藉由檢查壁倒角(例如,內部邊緣斜切))來偵測犧牲材料之使用。舉例而言,犧牲材料可用以產生下部部分寬於上部部分之腔室,自該腔室移除犧牲材料,但將不能夠提取用於相同腔室中之非犧牲材料。在一實例中,偵測各個表面以識別 用於犧牲材料沈積及移除製程中之材料。舉例而言,犧牲材料移除製程可留下犧牲材料之痕跡,或可留下用以移除犧牲材料或沖洗腔室之化學物質的痕跡。在一實例中,將材料添加至犧牲材料以增強可偵測性,其中材料可選擇為不可藉由如在移除犧牲材料中所使用之相同移除製程移除。
在施加犧牲層210之後,將第二電子組件205B施加至犧牲層210,且將第二包覆模製件225B施加至犧牲層210及第二電子組件205B。最後,移除犧牲層210以產生鄰近於環境敏感之組件235之複合空腔。在一實例中,(諸如)當使用空氣以在組件235之裝置-空氣邊界處提供所欲折射率時,使由犧牲層210先前佔用之區域對環境開放。在另一實例中,由犧牲層210先前佔用之區域填充有具有特定特性之材料,諸如導電介電膏或導熱熱介面材料(TIM)。在一實例中,複合通道空腔形成200之各種中間步驟可用以提供包括經曝露犧牲層210之裝置。舉例而言,在置放第二電子組件205B或第二包覆模製件225B之後,所得裝置包括在至少兩個末端上曝露之犧牲層210。此中間步驟允許稍後施加電子裝置或不同類型之包覆模製件,且提供第一電子組件205A之電氣及實體隔離。
犧牲層210幾何形狀、包覆模製件225A及225B及各種其他組件經組織以提供用於溶解犧牲層210之逸出路徑。逸出路徑可包括供氣體逸出之通風路徑、供溶液逸出之洩漏路徑、溶解或清洗材料穿過之通道,或逸 出路徑之組合。另外,可使用有機或允許材料自溶解犧牲層210擴散之其他材料來形成包覆模製件225A及225B或各種其他組件。逸出或擴散路徑經選擇以與犧牲材料相容,且多個不同路徑可選擇為對應於多種不同類型之犧牲材料。可選擇逸出路徑或犧牲材料,使得不移除所有犧牲材料。舉例而言,犧牲材料可包括導熱材料或耐腐蝕材料,其中犧牲材料之移除引起將導熱或耐腐蝕材料施加至內表面。在其他實例中,犧牲材料可包括標示物質以偵測特定犧牲材料或移除方法之使用,其中犧牲材料之移除引起將標示物質施加至內表面。
圖3A至圖3B為根據本發明之至少一個實施例的空腔形成應用300之方塊圖。圖3A至圖3B中所展示之空腔形成應用300包括使用犧牲材料以形成導熱排出口,諸如複合鰭片式或通道式散熱片中所使用之導熱排出口。空腔形成應用300包括將焊料330、電子組件305及熱成因組件335施加至基體320上。犧牲結構310安置於熱成因組件335上,且應用包覆模製件325,從而產生圖3A中所展示之結構。
在一實例中,在應用包覆模製件325之後,移除犧牲結構310,且將導熱結構315安置於空隙內以將熱傳導遠離熱成因組件335。導熱結構315可為附接至包覆模製件325之壁的預成型結構,或可包括經濺鍍導熱材料或注入至由對犧牲結構310之移除留下的空腔中之真空。在另一實例中,在置放犧牲結構310之前(諸如)藉由以銅或另 一金屬濺鍍犧牲結構310來將導熱結構315施加至犧牲結構310。在另一實例中,可(諸如)藉由在導熱殼內注入犧牲材料來在導熱結構315內形成犧牲結構310。
圖4A至圖4C為根據本發明之至少一個實施例的複合空腔形成400之方塊圖。複合空腔形成400包括形成複合犧牲結構440,諸如圖4A中所展示之帶螺紋螺桿。如圖4B中所展示,複合犧牲結構440及電子組件405施加至封裝基體420。包覆模製件425圍繞複合犧牲結構440及電子組件405而形成。移除複合犧牲結構440,從而引起圖4C中所展示之複合空腔的形成。在一實例中,複合空腔形成400用以形成(諸如)可用以使用螺桿來將外部裝置附接至包覆模製件425之機械導件。在另一實例中,複合空腔形成400用以形成(諸如)可用以經由包覆模製件425將接地螺桿附接至封裝基體420之電氣連接。
圖5為根據本發明之至少一個實施例的複合空腔應用方法500之流程圖。方法500包括將犧牲材料置放510於封裝上或其內。將犧牲材料置放於基體、電子組件或另一表面上。在各種實例中,施配、經由模板印刷製程、3D印刷或使用另一施加製程施加犧牲材料。將包覆模製件施加520至犧牲材料及電子封裝。(諸如)藉由分解、沖洗或蝕刻掉此犧牲材料來移除530犧牲材料,從而產生空腔或通道。
圖6為根據本發明之至少一個實施例的併入有複合空腔設備或方法600之電子裝置的方塊圖。圖6展示 包括如本發明中所描述的使用半導體晶片總成及焊料之電子裝置的實例,以展示本發明之較高層級裝置應用之實例。電子裝置600僅為可使用本發明之實施例的電子系統的一個實例。電子裝置600之實例包括(但不限於)個人電腦、平板電腦、行動電話、遊戲裝置、MP3或其他數位音樂播放器等。在此實例中,電子裝置600包含資料處理系統,該資料處理系統包括用以耦接系統之各組件的系統匯流排602。系統匯流排602提供電子裝置600之各種組件之間的通訊鏈路,且可實施為單一匯流排、實施為匯流排之組合或以任何其他合適方式來予以實施。
電子總成610耦接至系統匯流排602。電子總成610可包括任何電路或電路之組合。在一個實施例中,電子總成610包括可為任一類型之處理器612。如本文中所使用,「處理器」意謂任一種類型之計算電路,諸如(但不限於)微處理器、微控制器、複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、圖形處理器、數位信號處理器(DSP)、多核處理器或任何其他類型之處理器或處理電路。
可包括於電子總成610中之其他類型的電路為定製電路、特殊應用積體電路(ASIC)或類似者,諸如用於在如行動電話、個人數位助理、攜帶型電腦、雙向無線電及類似電子系統之無線裝置中使用的一或多個電路(諸如通訊電路614)。IC可執行任何其他類型之功能。
電子裝置600亦可包括外部記憶體620,該外 部記憶體又可包括適合於特定應用之一或多個記憶體元件,諸如呈隨機存取記憶體(RAM)之形式的主記憶體622、一或多個硬碟機624及/或處置可移除式媒體626之一或多個碟機(諸如緊密光碟(CD)、快閃記憶體卡、數位視訊磁碟(DVD)及類似者)。
電子裝置600亦可包括顯示裝置616、一或多個揚聲器618及鍵盤及/或控制器630,鍵盤及/或控制器630可包括滑鼠、軌跡球、觸控式螢幕、話音辨識裝置或准許系統使用者將資訊輸入至電子裝置600中及自電子裝置600接收資訊之任何其他裝置。
為了更好地說明本文中所揭示之方法及設備,此處提供實施例之非限制性清單:
實例1為一種方法,其包含:將一犧牲材料安置於一電氣組件上;將一包覆模製件安置於該犧牲材料上;以及移除該犧牲材料。
在實例2中,實例1之標的物視情況包括其中該電子組件安置於一印刷電路板(PCB)上。
在實例3中,實例1至2中之任何一或多者的標的物視情況包括其中該電子組件包括一光學電子組件。
在實例4中,實例3之標的物視情況包括其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
在實例5中,實例1至4中之任何一或多者的標的物視情況包括其中該包覆模製件包括經選擇以提供一 所欲結構特性之一材料。
在實例6中,實例5之標的物視情況包括其中該所欲結構特性包括避免移除該犧牲材料之後翹曲。
在實例7中,實例1至6中之任何一或多者的標的物視情況包括其中該電子組件包括一熱成因電子組件。
在實例8中,實例7之標的物視情況包括其中該熱成因電子組件包括一處理器。
在實例9中,實例1至8中之任何一或多者的標的物視情況包括其中:該犧牲材料包括接近於該電子組件之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分寬於該第二部分。
在實例10中,實例1至9中之任何一或多者的標的物視情況包括其中該犧牲材料包括一通道。
在實例11中,實例10之標的物視情況包括其中該通道為非線性的。
在實例12中,實例11之標的物視情況包括其中該非線性通道包括多個路徑。
在實例13中,實例10至12中之任何一或多者的標的物視情況包括其中該通道包括一第一開口以促進對該犧牲材料之移除。
在實例14中,實例13之標的物視情況包括其中該通道包括一第二開口以在該第一開口與該第二開口之間提供一流徑。
在實例15中,實例1至14中之任何一或多者的標的物視情況包括其中該犧牲材料包括一預成型犧牲物件。
在實例16中,實例15之標的物視情況包括其中:該犧牲物件以待安裝於該包覆模製件中之一裝置的形狀形成;且對該犧牲材料之該移除產生用於該裝置之一容座。
在實例17中,實例1至16中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括將一光學製程應用於該犧牲材料。
在實例18中,實例1至17中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括將熱施加至該犧牲材料。
在實例19中,實例1至18中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括應用一化學製程以溶解該犧牲材料。
在實例20中,實例1至19中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一熱通道。
在實例21中,實例20之標的物視情況包括將一導熱材料施加至該經曝露熱通道。
在實例22中,實例1至21中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一電接點。
在實例23中,實例1至22中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一光學組 件。
實例24為一種機器可讀媒體,其包括在由一計算系統執行時使得該計算系統執行實例1至23的該等方法中之任一者的指令。
實例25為一種設備,其包含用於執行實例1至23的該等方法中之任一者的構件。
實例26為一種設備,其包含:一電子組件;一包覆模製件,其安置於該電子組件上;以及一空腔,其鄰近於該電子組件之至少一部分,該空腔自對先前安置於該電子組件上之一犧牲材料的移除形成。
在實例27中,實例26之標的物視情況包括其中該電子組件安置於一印刷電路板(PCB)上。
在實例28中,實例26至27中之任何一或多者的標的物視情況包括其中該電子組件包括一光學電子組件。
在實例29中,實例28之標的物視情況包括其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
在實例30中,實例26至29中之任何一或多者的標的物視情況包括其中該包覆模製件包括經選擇以提供一所欲結構特性之一材料。
在實例31中,實例30之標的物視情況包括其中該所欲結構特性包括避免移除該犧牲材料之後翹曲。
在實例32中,實例26至31中之任何一或多者 的標的物視情況包括其中該電子組件包括一熱成因電子組件。
在實例33中,實例32之標的物視情況包括其中該熱成因電子組件包括一處理器。
在實例34中,實例26至33中之任何一或多者的標的物視情況包括其中:該空腔包括接近於基體之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分寬於該第二部分。
在實例35中,實例26至34中之任何一或多者的標的物視情況包括其中該空腔包括一通道結構。
在實例36中,實例35之標的物視情況包括其中該通道結構為非線性的。
在實例37中,實例36之標的物視情況包括其中該非線性通道結構包括多個路徑。
在實例38中,實例35至37中之任何一或多者的標的物視情況包括其中該通道包括一第一開口以促進對該犧牲材料之移除。
在實例39中,實例38之標的物視情況包括其中該通道包括一第二開口以在該第一開口與該第二開口之間提供一流徑。
在實例40中,實例26至39中之任何一或多者的標的物視情況包括其中:該空腔以待安裝於該包覆模製件中之一裝置的形狀形成;且自對該犧牲材料之該移除形成的該空腔形成用於該裝置之一容座。
在實例41中,實例26至40中之任何一或多者的標的物視情況包括其中該空腔包括一熱通道。
在實例42中,實例41之標的物視情況包括安置於該熱通道中之一導熱材料。
在實例43中,實例26至42中之任何一或多者的標的物視情況包括其中該空腔包括藉由移除該犧牲材料所曝露之一電接點。
在實例44中,實例26至43中之任何一或多者的標的物視情況包括其中該空腔包括藉由移除該犧牲材料所曝露之一光學組件。
實例45為一種設備,其包含:一電子組件;一犧牲材料,其安置於該電子組件上,該犧牲材料為可移除式的以提供一空腔;以及一包覆模製件,其安置於該犧牲材料上。
在實例46中,實例45之標的物視情況包括其中該電子組件安置於一印刷電路板(PCB)上。
在實例47中,實例45至46中之任何一或多者的標的物視情況包括其中該電子組件包括一光學電子組件。
在實例48中,實例47之標的物視情況包括其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
在實例49中,實例45至48中之任何一或多者的標的物視情況包括其中該包覆模製件包括經選擇以提供 一所欲結構特性之一材料。
在實例50中,實例49之標的物視情況包括其中該所欲結構特性包括避免移除該犧牲材料之後翹曲。
在實例51中,實例45至50中之任何一或多者的標的物視情況包括其中該電子組件包括一熱成因電子組件。
在實例52中,實例51之標的物視情況包括其中該熱成因電子組件包括一處理器。
在實例53中,實例45至52中之任何一或多者的標的物視情況包括其中:該犧牲材料包括接近於該基體之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分寬於該第二部分。
在實例54中,實例45至53中之任何一或多者的標的物視情況包括其中該犧牲材料包括一通道結構。
在實例55中,實例54之標的物視情況包括其中該通道結構為非線性的。
在實例56中,實例55之標的物視情況包括其中該非線性通道結構包括多個路徑。
在實例57中,實例54至56中之任何一或多者的標的物視情況包括其中該通道包括一第一開口以促進對該犧牲材料之移除。
在實例58中,實例57之標的物視情況包括其中該通道包括一第二開口以在該第一開口與該第二開口之間提供一流徑。
在實例59中,實例45至58中之任何一或多者的標的物視情況包括其中該犧牲材料包括一預成型犧牲物件。
在實例60中,實例59之標的物視情況包括其中:該犧牲物件以待安裝於該包覆模製件中之一裝置的形狀形成;且自對該犧牲材料之該移除形成的該空腔形成用於該裝置之一容座。
在實例61中,實例45至60中之任何一或多者的標的物視情況包括其中該犧牲材料包括可藉由一光學製程移除之一材料。
在實例62中,實例45至61中之任何一或多者的標的物視情況包括其中該犧牲材料包括可藉由一熱製程移除之一材料。
在實例63中,實例45至62中之任何一或多者的標的物視情況包括其中該犧牲材料包括可藉由一化學製程移除之一材料。
在實例64中,實例45至63中之任何一或多者的標的物視情況包括其中該空腔包括一熱通道。
在實例65中,實例64之標的物視情況包括安置於該熱通道中之一導熱材料。
在實例66中,實例45至65中之任何一或多者的標的物視情況包括其中該空腔包括藉由移除該犧牲材料所曝露之一電接點。
在實例67中,實例45至66中之任何一或多者 的標的物視情況包括其中該空腔包括藉由移除該犧牲材料所曝露之一光學組件。
實例68為至少一種機器可讀儲存媒體,其包含回應於藉由一電腦控制裝置之處理器電路所執行而使得該電腦控制裝置執行以下操作之複數個指令:將一犧牲材料安置於一電氣組件上;將一包覆模製件安置於該犧牲材料上;以及移除該犧牲材料。
在實例69中,實例68之標的物視情況包括其中該電子組件安置於一印刷電路板(PCB)上。
在實例70中,實例68至69中之任何一或多者的標的物視情況包括其中該電子組件包括一光學電子組件。
在實例71中,實例70之標的物視情況包括其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
在實例72中,實例68至71中之任何一或多者的標的物視情況包括其中該包覆模製件包括經選擇以提供一所欲結構特性之一材料。
在實例73中,實例72之標的物視情況包括其中該所欲結構特性包括避免移除該犧牲材料之後翹曲。
在實例74中,實例68至73中之任何一或多者的標的物視情況包括其中該電子組件包括一熱成因電子組件。
在實例75中,實例74之標的物視情況包括其 中該熱成因電子組件包括一處理器。
在實例76中,實例68至75中之任何一或多者的標的物視情況包括其中:該犧牲材料包括接近於該電子組件之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分寬於該第二部分。
在實例77中,實例68至76中之任何一或多者的標的物視情況包括其中該犧牲材料包括一通道。
在實例78中,實例77之標的物視情況包括其中該通道為非線性的。
在實例79中,實例78之標的物視情況包括其中該非線性通道包括多個路徑。
在實例80中,實例77至79中之任何一或多者的標的物視情況包括其中該通道包括一第一開口以促進對該犧牲材料之移除。
在實例81中,實例80之標的物視情況包括其中該通道包括一第二開口以在該第一開口與該第二開口之間提供一流徑。
在實例82中,實例68至81中之任何一或多者的標的物視情況包括其中該犧牲材料包括一預成型犧牲物件。
在實例83中,實例82之標的物視情況包括其中:該犧牲物件以待安裝於該包覆模製件中之一裝置的形狀形成;且對該犧牲材料之該移除產生用於該裝置之一容座。
在實例84中,實例68至83中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括將一光學製程應用於該犧牲材料。
在實例85中,實例68至84中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括將熱施加至該犧牲材料。
在實例86中,實例68至85中之任何一或多者的標的物視情況包括其中移除該犧牲材料包括應用一化學製程以溶解該犧牲材料。
在實例87中,實例68至86中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一熱通道。
在實例88中,實例87之標的物視情況包括進一步使得該電腦控制裝置將一導熱材料施加至該經曝露熱通道之指令。
在實例89中,實例68至88中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一電接點。
在實例90中,實例68至89中之任何一或多者的標的物視情況包括其中移除該犧牲材料曝露一光學組件。
實例91為一種設備,其包含:用於將一犧牲材料安置於一電氣組件上之構件;用於將一包覆模製件安置於該犧牲材料上之構件;以及用於移除該犧牲材料之構件。
在實例92中,實例91之標的物視情況包括其 中該電子組件安置於一印刷電路板(PCB)上。
在實例93中,實例91至92中之任何一或多者的標的物視情況包括其中該電子組件包括一光學電子組件。
在實例94中,實例93之標的物視情況包括其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
在實例95中,實例91至94中之任何一或多者的標的物視情況包括其中該包覆模製件包括經選擇以提供一所欲結構特性之一材料。
在實例96中,實例95之標的物視情況包括其中該所欲結構特性包括避免移除該犧牲材料之後翹曲。
在實例97中,實例91至96中之任何一或多者的標的物視情況包括其中該電子組件包括一熱成因電子組件。
在實例98中,實例97之標的物視情況包括其中該熱成因電子組件包括一處理器。
在實例99中,實例91至98中之任何一或多者的標的物視情況包括其中:該犧牲材料包括接近於該電子組件之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分寬於該第二部分。
在實例100中,實例91至99中之任何一或多者的標的物視情況包括其中該犧牲材料包括一通道。
在實例101中,實例100之標的物視情況包括 其中該通道為非線性的。
在實例102中,實例101之標的物視情況包括其中該非線性通道包括多個路徑。
在實例103中,實例100至102中之任何一或多者的標的物視情況包括其中該通道包括一第一開口以促進對該犧牲材料之移除。
在實例104中,實例103之標的物視情況包括其中該通道包括一第二開口以在該第一開口與該第二開口之間提供一流徑。
在實例105中,實例91至104中之任何一或多者的標的物視情況包括其中該犧牲材料包括一預成型犧牲物件。
在實例106中,實例105之標的物視情況包括其中:該犧牲物件以待安裝於該包覆模製件中之一裝置的形狀形成;且對該犧牲材料之該移除產生用於該裝置之一容座。
在實例107中,實例91至106中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件包括用於將一光學製程應用於該犧牲材料之構件。
在實例108中,實例91至107中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件包括用於將熱施加至該犧牲材料之構件。
在實例109中,實例91至108中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件包 括用於應用一化學製程以溶解該犧牲材料之構件。
在實例110中,實例91至109中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件曝露一熱通道。
在實例111中,實例110之標的物視情況包括將一導熱材料施加至該經曝露熱通道。
在實例112中,實例91至111中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件曝露一電接點。
在實例113中,實例91至112中之任何一或多者的標的物視情況包括其中用於移除該犧牲材料之構件曝露一光學組件。
以上詳細描述包括對隨附圖式之參考,隨附圖式形成詳細描述之部分。圖式藉由說明展示本發明可實踐之具體實施例。此等實施例在本文中亦被稱作「實例」。此等實例可包括除所展示或描述之彼等元件之外的元件。然而,本發明者亦涵蓋僅提供所顯示或描述之彼等元件的實例。此外,本發明者人亦預期到使用所展示或描述之彼等元件之任何組合或排列的實例(或其一或多個態樣),其係相對關於特定實例(或其一或多個態樣),抑或相對關於本文中所展示或描述之其他實例(或其一或多個態樣)而展示或描述之彼等元件的任何組合或排列的實例(或其一或多個態樣)。
在此文件中,如在專利文件中所常見,術語 「一(a/an)」獨立於「至少一個」或「一或多個」之任何其他例項或用法而用以包括一個或多於一個。在此文件中,除非另有指示,否則術語「或」用以指代互斥或,使得「A或B」包括「A而非B」、「B而非A」及「A及B」。在此文件中,術語「包括」及「其中(in which)」用作各別術語「包含」及「其中(wherein)」之通俗易懂的等效者。另外,在以下申請專利範圍中,術語「包括」及「包含」為開放的,亦即,包括除了在請求項中列舉於此術語之後的元素以外之元素的系統、裝置、物品、組合物、調配物或製程仍被認為在彼請求項之範疇內。此外,在以下申請專利範圍中,術語「第一」、「第二」及「第三」等僅用作標記,且並不意欲對其對象施加數值要求。
以上描述意欲為說明性的而非限制性的。舉例而言,上文所描述之實例(或其一或多個態樣)可與彼此組合使用。例如,一般熟習此項技術者在檢閱以上描述後可使用其他實施例。提供發明摘要以符合37 C.F.R.§1.72(b),從而允許讀者快速地確定技術揭示內容之本質。該摘要在具有以下理解的情況下提交:其不應用以解釋或限制申請專利範圍之範疇或意義。又,在以上[實施方式]中,可將各種特徵分組在一起以簡化本發明。此不應被解釋為期望未主張之揭示特徵對任何請求項而言均為必需的。確切而言,本發明標的物可在於比特定所揭示實施例之所有特徵少。因此,據此將以下申請專利範圍併入於[實施方式]中,其中每一請求項作為單獨實施例而獨立存在, 且預期此等實施例可與以各種組合或排列彼此組合。應參考所附申請專利範圍連同該等申請專利範圍所具有的等效物之全部範疇來判定本發明之範疇。
105‧‧‧電子裝置
115‧‧‧電接點
120‧‧‧封裝基體
125‧‧‧包覆模製件
130‧‧‧焊球

Claims (21)

  1. 一種用於形成空腔之方法,其包含:將一犧牲材料安置於一電子組件上,該電子組件安置於一印刷電路板(PCB)上;將一包覆模製件安置於該犧牲材料上;以及移除該犧牲材料。
  2. 如請求項1之方法,其中:該犧牲材料包括接近於該電子組件之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分係寬於該第二部分。
  3. 如請求項1之方法,其中該犧牲材料包括一通道。
  4. 如請求項3之方法,其中該通道為非線性的。
  5. 如請求項1之方法,其中該犧牲材料包括一預成型犧牲物件。
  6. 如請求項5之方法,其中:該犧牲物件係以要被安裝於該包覆模製件中之一裝置的形狀所形成;且該犧牲材料之移除產生用於該裝置之一容座。
  7. 一種電子設備,其包含:一電子組件,其安置於一印刷電路板(PCB)上;一包覆模製件,其安置於該電子組件上;以及一空腔,其鄰近於該電子組件之至少一部分,該空腔 由移除先前安置於該電子組件上之一犧牲材料所形成。
  8. 如請求項7之電子設備,其中該電子組件包括一光學電子組件。
  9. 如請求項8之電子設備,其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
  10. 如請求項7之電子設備,其中該包覆模製件包括經選擇以提供一所欲結構特性之一材料。
  11. 如請求項7之電子設備,其中:該空腔包括接近於基體之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分係寬於該第二部分。
  12. 如請求項7之電子設備,其中該空腔包括一通道結構。
  13. 如請求項7之電子設備,其中:該空腔係以要被安裝於該包覆模製件中之一裝置的形狀所形成;且由該犧牲材料之移除所形成的該空腔形成用於該裝置之一容座。
  14. 一種電子設備,其包含:一電子組件,其安置於一印刷電路板(PCB)上;一犧牲材料,其安置於該電子組件上,該犧牲材料為可移除式的以提供一空腔;以及一包覆模製件,其安置於該犧牲材料上。
  15. 如請求項14之電子設備,其中該電子組件包括一光學電子組件。
  16. 如請求項15之電子設備,其中該包覆模製件包括經選擇以向該光學電子組件提供一所欲光學特性之一材料。
  17. 如請求項14之電子設備,其中該包覆模製件包括經選擇以提供一所欲結構特性之一材料。
  18. 如請求項14之電子設備,其中:該犧牲材料包括接近於基體之一第一部分及接近於該包覆模製件之一第二部分;且該第一部分係寬於該第二部分。
  19. 如請求項14之電子設備,其中該犧牲材料包括一通道結構。
  20. 如請求項14之電子設備,其中該犧牲材料包括一預成型犧牲物件。
  21. 如請求項20之電子設備,其中:該犧牲物件係以要被安裝於該包覆模製件中之一裝置的形狀所形成;且由該犧牲材料之移除所形成的該空腔形成用於該裝置之一容座。
TW106104153A 2016-03-30 2017-02-08 於模製封裝結構中之複合空腔形成技術 TWI730045B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/085,538 2016-03-30
US15/085,538 US9824901B2 (en) 2016-03-30 2016-03-30 Complex cavity formation in molded packaging structures

Publications (2)

Publication Number Publication Date
TW201801202A TW201801202A (zh) 2018-01-01
TWI730045B true TWI730045B (zh) 2021-06-11

Family

ID=59959753

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106104153A TWI730045B (zh) 2016-03-30 2017-02-08 於模製封裝結構中之複合空腔形成技術

Country Status (4)

Country Link
US (2) US9824901B2 (zh)
DE (1) DE112017001758T5 (zh)
TW (1) TWI730045B (zh)
WO (1) WO2017172127A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824901B2 (en) 2016-03-30 2017-11-21 Intel Corporation Complex cavity formation in molded packaging structures
EP3640978A1 (en) 2018-10-15 2020-04-22 IMEC vzw A method for packaging semiconductor dies
EP3640979A1 (en) 2018-10-15 2020-04-22 IMEC vzw A method for packaging semiconductor dies
EP3671833A1 (en) * 2018-12-20 2020-06-24 IMEC vzw A method for packaging semiconductor dies
US10763186B2 (en) * 2018-12-31 2020-09-01 Micron Technology, Inc. Package cooling by coil cavity
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
FR3101728B1 (fr) 2019-10-08 2021-10-22 St Microelectronics Alps Sas Dispositif électronique comprenant une puce et au moins un composant électronique dit composant SMT
EP3929641A1 (en) 2020-06-24 2021-12-29 IMEC vzw A semiconductor package comprising one or more optical integrated circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298137A1 (en) * 2007-12-14 2011-12-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Sacrificial Adhesive Over Contact Pads of Semiconductor Die

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6547210B1 (en) * 2000-02-17 2003-04-15 Wright Medical Technology, Inc. Sacrificial insert for injection molding
FR2864341B1 (fr) * 2003-12-19 2006-03-24 Commissariat Energie Atomique Microcomposant a cavite hermetique comportant un bouchon et procede de fabrication d'un tel microcomposant
US8212351B1 (en) * 2006-10-02 2012-07-03 Newport Fab, Llc Structure for encapsulating microelectronic devices
FR2933390B1 (fr) * 2008-07-01 2010-09-03 Commissariat Energie Atomique Procede d'encapsulation d'un dispositif microelectronique par un materiau getter
DE102013102213B4 (de) * 2013-03-06 2020-01-02 Snaptrack, Inc. Miniaturisiertes Bauelement mit Dünnschichtabdeckung und Verfahren zur Herstellung
US20150116958A1 (en) * 2013-10-28 2015-04-30 Apple Inc. Circuit board modules having mechanical features
US9824901B2 (en) 2016-03-30 2017-11-21 Intel Corporation Complex cavity formation in molded packaging structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298137A1 (en) * 2007-12-14 2011-12-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Sacrificial Adhesive Over Contact Pads of Semiconductor Die

Also Published As

Publication number Publication date
DE112017001758T5 (de) 2018-12-20
US10446461B2 (en) 2019-10-15
US20180096862A1 (en) 2018-04-05
WO2017172127A1 (en) 2017-10-05
US20170287736A1 (en) 2017-10-05
TW201801202A (zh) 2018-01-01
US9824901B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
TWI730045B (zh) 於模製封裝結構中之複合空腔形成技術
CN103250245B (zh) 无凸起内建层和层叠芯混合结构及组装它们的方法
TWI720066B (zh) 電子裝置封裝體及其製作方法
TWI706910B (zh) 電子功能構件與製造電子功能構件的方法
CN104465542A (zh) 具有模塑通孔的叠层封装结构
TWI694585B (zh) 半導體裝置封裝、封裝層疊以及包含封裝層疊的計算裝置
US20220367104A1 (en) Methods to selectively embed magnetic materials in substrate and corresponding structures
WO2018063744A1 (en) Semiconductor packages having a fiducial marker and methods for aligning tools relative to the fiducial marker
CN103730146A (zh) 具有预组装的遮盖的usb设备
JP2017510079A (ja) 成形コンパウンドを有する集積回路アセンブリ
US9406587B2 (en) Substrate conductor structure and method
CN108292646B (zh) 具有共形emi屏蔽的电子器件封装和有关方法
TWM522420U (zh) 指紋感測模組
US9271387B2 (en) Circuit board structure manufacturing method
TWI659571B (zh) 包括多個電子封裝件之電子總成
US11322455B2 (en) Robust mold integrated substrate
US10278282B2 (en) Substrate structure and manufacturing method thereof
JP5121920B2 (ja) 基板構造
US10916878B2 (en) Unitary molded USB device
CN107924903A (zh) 具有多个瓣的球状焊盘
US20190027379A1 (en) Sintered heat spreaders with inserts
TWI522020B (zh) 透過增建程序形成電子互連件的技術
US20200004293A1 (en) Housing and method for manufacturing the housing
KR20120023486A (ko) Usb 장치 구조체
US20230402390A1 (en) 3D Embedded Redistribution Layers for IC Substrate Packaging