TWI729435B - 半導體記憶裝置及其製造方法 - Google Patents
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Abstract
實施形態提供一種能夠抑制記憶區面積增大或半導體記憶裝置大型化之半導體記憶裝置及其製造方法。 一實施形態之半導體記憶裝置具有：第1積層體，其包含於第1方向積層、且於第2方向及第3方向延伸之複數個第1電極層；第2積層體，其包含於第1積層體之第1方向積層、且於第2方向及第3方向延伸之複數個第2電極層；半導體膜，其於第1積層體內及第2積層體內於第1方向延伸；電荷儲存層，其分別設置於複數個第1電極層與半導體膜之間、及複數個第2電極層與半導體膜之間；及分離構造，其於第1方向及第2方向延伸，且於第3方向將第1積層體及第2積層體分離。分離構造具有：第1分離膜，其於第1方向延伸，於第3方向將第1積層體分離；第2分離膜，其第3方向上之位置與第1分離膜不同，且於第1方向延伸，於第3方向將第2積層體分離；及膜，其設置於第1分離膜上，且包含與於第1方向延伸之第1分離膜相同之材料。
Description
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
作為半導體記憶裝置之一的3維半導體記憶體之製造步驟中，存在將設置於積層體之絕緣層置換為電極層之步驟。於該步驟中，以特定數量形成用以將積層體分割為例如抹除區塊單位之狹縫，並使用該狹縫，將絕緣層去除。
一般而言，3維型半導體記憶體中，存在積層體之層數隨著容量增加而增加之傾向。若積層體層數增加，則存在上述絕緣層之去除步驟後上述狹縫之寬度於下層側變得大於上層側之傾向。因而，積層數之增加導致寬幅狹縫之形成，進而，招致記憶區面積增大、或半導體記憶裝置整體大型化。
本發明之實施形態提供一種能夠抑制記憶區面積增大或半導體記憶裝置大型化之半導體記憶裝置及其製造方法。
一實施形態之半導體記憶裝置具有：第1積層體，其包含於第1方向積層、且於與第1方向交叉之第2方向及與第2方向正交之第3方向延伸之複數個第1電極層；第2積層體，其包含於第1積層體之第1方向積層、且於第2方向及第3方向延伸之複數個第2電極層；半導體膜，其於
第1積層體內及第2積層體內於第1方向延伸；電荷儲存層，其分別設置於複數個第1電極層與半導體膜之間、及複數個第2電極層與半導體膜之間；及分離構造，其於第1方向及第2方向上延伸，且於第3方向將第1積層體及第2積層體分離。分離構造具有：第1分離膜，其於第1方向延伸，於第3方向將第1積層體分離；第2分離膜，其第3方向上之位置與第1分離膜不同，且於第1方向延伸，於第3方向將第2積層體分離；及膜，其設置於第1分離膜上，且包含與於第1方向延伸之第1分離膜相同之材料。
1~4:半導體記憶裝置
10:半導體基板
20:積層體
20a:下層積層體(第1積層體)
20b:上層積層體(第2積層體)
21:絕緣層
22:電極層
23:絕緣層
30:記憶膜
31:電荷阻擋膜
32:電荷儲存膜
33:隧道絕緣膜
34:通道膜(半導體膜)
35:芯膜
40:下層分離膜(第1分離膜)
41:下層狹縫
42:犧牲膜
51:膜
52:上層分離膜(第2分離膜)
53:保護膜
54:第1上層狹縫
55:第2上層狹縫
60:抗蝕劑
t1、t2:寬度
圖1(a)係表示第1實施形態之半導體記憶裝置之概略性構成之俯視圖，(b)係沿著(a)所示之切斷線A1-A1之剖視圖。
圖2係表示記憶膜之構造之一例之剖視圖。
圖3(a)係用以對下層狹縫之形成步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A3-A3之剖視圖。
圖4(a)係用以對上層積層體之形成步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A4-A4之剖視圖。
圖5(a)係用以對上層狹縫之形成步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A5-A5之剖視圖。
圖6(a)係用以對抗蝕劑及保護膜之形成步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A6-A6之剖視圖。
圖7(a)係用以對保護膜之蝕刻步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A7-A7之剖視圖。
圖8(a)係用以對犧牲膜之蝕刻步驟進行說明之俯視圖，(b)係沿著(a)
所示之切斷線A8-A8之剖視圖。
圖9(a)係用以對絕緣層之蝕刻步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A9-A9之剖視圖。
圖10(a)係用以對電極層之形成步驟進行說明之俯視圖，(b)係沿著(a)所示之切斷線A10-A10之剖視圖。
圖11係表示第2實施形態之半導體記憶裝置之概略性構成之俯視圖。
圖12係用以對第2實施形態之半導體記憶裝置之製造步驟之一部分進行說明之剖視圖。
圖13係表示第3實施形態之半導體記憶裝置之概略性構成之俯視圖。
圖14係表示第4實施形態之半導體記憶裝置之概略性構成之俯視圖。
以下，參照圖式，說明本發明之實施形態。本實施形態並非限定本發明。
圖1(a)係表示第1實施形態之半導體記憶裝置之概略性構成之俯視圖。圖1(b)係沿著圖1(a)所示之切斷線A1-A1之剖視圖。本實施形態之半導體記憶裝置係將記憶胞積層而成之3維型半導體記憶體。
圖1(a)及圖1(b)所示之半導體記憶裝置1具備半導體基板10、積層體20、記憶膜30、下層分離膜40(第1分離膜)、膜51、及上層分離膜52(第2分離膜)。
半導體基板10係例如矽基板。於半導體基板10上，設置有積層體20。亦可於半導體基板10，設置驅動記憶體之MOSFET等電晶體。該用於記憶體驅動之電晶體亦可設置於半導體基板10上以外之區域。
積層體20具有下層積層體20a(第1積層體)、及積層於下層積層體20a上之上層積層體20b(第2積層體)。下層積層體20a及上層積層體20b中，於圖1(b)之Z方向(第1方向)上交替地積層有複數個絕緣層21及複數個電極層22。設置於下層積層體20a之電極層22(第1電極層)及設置於上層積層體20b之電極層22(第2電極層)係例如鎢(W)等金屬層。又，各電極層22作為與記憶膜30中所含之複數個記憶元件(圖2之說明中隨後敍述)各自電性連接之字元線發揮功能。又，各記憶膜30成為包含Z方向上串列連接之複數個記憶元件及與該等複數個記憶元件之兩端連接之選擇電晶體(未圖示)之構造。上述電極層22之一部分作為用以選擇上述複數個記憶元件之上述選擇電晶體之閘極電極發揮功能。各絕緣層21係將於其上下積層之電極層22絕緣分離之層，例如為氧化矽層(SiO2)。
圖2係表示記憶膜30之構造中之記憶元件之一例之剖視圖。此處示出記憶元件為2個之例。記憶膜30係於積層體20內於Z方向上延伸之柱狀體。圖2所示之記憶膜30具有電荷阻擋膜31、電荷儲存膜32、隧道絕緣膜33、通道膜34、及芯膜35。
電荷阻擋膜31、隧道絕緣膜33及芯膜35例如為氧化矽膜。電荷儲存膜32例如為氮化矽膜(SiN)。通道膜34例如為多晶矽膜，亦稱為半導體膜。再者，記憶膜30之構造不限於圖2所示之構造。再者，上述選擇電晶體亦為同樣之構造。
返回圖1(a)及圖1(b)，於記憶膜30之周圍，設置有包含下層分離膜40、膜51及上層分離膜52之分離構造。積層體20藉由該分離構造而於與Z方向正交之X方向(第3方向)被分離。下層分離膜40、膜51及上層分離膜52例如為氧化矽膜。
於本實施形態中，下層分離膜40將下層積層體20a於X方向分離。另一方面，上層分離膜52將上層積層體20b於X方向分離。再者，本實施形態中，將上層積層體20b分離之膜51及上層分離膜52之合計數，多於將下層積層體20a分斷之下層分離膜40之數量。
進而，膜51於下層分離膜40上被保護膜53包圍。保護膜53係例如LTO(Low Temperature Oxide，低溫氧化物)等氧化膜。另一方面，上層分離膜52於X方向與膜51分離。
又，於本實施形態中，膜51於俯視下沿著Y方向(第2方向)散佈。另一方面，下層分離膜40及上層分離膜52於俯視下沿著Y方向以直線狀延伸地形成。
以下，對以上述方式構成之半導體記憶裝置1之製造步驟進行說明。
圖3(a)係用以對下層狹縫之形成步驟進行說明之俯視圖。圖3(b)係沿著圖3(a)所示之切斷線A3-A3之剖視圖。
如圖3(a)及圖3(b)所示，首先，使用例如RIE(Reactive Ion Etching，反應離子蝕刻)，將下層積層體20a蝕刻至半導體基板10表面從下層積層體20a表層露出為止而形成下層狹縫41。下層狹縫41係嵌入上述下層分離膜40之區域。
於下層狹縫41形成前，使用例如CVD(Chemical Vapor Deposition，化學氣相沈積)或ALD(Atomic Layer Deposition，原子層沈積)，於半導體基板10上藉由將複數個絕緣層21與複數個絕緣層23於Z方向上交替地積層，而形成下層積層體20a。各絕緣層23係要被置換為電極層22之層，例如為氮化矽膜。於下層積層體20a，形成有記憶膜30，且藉
由下層狹縫41，將記憶膜30之形成區域分離。
繼而，進行上層積層體20b之形成步驟。圖4(a)係用以對上層積層體20b之形成步驟進行說明之俯視圖。圖4(b)係沿著圖4(a)所示之切斷線A4-A4之剖視圖。
於圖4(a)及圖4(b)所示之步驟中，將上層積層體20b形成於下層積層體20a上。再者，於形成上層積層體20b之前，於下層狹縫41內已嵌入犧牲膜42。犧牲膜42例如為非晶矽膜。
上層積層體20b係與下層積層體20a同樣地，藉由將複數個絕緣層21與複數個絕緣層23於Z方向上交替地積層而形成。又，於上層積層體20b，與下層積層體20a同樣地形成記憶膜30。形成於上層積層體20b之記憶膜30係形成於形成在下層積層體20a上之記憶膜30上。
繼而，進行上層狹縫之形成步驟。圖5(a)係用以對上層狹縫之形成步驟進行說明之俯視圖。圖5(b)係沿著圖5(a)所示之切斷線A5-A5之剖視圖。
於圖5(a)及圖5(b)所示之步驟中，使用例如RIE，形成貫通上層積層體20b之第1上層狹縫54及第2上層狹縫55。第1上層狹縫54及第2上層狹縫55係分別被嵌入上述膜51及上層分離膜52之區域。第1上層狹縫54於犧牲膜42上以散佈之方式形成。此時，犧牲膜42作為蝕刻阻擋膜發揮功能。另一方面，第2上層狹縫55係以於Y方向延伸之直線狀延伸地形成。
繼而，進行抗蝕劑及保護膜之形成步驟。圖6(a)係用以對抗蝕劑及保護膜之形成步驟進行說明之俯視圖。圖6(b)係沿著圖6(a)所示之切斷線A6-A6之剖視圖。
於圖6(a)及圖6(b)所示之步驟中，抗蝕劑60被嵌入至第2上層狹縫55內，並且覆蓋記憶膜30。又，保護膜53於第1上層狹縫54之內周面及底面成膜，並且覆蓋抗蝕劑60。
繼而，進行將保護膜53之一部分去除之蝕刻步驟。圖7(a)係用以對保護膜53之蝕刻步驟進行說明之俯視圖。圖7(b)係沿著圖7(a)所示之切斷線A7-A7之剖視圖。
於圖7(a)及圖7(b)所示之步驟中，使用例如RIE，將成膜於第1上層狹縫54之底面、記憶膜30上之保護膜53去除。藉此，露出犧牲膜42及抗蝕劑60。其後，亦將抗蝕劑60去除。
繼而，進行犧牲膜42之蝕刻。圖8(a)係用以對犧牲膜42之蝕刻步驟進行說明之俯視圖。圖8(b)係沿著圖8(a)所示之切斷線A8-A8之剖視圖。
於圖8(a)及圖8(b)所示之步驟中，使用例如RIE，將犧牲膜42去除。此時，可藉由設置於第1上層狹縫54內之保護膜53，避免上層積層體20b之絕緣層21及絕緣層23損傷。
繼而，進行絕緣層23之去除蝕刻。圖9(a)係用以對絕緣層23之蝕刻步驟進行說明之俯視圖。圖9(b)係沿著圖8(a)所示之切斷線A9-A9之剖視圖。
於圖9(a)及圖9(b)所示之步驟中，將上層積層體20b及下層積層體20a浸漬於藥液中。該藥液係從下層狹縫41、第1上層狹縫54、及第2上層狹縫55浸入至上層積層體20b內及下層積層體20a內。其結果，將絕緣層23蝕刻。該藥液較理想為使用對於絕緣層21選擇比較高之液體、例如磷酸溶液。
繼而，進行電極層22之形成。圖10(a)係用以對電極層22之形成步驟進行說明之俯視圖。圖10(b)係沿著圖10(a)所示之切斷線A10-A10之剖視圖。
於圖10(a)及圖10(b)所示之步驟中，使用例如CVD或ALD，將電極層22形成於絕緣層23之去除部位。即，將絕緣層23置換為電極層22。
最後，返回圖1(a)及圖1(b)，將氧化矽嵌入至下層狹縫41、第1上層狹縫54、及第2上層狹縫55內。藉此，形成下層分離膜40、膜51、及上層分離膜52。其結果，分離膜之數量從積層體20之最下層朝向最上層階段性增加。
根據以上說明之本實施形態，以積層體20之下層部分與上層部分將用於蝕刻絕緣層23之狹縫分割。因此，即便積層體20之積層數增加，與一次形成相同積層數之狹縫之情況相比，仍可抑制上層與下層之各狹縫之絕緣層23之蝕刻量。藉此，無需寬幅之狹縫，可抑制記憶區面積增大、半導體記憶裝置1大型化。
進而，根據本實施形態，因將第1上層狹縫54散佈地配置，故而，於圖9(a)及圖9(b)之絕緣層之去除蝕刻步驟中，藥液從第1上層狹縫54側同心圓狀地擴散。即，絕緣層23之蝕刻不僅從第2上層狹縫55(圖9(a)及圖9(b)左側之第2上層狹縫55)側，而且亦從第1上層狹縫54(圖9(a)及圖9(b)右側之第1上層狹縫54)側進行。藉此，便可縮短蝕刻時間。
再者，於本實施形態中，狹縫將積層體20分割為下層部分與上層部分2個部分，但分割數並無特別限制。亦可隨著積層數進一步增加，例如將積層體20分割為下層部分、中間層部分、及上層部分，於各部
分形成狹縫。即便如此，亦可藉由使狹縫數以下層部分、中間層部分、及上層部分之順序增加，而限制狹縫寬度。
圖11係表示第2實施形態之半導體記憶裝置之概略性構成之俯視圖。對於與上述第1實施形態同樣之構成要素，標註相同符號，省略詳細說明。
於本實施形態之半導體記憶裝置2中，第2上層狹縫55之寬度設計成相較第1上層狹縫54之寬度狹窄之值。藉此，可縮小裝置整體中所占之第2上層狹縫55之面積，因此，可進而抑制半導體記憶裝置1大型化。
此後，將絕緣層23置換為電極層22後，與第1實施形態同樣地，於第1上層狹縫54及第2上層狹縫55中嵌入氧化矽。因而，如圖11所示，上層分離膜52之寬度t2變得窄於膜51之寬度t1。
又，於本實施形態之半導體記憶裝置2中，如圖12所示，第2上層狹縫55相對X方向形成於記憶膜30之兩側。換言之，兩側之第2上層狹縫55形成於第1上層狹縫54與記憶膜30之間。若為如此佈局，則於將絕緣層23蝕刻去除時，藥液從兩側擴散。因此，可更縮短蝕刻時間。
圖13係表示第3實施形態之半導體記憶裝置之概略性構成之俯視圖。對於與上述第1實施形態同樣之構成要素，標註相同符號，省略詳細說明。
於本實施形態之半導體記憶裝置3中，第1上層狹縫54及第2上層狹縫55於俯視下形成為沿Y方向排列之複數個橢圓狀。因此，於將
絕緣層23去除時，可全方位地供給藥液。再者，下層狹縫41既可與第1實施形態同樣地形成為直線狀，亦可如本實施形態之類形成為複數個橢圓狀。
此後，將絕緣層23置換為電極層22之後，與第1實施形態同樣地，於第1上層狹縫54及第2上層狹縫55中嵌入氧化矽。其結果，如圖13所示，膜51及上層分離膜52亦成為俯視下沿著Y方向排列之複數個橢圓狀。
再者，第1上層狹縫54(膜51)及第2上層狹縫55(上層分離膜52)之平面形狀不限於橢圓狀，亦可為圓形狀。即便該情形時，於將絕緣層23去除時，亦可全方位地供給藥液。
圖14係表示第4實施形態之半導體記憶裝置之概略性構成之俯視圖。對於與上述第1實施形態同樣之構成要素，標註相同符號，省略詳細說明。
本實施形態之半導體記憶裝置4中，與上述第3實施形態同樣地，第1上層狹縫54及第2上層狹縫55於俯視下形成為橢圓狀。於第1上層狹縫54及第2上層狹縫55為第3實施形態中說明之佈局之情況下，例如從圖12中配置於記憶膜30右側之第2上層狹縫55供給之藥液之液流可能被第1上層狹縫54阻礙。
因此，於本實施形態中，於Y方向上交替地形成第1上層狹縫54及第2上層狹縫55。換言之，第1上層狹縫54及第2上層狹縫55於Y方向上形成為鋸齒狀。
可藉由以上述方式形成第1上層狹縫54及第2上層狹縫55，
而如圖13所示之箭頭般，至少從3個方向供給藥液。藉此，便可於絕緣層23中抑制與藥液供給相關之不均。
此後，將絕緣層23置換為電極層22後，與第1實施形態同樣地，於第1上層狹縫54及第2上層狹縫55中嵌入氧化矽。其結果，如圖13所示，膜51及上層分離膜52亦於Y方向上交替地形成。
再者，於本實施形態中，再者，下層狹縫41既可與第1實施形態同樣地形成為直線狀，亦可如本實施形態之類形成為複數個橢圓狀。又，第1上層狹縫54(膜51)及第2上層狹縫55(上層分離膜52)之平面形狀亦不限於橢圓狀而可為圓形狀。
已說明了本發明之若干個實施形態，但該等實施形態係作為示例而提示，並非意圖限定發明範圍。該等實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且亦包含於專利申請範圍中記載之發明及其均等之範圍內。
本申請案享有以日本專利申請2019-44991號(申請日：2019年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置
10:半導體基板
20:積層體
20a:下層積層體(第1積層體)
20b:上層積層體(第2積層體)
21:絕緣層
22:電極層
30:記憶膜
40:下層分離膜(第1分離膜)
51:膜
52:上層分離膜(第2分離膜)
53:保護膜
Claims (8)
- 一種半導體記憶裝置，其具有： 第1積層體，其包含於第1方向積層、且於與上述第1方向交叉之第2方向及與上述第2方向正交之第3方向延伸之複數個第1電極層； 第2積層體，其包含於上述第1積層體之上述第1方向積層、且於上述第2方向及上述第3方向延伸之複數個第2電極層； 半導體膜，其於上述第1積層體內及上述第2積層體內於上述第1方向延伸； 電荷儲存層，其分別設置於上述複數個第1電極層與上述半導體膜之間、及上述複數個第2電極層與上述半導體膜之間；及 分離構造，其於上述第1方向及上述第2方向延伸，且於上述第3方向將上述第1積層體及上述第2積層體分離； 分離構造具有： 第1分離膜，其於上述第1方向延伸，於上述第3方向將上述第1積層體分離； 第2分離膜，其上述第3方向上之位置與上述第1分離膜不同，且於上述第1方向延伸，於上述第3方向將上述第2積層體分離；及 膜，其設置於上述第1分離膜上，且包含與於上述第1方向延伸之上述第1分離膜相同之材料。
- 如請求項1之半導體記憶裝置，其中上述第2分離膜與上述膜之合計數多於上述第1分離膜之數量。
- 如請求項2之半導體記憶裝置，其中上述膜之數量多於上述第2分離膜之數量。
- 如請求項3之半導體記憶裝置，其中上述膜於俯視下散佈於上述第2方向，且 上述第2分離膜於俯視下於上述第2方向直線狀延伸。
- 如請求項3之半導體記憶裝置，其中上述第2分離膜之寬度窄於上述膜之寬度。
- 如請求項3之半導體記憶裝置，其中上述第2分離膜及上述膜於俯視下為複數個圓形狀或複數個楕圓狀。
- 如請求項6之半導體記憶裝置，其中上述第1分離膜亦於俯視下為複數個圓形狀或複數個楕圓狀，且上述第2分離膜與上述膜於上述第2方向上交替地配置。
- 一種半導體記憶裝置之製造方法，其係形成第1積層體，該第1積層體包含於第1方向積層且於與上述第1方向交差之第2方向及與上述第2方向正交之第3方向延伸之複數個第1層， 形成第2積層體，該第2積層體包含於上述第1積層體之上述第1方向積層且於上述第2方向及上述第3方向延伸之複數個第2層， 形成於上述第1積層體內及上述第2積層體內於上述第1方向延伸之半導體膜， 形成分別設置於上述複數個第1層與上述半導體膜之間、及上述複數個第2層與上述半導體膜之間之電荷儲存層， 形成於上述第1方向延伸且於上述第3方向將上述第1積層體分離之第1分離膜， 形成第2分離膜，該第2分離膜其上述第3方向上之位置與上述第1分離膜不同，於上述第1方向上延伸，且於上述第3方向將上述第2積層體分離， 形成膜，該膜設置於上述第1分離膜上，且包含與於上述第1方向延伸之上述第1分離膜相同之材料。
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