TWI727820B - 具共用抗雜訊功能之陣列上閘極驅動電路 - Google Patents

Abstract

本發明係有關一種具共用抗雜訊功能之陣列上閘極驅動電路，其具有複數個驅動電路，每一個驅動電路分別包含一抗雜訊電路、複數個充放電單元與複數個輸出單元，並由該些個充放電單元分別對該些個輸出單元相互搭配，以產生閘極驅動訊號，且該些個充放電單元與該些個輸出單元藉由同一抗雜訊單元控制，藉此簡化驅動電路並共用抗雜訊電路於每一個驅動電路中。

Description

具共用抗雜訊功能之陣列上閘極驅動電路

本發明係有關一種控制電路，尤其是一種具共用抗雜訊功能之陣列上閘極驅動電路。

薄膜電晶體液晶顯示器（TFT-LCDs, Thin Film Transistor Liquid Crystal Displays）已成為現代顯示科技產品的主流，尤其應用於手機上，有輕巧、方便攜帶等特點。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，提高生產速率。

隨著系統整合式玻璃面板（SOG, System-on-Glass）的概念被陸續提出，近來許多產品將顯示器驅動電路中的閘極掃描驅動電路(Gate driver或Scan driver)整合在玻璃上，即為GOA(Gate-Driver-on-Array)電路， GOA電路具有諸多優勢，除了可以減少顯示器邊框的面積以達成薄邊框之外，更能夠減少閘極掃描驅動IC的使用，降低購買IC成本及避免玻璃與IC貼合時斷線問題，用以提升產品良率。目前在手機、筆記型電腦…等中小型顯示器中已廣泛運用，甚至大型顯示器運用GOA電路的產品也於近年來問世。

因應消費者使用習慣趨勢改變，產品逐漸朝向高信賴性、可廣域操作以及窄邊框演進。傳統GOA電路可區分為訊號傳遞部、抗雜訊部、閘極脈波(Gate pulse) 輸出部，訊號傳遞部為傳遞GOA電路內部運作所需的輸入訊號，攸關GOA電路之訊號傳遞性，抗雜訊部為GOA電路內部對於維持輸出訊號穩定之電路，攸關其信賴性，閘極脈波輸出部為GOA電路輸出訊號至閘極線(gate line)。然而，以八級GOA電路為例，單級GOA電路即重覆八次，其中訊號傳遞部、抗雜訊部佔了八級GOA電路大部分面積，若能夠降低此功能電路佈局面積，即能夠達到窄邊框效果。

基於上述之問題，本發明提供一種具共用抗雜訊功能之陣列上閘極驅動電路，其藉由共用抗雜訊之電路設計，而簡化陣列上閘極驅動電路之連接關係，以減少電路面積。並進一步藉由驅動輸入訊號驅動雜訊抗雜訊電路而避免合成訊號信賴性受影響。

本發明之主要目的，提供一種具共用抗雜訊功能之陣列上閘極驅動電路，其藉由共用抗雜訊電路，以簡化每一級驅動電路，因而簡化陣列上閘極驅動電路並減少電路面積。

本發明之次要目的，提供一種具共用抗雜訊功能之陣列上閘極驅動電路，其進一步依據閘極驅動訊號驅動抗雜訊電路，減少合成訊號的負載，因而改善電路信賴性。

本發明揭示了一種具共用抗雜訊功能之陣列上閘極驅動電路，其具有複數個驅動電路，其分別包含一抗雜訊電路、複數個充放電單元與複數個輸出單元，其中該抗雜訊電路接收至少一輸入訊號並輸出一電位控制訊號，而該些個充放電單元分別依據該電位控制訊號控制一偏壓訊號之一偏壓電位，該些個輸出單元分別接收該些個充放電單元之該些個偏壓訊號並對應產生一閘極驅動訊號，該些個輸出單元分別依據該電位控制訊號控制該閘極驅動訊號之一驅動電位，複數個上一級輸出單元之複數個上一級閘極驅動訊號、該些個輸出單元之該些個閘極驅動訊號與複數個下一級輸出單元之複數個下一級閘極驅動訊號分別輸入至該抗雜訊電路，以控制該電位控制訊號。藉由上述之該些個輸出單元共用該抗雜訊電路，因而簡化陣列上閘極驅動電路的連接關係，並減少電路使用面積。

為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合說明，說明如後：

有鑑於習知訊號傳遞、抗雜訊電路佔了GOA電路大部分面積，若能夠降低此訊號傳遞、抗雜訊電路之電路佈局面積，即能夠達到窄邊框效果，據此，本發明遂提出一種具共用抗雜訊功能之陣列上閘極驅動電路，以解決習知技術所造成之電路面積問題。

以下，將進一步說明本發明揭示一種 具共用抗雜訊功能之陣列上閘極驅動電路所包含之特性、所搭配之結構：

首先，請參閱第一圖與第二圖，其為本發明之一實施例之方塊圖。如圖所示，本發明之具共用抗雜訊功能之陣列上閘極驅動電路1，其包含複數個驅動電路10，每一個驅動電路10包含一抗雜訊電路20、複數個充放電單元25與複數個輸出單元30。抗雜訊電路20為銜接於訊號傳遞部BUS與該些個充放電單元25之間，藉此提高後續訊號輸出之信賴度。其中，該些個充放電單元25個別地耦接至該些個輸出單元30，其為每一充放電單元25進一步輸出一合成訊號S _An至對應之輸出單元30，本實施例之充放電單元25與輸出單元30為以8個輸出單元為舉例，但本發明不限於8個，可依使用需求而將充放電單元25、輸出單元30設計為2、4、16甚至32個充放電單元25及對應數量之輸出單元30，抑或多個輸出單元共用單一充放電單元25，本實施例係以現階段技術而言，訊號響應較佳，且較為簡化之電路作為舉例，因此以本實施例以8個充放電單元25及對應數量之輸出單元30作為舉例說明。

接續上述，輸出單元30除了接收充放電單元25所產生之合成訊號S _An，更可進一步接收下一級充放電電路(圖未示)之一下一級合成訊號S _An+1，因此，輸出單元30可分別依據對應之合成訊號S _An而產生對應之閘極驅動訊號S _Gn於訊號輸出端Gn，更可進一步依據下一級合成訊號S _An+1產生閘極驅動訊號S _Gn，因而對應產生閘極驅動訊號S _G0至S _G7。

如第二圖所示，本實施例係以該抗雜訊電路20簡化為耦接單一充放電單元25與單一輸出單元30做舉例說明，該抗雜訊電路20包含該些個電晶體222、224、226、228，本實施例係以該些個電晶體222、224、226、228作為舉例說明；電晶體222與電晶體224為第一雜訊抑制單元20A，該些個電晶體226與該些個電晶體228為第二雜訊抑制單元20B；電晶體222之第一端與第二端耦接於輸入節點ECK接收輸入訊號S _ECK，且電晶體224之第一端亦是耦接至輸入節點ECK接收輸入訊號S _ECK；電晶體222之第三端與電晶體224之第二端皆為耦接至致能節點Pn，以耦接致能訊號S _Pn，電晶體224之第三端耦接至偏壓節點Qn，即耦接至偏壓訊號S _Qn；由此可知，電晶體222與電晶體224為穩定輸入訊號S _ECK，且電晶體222用以控制致能訊號S _Pn至高電位，而電晶體224藉由高電位之致能訊號S _Pn驅使偏壓訊號S _Qn轉為提升至高電位。

該些個電晶體226之第一端同時耦接至致能節點Pn，而該些個電晶體226、228之第二端耦接於對應之輸出單元30之輸出端Gn及其上一級輸出單元(圖未示)之上一級輸出端Gn-8與下一級輸出單元之下一級輸出端Gn+8，亦即耦接對應之閘極驅動訊號S _Gn及其上一級閘極驅動訊號S _Gn-8與下一級閘極驅動訊號S _Gn+8；該些個電晶體226、228之第三端皆為耦接至接地端VSS，也就是耦接至接地端VSS對應之接地電位；而該些個電晶體228之第一端耦接偏壓節點Qn。藉此，讓該些個電晶體226、228分別可控制致能訊號S _Pn與偏壓訊號S _Qn之電位並下拉至接地電位。

其中，抗雜訊電路20於第一雜訊抑制單元20A與第二雜訊抑制單元20B之間耦接有致能節點Pn與偏壓節點Qn。而，透過電晶體222於致能節點Pn產生致能訊號S _Pn，以驅使致能訊號S _Pn之電位達到電晶體224之門檻電壓，因而讓電晶體224導通，而在偏壓節點Qn產生對應之偏壓訊號S _Qn，偏壓節點Qn為耦接於充放電單元25與輸出單元30，因而讓充放電單元25依據偏壓訊號S _Qn在合成節點An產生對應之合成訊號S _An，以提供輸出單元30依據合成訊號S _An產生對應之閘極驅動訊號S _Gn，此外，輸出單元30更可進一步耦接下一級充放電單元(圖未示)，因而接收對應之下一級合成訊號S _An+1，以產生閘極驅動訊號S _Gn。

一併參閱第二圖與第三A圖及第三B圖，輸出單元30所產生之閘極驅動訊號S _Gn及其對應之上一級閘極驅動訊號S _Gn-8與下一級閘極驅動訊號S _Gn+8輸入至電晶體226、228之第二端，亦即閘極驅動訊號 _Gn及其對應之上一級閘極驅動訊號S _Gn-8與下一級閘極驅動訊號S _Gn+8回授控制電晶體226、228，如此合成訊號S _An將如第三A圖所示，平均呈現，但是習知閘極驅動電路直接共用抗雜訊電路所產生之合成訊號S _An如第三B圖所示，因使用合成節點An下拉致能節點Pn與偏壓節點Qn會使合成節點An之負載增加，導致相較於合成節點An之電位有高有低，則會造成合成節點An之電位不均。此外，當輸出單元30所產生之閘極驅動訊號S _Gn傳送至上一級抗雜訊電路時，即為上一級抗雜訊電路所接收的下一級閘極驅動訊號，當輸出單元30所產生之閘極驅動訊號S _Gn傳送至下一級抗雜訊電路時，即為下一級抗雜訊電路所接收的上一級閘極驅動訊號。

本發明之合成訊號S _An，當陣列上閘極驅動電路1於高溫長時間操作時，會導致元件劣化，相同跨壓下導通電流降低，當陣列上閘極驅動電路1於低溫環境下元件本身導通電流即衰減，再加上元件劣化後，導通電流亦降至更低，此時陣列上閘極驅動電路1的訊號信賴性就會降低。而陣列上閘極驅動電路1基於共用抗雜訊功能，即上述抗雜訊電路20利用閘極驅動訊號S _Gn，驅動電晶體226、228，因而降低合成節點An之負載，使得合成節點An之電位較高，如第四A圖所示，經模擬驗證，於低溫(-40°C)環境模擬閘極驅動訊號S _Gn波形，陣列上閘極驅動電路1之1級輸出端Gn＜1＞至360級輸出端Gn＜360＞，甚至是720級輸出端Gn＜720＞皆能正常依序輸出閘極驅動訊號S _Gn波形，陣列上閘極驅動電路1之傳遞性沒問題，仍可正常工作，而如第四B圖所示之習知陣列上閘極驅動電路之閘極驅動訊號S _Gn與對應之合成訊號S _An於低溫(-40°C)環境上週期較長，因而具較差之電路信賴性，如此本發明使陣列上閘極驅動電路1之電路信賴性增加。

綜上所述，本發明之 具共用抗雜訊功能之陣列上閘極驅動電路，其透過抗雜訊電路提供電位控制訊號至充放電單元與輸出單元，並讓輸出單元所產生之閘極驅動訊號及其上一級輸出單元之上一級閘極驅動訊號與下一級輸出單元之下一級閘極驅動訊號回授至抗雜訊電路，而降低充放電單元之合成訊號的負載並改善雜訊抑制穩定度，因而提升電路訊號信賴度。

故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請，祈  鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10:陣列上閘極驅動電路 20:抗雜訊電路 20A:第一雜訊抑制單元 222:電晶體 224:電晶體 226:電晶體 228:電晶體 20B:第二雜訊抑制單元 25:充放電單元 30:輸出單元 An:合成節點 BUS:訊號傳遞部 CLK:時脈訊號 CLK4:第四時脈訊號 CLK5:第五時脈訊號 CLK6:第六時脈訊號 CLK7:第七時脈訊號 CLK8:第八時脈訊號 CLK9:第九時脈訊號 CLK10:第十時脈訊號 CLK11:第十一時脈訊號 ECK:輸入節點 Gn:輸出端 Gn-8:輸出端 Gn+8:輸出端 G1:第一閘極驅動訊號 G2:第二閘極驅動訊號 G3:第三閘極驅動訊號 G4:第四閘極驅動訊號 G5:第五閘極驅動訊號 G6:第六閘極驅動訊號 G7:第七閘極驅動訊號 G8:第八閘極驅動訊號 Pn:致能節點 Qn:偏壓節點 S _An:合成訊號 S _An+1:下一級合成訊號 S _ECK:輸入訊號 S _Gn:閘極驅動訊號 S _Gn-8:上一級閘極驅動訊號 S _Gn+8:下一級閘極驅動訊號 S _Pn:致能訊號 S _Qn:偏壓訊號 VSS:接地端

第一圖：其為本發明之一實施例之方塊圖； 第二圖：其為本發明之一實施例之訊號合成之方塊圖； 第三A圖：其為本發明之一實施例之合成訊號之波形圖； 第三B圖：其為習知閘極驅動電路之合成訊號之波形圖； 第四A圖：其為本發明之一實施例之合成訊號信賴度之波形圖；以及 第四B圖：其為習知閘極驅動電路之合成訊號信賴度之波形圖。

20:抗雜訊電路

20A:第一雜訊抑制單元

20B:第二雜訊抑制單元

222:電晶體

224:電晶體

226:電晶體

228:電晶體

25:充放電單元

30:輸出單元

An:合成節點

CLK:時脈訊號

ECK:輸入節點

Gn:輸出端

Gn-8:輸出端

Gn+8:輸出端

Pn:致能節點

Qn:偏壓節點

S_An:合成訊號

S_An+1:下一級合成訊號

S_ECK:輸入訊號

S_Gn:閘極驅動訊號

S_Gn-8:上一級閘極驅動訊號

S_Gn+8:下一級閘極驅動訊號

S_Pn:致能訊號

S_Qn:偏壓訊號

VSS:接地端

Claims (8)

1. 一種具共用抗雜訊功能之陣列上閘極驅動電路，其包含：複數個驅動電路，其分別包含：一抗雜訊電路，其接收至少一輸入訊號並輸出一偏壓訊號；複數個充放電單元，分別依據該偏壓訊號控制一合成訊號之一合成電位；以及複數個輸出單元，分別接收該些個充放電單元之該些個合成訊號並對應產生一閘極驅動訊號，該些個輸出單元分別依據該合成訊號控制該閘極驅動訊號之一驅動電位；其中，複數個上一級輸出單元之複數個上一級閘極驅動訊號、該些個輸出單元之該些個閘極驅動訊號與複數個下一級輸出單元之複數個下一級閘極驅動訊號分別輸入至該抗雜訊電路，以控制該偏壓訊號。
2. 如請求項1所述之陣列上閘極驅動電路，其中該抗雜訊電路包含一第一雜訊抑制單元，耦接一偏壓輸入訊號；以及一第二雜訊抑制單元，耦接一接地電位、該些個上一級閘極驅動訊號、該些個閘極驅動訊號與該些個下一級閘極驅動訊號；其中，該第一雜訊抑制單元與該第二雜訊抑制單元之間耦接一致能訊號與該偏壓訊號。
3. 如請求項2所述之陣列上閘極驅動電路，其中該第一雜訊抑制單元包含：一第一電晶體，其一第一端與一第二端耦接於該偏壓輸入訊號，該第一電晶體之一第三端耦接該致能訊號與該第二雜訊抑制單元；以及一第二電晶體，其一第一端耦接於該偏壓輸入訊號，該第二電晶體之一第二端耦接該致能訊號與該第二雜訊抑制單元，該第二電晶體之一第三端耦接該偏壓訊號與該第二雜訊抑制單元。
4. 如請求項2所述之陣列上閘極驅動電路，其中該第二雜訊抑制單元包含：複數個第三電晶體，其第一端耦接該致能訊號與該第一雜訊抑制單元，該些個第三電晶體之第二端分別耦接該些個上一級閘極驅動訊號、該些個閘極驅動訊號與該些個下一級閘極驅動訊號，該些個第三電晶體之第三端耦接該接地電位；以及複數個第四電晶體，其第一端耦接該偏壓訊號與該第一雜訊抑制單元，該些個第四電晶體之第二端分別耦接於該些個上一級閘極驅動訊號、該些個閘極驅動訊號與該些個下一級閘極驅動訊號，該些個第四電晶體之第三端耦接該接地電位。
5. 如請求項1所述之陣列上閘極驅動電路，其中該些個閘極驅動訊號係回授控制該偏壓訊號。
6. 一種抗雜訊電路，其分別設置於複數個驅動電路，該抗雜訊電路包含：一第一電晶體，其一第一端與一第二端耦接於一偏壓輸入訊號；一第二電晶體，其一第一端耦接於該偏壓輸入訊號，該二電晶體之一第二端耦接一致能訊號與該第一電晶體之一第三端，該第二電晶體之一第三端耦接一偏壓訊號；複數個第三電晶體，其第一端耦接該第一電晶體之該第三端與該第二電晶體之該第二端，該些個第三電晶體之第二端分別耦接複數個上一級閘極驅動訊號、複數個閘極驅動訊號與複數個下一級閘極驅動訊號，該些個第三電晶體之第三端耦接一接地電位；以及複數個第四電晶體，其第一端耦接該二電晶體之該第三端，該些個第四電晶體之第二端分別耦接於該些個上一級閘極驅動訊號、該些個閘極驅動訊號與該些個下一級閘極驅動訊號，該些個第四電晶體之第三端耦接該接地電位。
7. 如請求項6所述之抗雜訊電路，其中該些個驅動電路分別包含至少一充放電單元與複數個輸出單元，該至少一充放電單元與該些個輸出單元耦接該合成訊號。
8. 如請求項7所述之抗雜訊電路，其中該些個輸出單元進一步一併耦接該充放電單元，該些個輸出單元進一步耦接一下一級充放電單元。

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