TWI722962B - 具有裂縫檢測結構的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製造方法。該半導體元件包括一基板；一第一裂縫檢測結構，其位於該基板中且包括向內地位於該基板中的一第一絕緣堆疊、位於該第一絕緣堆疊上的一第一底部導電層、和位於該第一底部導電層上的一第一填充層；以及一第二裂縫檢測結構，其相鄰該第一裂縫檢測結構且包括向內地位於該基板中的一第二絕緣堆疊、位於該第二絕緣堆疊上的一第二底部導電層、和位於該第二底部導電層上的一第二填充層。

Description

具有裂縫檢測結構的半導體元件及其製備方法
本申請案主張2019年11月20日申請之美國正式申請案第16/689,462號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有裂縫檢測結構的半導體元件及其製備方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機以及其他的電子設備。在半導體元件的製造及/或操作期間，裂縫可能會出現並在半導體元件中擴散（propagate）。因此，在提高品質、產率和可靠性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不組成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一方面提供了一種半導體元件，包括一基板；一第一裂縫檢測結構，其位於該基板中且包括向內地位於該基板中的一第一絕緣堆疊、位於該第一絕緣堆疊上的一第一底部導電層、和位於該第一底部導電層上的一第一填充層；以及一第二裂縫檢測結構，其相鄰該第一裂縫檢測結構且包括向內地位於該基板中的一第二絕緣堆疊、位於該第二絕緣堆疊上的一第二底部導電層、和位於該第二底部導電層上的一第二填充層。
在一些實施例中，該半導體元件更包括複數個應力消散結構，位於該基板上方並位於該第一裂縫檢測結構旁。
在一些實施例中，該半導體元件更包括一保護結構，位於該基板上並相鄰該些應力消散結構。
在一些實施例中，該半導體元件更包括一凹槽（recess），位於該基板上並位於該些應力消散結構和該保護結構之間。
在一些實施例中，該些應力消散結構中的每一個包括一虛設導電插塞，位於該基板上，且該虛設導電插塞的側壁是平坦的。
在一些實施例中，該些應力消散結構中的每一個包括位於該基板上的一虛設切換單元和位於該虛設切換單元上的一第一虛設導電插塞。
在一些實施例中，該虛設切換單元包括位於該基板上的一虛設切換單元絕緣層、位於該虛設切換單元絕緣層上的一虛設切換單元底部導電層、附接至該虛設切換單元底部導電層和該虛設切換單元絕緣層的側壁之複數個虛設切換單元間隔物、和位於該虛設切換單元底部導電層上的一虛設切換單元頂部導電層，其中該虛設導電插塞位於該虛設切換單元頂部導電層上。
在一些實施例中，該第一裂縫檢測結構包括一第一頂部導電層，位於該第一底部導電層和該第一填充層之間。
在一些實施例中，該第一底部導電層具有介於大約10埃到大約100埃的一厚度。
在一些實施例中，該第一頂部導電層具有介於大約10埃到大約200埃的一厚度。
在一些實施例中，該第一絕緣堆疊包括向內地位於該基板中的一第一底部絕緣層，該第二絕緣堆疊包括向內地位於該基板中的一第二底部絕緣層，其中該第一底部絕緣層和該第二底部絕緣層具有相同的厚度。
在一些實施例中，該第一絕緣堆疊包括向內地位於該基板中的一第一底部絕緣層和位於該第一底部絕緣層上的一第一頂部絕緣層，該第二絕緣堆疊包括向內地位於該基板中的一第二底部絕緣層，且該第一絕緣堆疊的一厚度大於該第二絕緣堆疊的一厚度。
在一些實施例中，該半導體元件更包括複數個摻雜區域，相鄰該第一裂縫檢測結構和該第二裂縫檢測結構。
在一些實施例中，該些應力消散結構中的每一個具有一矩形形狀且沿著一第一方向延伸，其中該些應力消散結構與彼此分離，且該些應力消散結構的長度沿著一第二方向依序減小，其中該第二方向垂直於該第一方向。
在一些實施例中，其中該些應力消散結構的寬度相同。
在一些實施例中，該半導體元件更包括一隔離層，位於該基板中，其中該第一裂縫檢測結構的一深度比該隔離層的一深度更深。
在一些實施例中，該保護結構具有一正方形形狀。
在一些實施例中，該保護結構包括一保護導電插塞，位於該基板上，且該保護導電插塞之側壁是平坦的。
在一些實施例中，該些應力消散結構具有一致的形狀和尺寸。
本揭露的另一方面提供一種半導體元件的製造方法，包括提供一基板，其包括位於該基板中的一第一溝槽和位於該第一溝槽旁的一第二溝槽；形成一第一裂縫檢測結構於該第一溝槽中，其中該第一裂縫檢測結構包括位於該第一溝槽中的一第一絕緣堆疊、位於該第一絕緣堆疊上的一第一底部導電層、和位於該第一底部導電層上的一第一填充層；以及形成一第二裂縫檢測結構於該第二溝槽中，且該第二裂縫檢測結構包括位於該第二溝槽中的一第二絕緣堆疊、位於該第二絕緣堆疊上的一第二底部導電層、和位於該第二底部導電層上的一第二填充層。
由於本揭露之半導體元件的設計，可以透過測試電特性來電性檢測裂縫，從而可以提高製造半導體元件的效率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。組成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“上方”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。元件可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用用語第一、第二等來描述各種元件，但是這些元件不應受到這些用語的限制。除非另有說明，否則這些用語僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用語不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用語“實質上（substantially）”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性而起作用的元件，且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方（above）或上（up）對應於方向Z的箭頭方向，下方（below）或下（down）對應於相反於方向Z的箭頭方向。
形成積體電路元件的製程可以包括用於將晶圓切割成複數個晶片的晶粒切割製程（die sawing process）。在晶粒切割製程期間，鋸片可沿切割線（scribe line）切割一晶圓以物理性分離該晶圓。
圖1是根據本揭露的一實施例顯示一半導體元件100A的俯視示意圖。圖2是根據本揭露的一實施例顯示該半導體元件100A的放大俯視示意圖。圖3是沿著圖2中的線A-A’所繪製的剖面示意圖。
參照圖1和圖2，在所示的實施例中，半導體元件100A可以是在切割製程之前的單一晶片。複數個切割線99可分別沿著第一方向X和垂直於第一方向X的第二方向Y延伸以定義半導體元件100A的邊緣。換句話說，該些切割線99可定義半導體元件100A的形狀。在所示的實施例中，半導體元件100A可以具有正方形形狀。從俯視圖的角度來看，半導體元件100A可以包括功能區域10、複數個倒角（chamfer）區域20、第一裂縫檢測（crack-detecting）結構201、第二裂縫檢測結構301、複數個應力消散（stress-dissipating）結構401、和一保護結構501。
參照圖1和圖2，在所示的實施例中，功能區域10可以位於半導體元件100A的中心。複數個邏輯元件和複數個儲存元件可以設置在功能區域10。第一裂縫檢測結構201可以圍繞第二裂縫檢測結構301。該些倒角區域20可以位於半導體元件100A的角落處。在所示的實施例中，該些倒角區域20可以位於第一裂縫檢測結構201的四個角落。具體地，第一裂縫檢測結構201和第二裂縫檢測結構301的每一個角落部分可以被實施為倒角形狀；亦即，第一裂縫檢測結構201和第二裂縫檢測結構301可以具有八邊形的形狀。第一裂縫檢測結構201和第二裂縫檢測結構301可以電性耦合到外部訊號感測元件，以確定在半導體元件100A中是否存在裂縫。
參照圖1和圖2，在所示的實施例中，該些應力消散結構401可以位於該些倒角區域20處。保護結構501可以具有正方形形狀，並且圍繞第一裂縫檢測結構201和該些倒角區域20。該些倒角區域20可以位於第一裂縫檢測結構201和保護結構501之間。也就是說，該些倒角區域20的形狀或區域可以由第一裂縫檢測結構201和保護結構501來定義。保護結構501可以位於該些切割線99旁。
參照圖1和圖2，在所示的實施例中，該些應力消散結構401可以位於第一裂縫檢測結構201旁。從俯視圖的角度來看，該些應力消散結構401中的每一個可以具有矩形形狀。該些應力消散結構401可以沿著第一方向X延伸並且可以與彼此分離。該些應力消散結構401的長度可以沿著第二方向Y依序地減小。該些應力消散結構401的相鄰對可以沿著第二方向Y相隔距離W1。該些應力消散結構401的寬度可以相同。
參照圖3，在所示的實施例中，從剖面圖的角度來看，半導體元件100A可以包括基板101、隔離層103、第一裂縫檢測結構201、第二裂縫檢測結構301、該些應力消散結構401（在圖3的剖面圖中只顯示出一個）、和該保護結構501。基板101可以由例如矽、鍺、矽鍺、碳化矽、碳化矽鍺、鎵、砷化鎵、砷化銦、磷化銦、或其他IV-IV、III-V或II-VI族半導體材料形成。基板101可以由例如絕緣材料形成，像是氧化矽、氮化矽、氮氧化矽（silicon oxynitride）、氧化氮化矽（silicon nitride oxide）、或經氟化物摻雜的矽酸鹽。隔離層103可以設置在基板101中。隔離層103可以由例如絕緣材料形成，像是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或經氟化物摻雜的矽酸鹽。隔離層103可以具有第一深度D1。
參照圖3，在所示的實施例中，該些絕緣膜可以是堆疊的膜，包括從底部到頂部的第一絕緣膜601、第二絕緣膜603、第三絕緣膜605、第四絕緣膜607、第五絕緣膜609、和第六絕緣膜611。該些絕緣膜可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物（flowable oxide）、東燃矽氮烷（tonen silazen）、未經摻雜的矽玻璃、硼矽玻璃（borosilica glass）、磷矽玻璃（phosphosilica glass）、硼磷矽玻璃（borophosphosilica glass）、電漿增強四乙氧基矽烷（plasma-enhanced tetra-ethyl orthosilicate）、矽氟玻璃（fluoride silicate glass）、摻雜碳的氧化矽（carbon-doped silicon oxide）、乾凝膠（xerogel）、氣凝膠（aerogel）、非晶氟化碳（amorphous fluorinated carbon）、有機矽酸鹽玻璃（organo silicate glass）、聚對二甲苯（parylene）、雙苯並環丁烯（bis-benzocyclobutenes）、聚醯亞胺（polyimide）、多孔聚合物材料、或前述之組合形成，但不限於此。
應注意的是，在本揭露中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
參照圖3，在所示的實施例中，第一裂縫檢測結構201可以設置在基板101中。第一裂縫檢測結構201可以具有第二深度D2。第一裂縫檢測結構201的第二深度D2可以大於隔離層103的第一深度D1。第一裂縫檢測結構201可以包括第一絕緣堆疊、第一底部導電層205、和第一填充層207。第一絕緣堆疊可以向內地位於基板101中。第一絕緣堆疊可以具有第一厚度T1。第一絕緣堆疊可以包括第一底部絕緣層203。第一底部絕緣層203可以向內地位於基板101中且具有相同的第一厚度T1。第一厚度T1可以介於大約0.5 nm到大約5.0 nm之間。較佳地，第一厚度T1可以介於大約0.5 nm到大約2.5 nm之間。應注意的是，可以根據情況將第一厚度T1設定為任意範圍。
第一底部絕緣層203可以由例如介電常數為大約4.0或更大的絕緣材料形成。（除非另有說明，否則此處提到的所有介電常數都是相對於真空的。）介電常數為大約4.0或更大的絕緣材料可以是氧化鉿、氧化鋯鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯、氧化鋁、氧化矽鋁、氧化鈦、五氧化二鉭（tantalum pentoxide）、氧化鑭、氧化矽鑭、鈦酸鍶、鋁酸鑭、氧化釔、三氧化鎵（III）、氧化鎵釓（gadolinium gallium oxide）、鈦酸鋯鉛、鈦酸鋇、鈦酸鍶鋇、鋯酸鋇、或前述之混合物。可選地，在另一實施例中，絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或其類似材料。
參照圖3，在所示的實施例中，第一底部導電層205可以設置在第一底部絕緣層203上。第一底部導電層205可以具有介於大約10 nm到大約200 nm的厚度。優選地，第一底部導電層205的厚度可以介於大約10 nm到100 nm之間。第一底部導電層205可以由例如鋁、銀、鈦、氮化鈦、鈦鋁、碳化鈦鋁（titanium carbide aluminum）、氮化鈦鋁（titanium nitride aluminum）、鈦矽鋁、氮化鉭、碳化鉭、氮化鉭矽、錳、鋯、或氮化鎢形成。第一填充層207可以設置在第一底部導電層205上。第一填充層207的頂表面可以與基板101的頂表面齊平。第一填充層207可以由例如鎢或鋁形成。
參照圖3，在所示的實施例中，第二裂縫檢測結構301可以設置在基板101中且相鄰第一裂縫檢測結構201。第二裂縫檢測結構301可以具有第三深度D3。第三深度D3可以大於隔離層103的第一深度D1。在所示的實施例中，第二裂縫檢測結構301的第三深度D3可以與第一裂縫檢測結構201的第二深度D2相同。可選地，在另一實施例中，第二裂縫檢測結構301的第三深度D3可以不同於第一裂縫檢測結構201的第二深度D2。
參照圖3，在所示的實施例中，第二裂縫檢測結構301可以包括第二絕緣堆疊、第二底部導電層305、和第二填充層307。第二絕緣堆疊可以向內地設置在基板101中且相鄰第一絕緣堆疊。第二絕緣堆疊可以具有第二厚度T2。在所示的實施例中，第二厚度T2可以與第一厚度T1相同。第二絕緣堆疊可以包括第二底部絕緣層303。第二底部絕緣層303可以向內地設置在在基板101中且具有相同的第二厚度T2。第二底部絕緣層303可以由與第一底部絕緣層203相同的材料形成，但不限於此。
參照圖3，在所示的實施例中，第二底部導電層305可以設置在第二底部絕緣層303上。第二底部導電層305可以與第一底部導電層205具有相同的厚度，但不限於此。第二底部導電層305可以由與第一底部導電層205相同的材料形成，但不限於此。第二填充層307可以設置在第二底部導電層305上。第二填充層307的頂表面可以與基板101的頂表面齊平。第二填充層307可以由與第一填充層207相同的材料形成，但不限於此。
參照圖3，在所示的實施例中，該些應力消散結構401中的每一個可以包括虛設切換單元403和虛設導電插塞413。虛設切換單元403可以設置在基板101上和第一絕緣膜601中。虛設導電插塞413可以設置在虛設切換單元403上以及第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601中。虛設切換單元403可以包括虛設切換單元絕緣層405、虛設切換單元底部導電層407、虛設切換單元頂部導電層409、和複數個虛設切換單元間隔物411。
參照圖3，在所示的實施例中，虛設切換單元絕緣層405可以設置在基板101上和第一絕緣膜601中。虛設切換單元絕緣層405可以由與第一底部絕緣層203相同的材料形成，但不限於此。虛設切換單元底部導電層407可以設置於虛設切換單元絕緣層405上和第一絕緣膜601中。虛設切換單元底部導電層407可以由例如經摻雜的多晶矽形成。該些虛設切換單元間隔物411可以附接到虛設切換單元絕緣層405的側壁和虛設切換單元底部導電層407的側壁。該些虛設切換單元間隔物411可以由例如多晶矽、氧化矽、或氮化矽形成。虛設切換單元頂部導電層409可以設置於虛設切換單元底部導電層407上和該些虛設切換單元間隔物411中。虛設切換單元頂部導電層409可以由例如金屬矽化物形成。金屬矽化物可以是矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖3，在所示的實施例中，虛設導電插塞413可以設置於虛設切換單元頂部導電層409上並且延伸穿過第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。虛設導電插塞413可以由例如經摻雜的多晶矽、鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁、或鋁合金形成。虛設導電插塞413的側壁可以是平坦的。
在切割製程期間，由沿著第一方向X的切割製程而產生的應力和由沿著第二方向Y的切割製程而產生的應力可能會累積在半導體元件100A的角落部分中。因此，半導體元件100A的角落部分可能會比半導體元件100A的其他部分更頻繁地出現裂縫。由於位於該些倒角區域20的該些應力消散結構401的存在，所以累積在半導體元件100A的角落部分中的應力可被消散。因此，可以提高半導體元件的可靠性。另外，該些應力消散結構401可以降低在製造半導體元件100A的蝕刻製程期間的負載效應（loading effect）。
參照圖3，在所示的實施例中，保護結構501可以設置在該些絕緣膜之中並且可以包括保護導電插塞503、保護第一導電層505、保護第一導電通孔（via）507、和保護第二導電層509。保護導電插塞503可以設置在基板101上和該些應力消散結構401旁。保護導電插塞503可以被設置為延伸穿過第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。保護導電插塞503的頂表面可以與虛設導電插塞413的頂表面齊平。保護導電插塞503可以由與虛設導電插塞413相同的材料形成，但不限於此。
參照圖3，在所示的實施例中，保護第一導電層505可以設置在保護導電插塞503上和第四絕緣膜607中。保護第一導電層505可以由與虛設導電插塞413相同的材料形成，但不限於此。保護第一導電通孔507可以設置在保護第一導電層505上和第五絕緣膜609中。保護第一導電通孔507可以由與虛設導電插塞413相同的材料形成，但不限於此。保護第二導電層509可以設置在保護第一導電通孔507上和第六絕緣膜611中。保護第二導電層509可以由與虛設導電插塞413相同的材料形成，但不限於此。
參照圖3，在所示的實施例中，保護第二導電層509和保護第一導電層505的寬度可以大於保護導電插塞503或保護第一導電通孔507的寬度。因此，與保護第一導電通孔507或保護導電插塞503相比，保護第二導電層509或保護第一導電層505可以具有突出的部分。保護結構501可以用作物理緩衝器，其使得在像是切割製程、打線製程（wire bonding process）、焊接製程的製程期間或在嚴格的環境測試過程中所引起的能量或應力得以消散。
圖4是根據本揭露的一實施例顯示包括裂縫999之半導體元件100A的剖面示意圖。圖5是根據本揭露的一實施例顯示具有裂縫999之半導體元件的電路示意圖。半導體元件電性耦合到外部電壓源30和外部訊號感測元件40。
參照圖3至圖5，外部訊號感測元件40可以透過第一填充層207電性耦合到第一裂縫檢測結構201。外部訊號感測元件40可以是電流檢測器或阻抗檢測器。外部電壓源30的一端可以透過外部訊號感測元件40電性耦合到第一裂縫檢測結構201。外部電壓源30的另一端可以透過第二填充層307電性耦合到第二裂縫檢測結構301。在沒有裂縫的情況下，如圖3所示，第一裂縫檢測結構201和第二裂縫檢測結構301可以透過第一底部絕緣層203和第二底部絕緣層303電性絕緣。因此，無法從外部訊號感測元件40讀取訊號。
圖6到圖9是根據本揭露的其他實施例顯示半導體元件100B、100C、100D和100E的剖面示意圖。
參照圖6，半導體元件100B可包括複數個摻雜區域701。該些摻雜區域701可以與第一裂縫檢測結構201和第二裂縫檢測結構301相鄰地設置。具體地，該些摻雜區域701可分別對應地設置於第一裂縫檢測結構201和第二裂縫檢測結構301之間、第一裂縫檢測結構201和隔離層103之間、以及第二裂縫檢測結構301和隔離層103之間。該些摻雜區域701可以摻雜有像是磷、砷、硼、或銻的摻雜劑。
參照圖7，在半導體元件100C中，第一裂縫檢測結構201C可以包括第一頂部導電層209。第一頂部導電層209可以設置在第一底部導電層205C和第一填充層207之間。第一底部導電層205C可以具有介於大約10埃和大約100埃的厚度。第一底部導電層205C可以由例如氮化鈦、氮化鉭、碳化鉭、氮化鎢、或釕形成。第一頂部導電層209可以具有介於大約10埃到大約200埃的厚度。優選地，第一頂部導電層209的厚度可以介於大約10埃到大約100埃。第一頂部導電層209可以由例如鋁、銀、鈦、氮化鈦、鈦鋁、碳化鈦鋁、氮化鈦鋁、鈦矽鋁、氮化鉭、碳化鉭、氮化鉭矽、錳、鋯、或氮化鎢形成。
參照圖8，在半導體元件100D中，第一絕緣堆疊的第一厚度T1可以大於第二絕緣堆疊的第二厚度T2。第一絕緣堆疊可以包括第一底部絕緣層203和第一頂部絕緣層211。第一底部絕緣層203可以向內地設置在基板101中。第一頂部絕緣層211可以設置在第一底部絕緣層上203上。第一底部導電層205可以設置在第一頂部絕緣層211上。第一頂部絕緣層211的厚度可以介於大約0.1 nm到大約2.0 nm之間。優選地，第一頂部絕緣層211的厚度可以介於大約0.5 nm到大約1.5 nm之間。應注意的是，可以根據情況將第一頂部絕緣層211的厚度設定為任意範圍。第一頂部絕緣層211可以由例如介電常數為大約4.0或更大的絕緣材料形成。可選地，在另一實施例中，第一頂部絕緣層211可以由例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或其類似材料形成。
參照圖9，在半導體元件100E中，該些應力消散結構401E中的每一個可以只包括設置在基板101上的虛設導電插塞413E。虛設導電插塞413E可以被設置為延伸穿過第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。形成只包括虛設導電插塞413E的該些應力消散結構401E可以降低半導體元件100E的製程複雜性。保護結構501E可以只包括設置在基板101上的保護導電插塞503E。保護導電插塞503E可以被設置為延伸穿過穿過第六絕緣膜611、第五絕緣膜609、第四絕緣膜607、第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。保護導電插塞503E的側壁可以是平坦的。保護導電插塞503E的平坦側壁可以不具有如圖3所示源自設置在保護結構501的側壁上的突出部分之異質材料黏附界面。因此，具有平坦側壁的保護結構501E可以更有效地阻擋傳播的裂縫。
圖10是根據本揭露的另一實施例顯示一半導體元件100F的放大俯視示意圖。圖11是沿著圖10中的線A-A’所繪製的剖面示意圖。
參照圖10和圖11，半導體元件100F可以具有一凹槽801。從俯視圖的角度來看，凹槽801可以具有正方形輪廓，並且從俯視圖的角度來看，凹槽801可以圍繞第一裂縫檢測結構201和該些倒角區域20。凹槽801可以設置在基板101上以及該些應力消散結構401和保護結構501之間。凹槽801可以被設置為穿過第六絕緣膜611、第五絕緣膜609、第四絕緣膜607、第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。凹槽801可以阻止裂縫朝向功能區域10擴散或是減少裂縫的應力，特別是側向應力。
圖12是根據本揭露的另一實施例顯示一半導體元件100G的放大俯視示意圖。圖13是沿著圖12中的線A-A’所繪製的剖面示意圖。
參照圖12和圖13，半導體元件100G可以包括第二保護結構501-1。從俯視圖的角度來看，第二保護結構501-1可以具有正方形輪廓，並且從俯視圖的角度來看，第二保護結構501-1可以圍繞第一裂縫檢測結構201和該些倒角區域20。第二保護結構501-1可以設置在基板101上以及該些應力消散結構401和保護結構501之間。第二保護結構501-1可以具有與保護結構501相似的結構。
圖14是根據本揭露的另一實施例顯示一半導體元件100H的剖面示意圖。
參照圖14並比較參照圖13，在半導體元件100H中，相較於保護結構501，第二保護結構501G-1可以具有不同的結構。第二保護結構501G-1可以包括保護導電插塞503G-1。保護導電插塞503G-1可以設置在基板101上並延伸穿過第六絕緣膜611、第五絕緣膜609、第四絕緣膜607、第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601。保護導電插塞503G-1的側壁可以是平坦的。
圖15和圖16是根據本揭露的其他實施例顯示半導體元件100I和100J的放大俯視示意圖。
參照圖15，該些應力消散結構401I可以具有一致的形狀和尺寸。在所示的實施例中，形狀可以是矩形。換句話說，該些應力消散結構401I的寬度或長度可以相同。該些應力消散結構401I可以與彼此分離，並且可以分別沿著第一方向X和第二方向Y設置。沿著第一方向X，任意兩個相鄰的應力消散結構401I之間的距離可以是相同的。
參照圖16，從俯視圖的角度來看，該些應力消散結構401J中的每一個可以具有矩形形狀。該些應力消散結構401J可以沿著相對於第一方向X和第二方向Y呈對角的第三方向W延伸。該些應力消散結構401J的長度可以沿著垂直於第三方向W的第四方向依序地增加。
圖17是根據本揭露的一實施例顯示製造半導體元件100A的方法50流程圖。圖18到圖29是根據本揭露的一實施例顯示半導體元件100A之製造流程的剖面示意圖。
參照圖17和圖18，於步驟S11，在所示的實施例中，可以提供一基板101並形成隔離層103、第一溝槽213、和第二溝槽309於基板101中。可以進行微影製程和隨後使用硬罩幕的蝕刻製程來形成隔離層103於基板101中。第一溝槽213和第二溝槽309可以與彼此相鄰地形成。
參照圖17和圖19至圖25，於步驟S13中，在所示的實施例中，可以分別對應地形成第一裂縫檢測結構201和第二裂縫檢測結構301於第一溝槽213和第二溝槽309中。參照圖19，可以沉積底部絕緣膜703於基板101、第一溝槽213、和第二溝槽309之上。底部絕緣膜703可以具有介於大約0.5 nm到大約5.0 nm的厚度。底部絕緣膜703可以由例如介電常數為大約4.0或更大的絕緣材料形成。
參照圖20，可以形成第一罩幕層705於基板101之上以覆蓋第一溝槽213和第二溝槽309。參照圖21，可以進行像是非等向性（anisotropic）乾蝕刻製程的蝕刻製程以移除部分的底部絕緣膜703。在蝕刻製程之後，可以移除第一罩幕層705。可以依序地形成底部導電膜707以覆蓋基板101和底部絕緣膜703的頂表面。底部導電膜707可以由例如鋁、銀、鈦、氮化鈦、鈦鋁、碳化鈦鋁、氮化鈦鋁、鈦矽鋁、氮化鉭、碳化鉭、氮化鉭矽、錳、鋯、或氮化鎢形成。
參照圖22，可以形成第二罩幕層709於基板101之上以覆蓋第一溝槽213和第二溝槽309。參照圖23，可以進行像是非等向性乾蝕刻製程的蝕刻製程以移除部分的底部導電膜707。在蝕刻製程之後，可以移除第二罩幕層709。參照圖24，可以依序地形成填充膜711以覆蓋基板101和底部導電膜707的頂表面。填充膜711可以由例如鎢或鋁形成。
參照圖25，可以進行像是化學機械研磨（chemical mechanical polishing）之類的平坦化製程以同時形成第一裂縫檢測結構201和第二裂縫檢測結構301。在平坦化製程之後，底部絕緣膜703可以轉變成第一底部絕緣層203和第二底部絕緣層303。底部導電膜707可以轉變成第一底部導電層205和第二底部導電層305。填充膜711可以轉變成第一填充層207和第二填充層307。第一底部絕緣層203、第一底部導電層205、和第一填充層207一起形成第一裂縫檢測結構201。第二底部絕緣層 303、第二底部導電層305、和第二填充層307一起形成第二裂縫檢測結構301。
參照圖17和圖26到圖29，於步驟S15，在所示的實施例中，可以形成應力消散結構401和保護結構501於基板101上和第一裂縫檢測結構201旁。參照圖26，可以形成虛設切換單元403於基板101上和第一裂縫檢測結構201旁。虛設切換單元403可以包括虛設切換單元絕緣層405、虛設切換單元底部導電層407、虛設切換單元頂部導電層409、和複數個虛設切換單元間隔物411。可以形成虛設切換單元絕緣層405於基板101上。可以形成虛設切換單元底部導電層407於虛設切換單元絕緣層405上。該些虛設切換單元間隔物411的形成可以透過沉積絕緣層，接著進行蝕刻製程以移除部分的絕緣層來同時形成附接到虛設切換單元絕緣層405和虛設切換單元底部導電層407的側壁之該些虛設切換單元間隔物411。可以形成虛設切換單元頂部導電層409於虛設切換單元底部導電層407上。參照圖27，可以依序形成第一絕緣膜601、第二絕緣膜603、和第三絕緣膜605於基板101上。可以在第三絕緣膜605之上進行像是化學機械研磨的平坦化製程，為後續的處理步驟提供實質上平坦的表面。
參照圖28，可以進行微影製程以定義虛設導線插塞413和保護導電插塞503的位置。在微影製程之後，可以進行像是非等向乾蝕刻製程的蝕刻製程以形成溝槽於第三絕緣膜605、第二絕緣膜603、和第一絕緣膜601中。可以透過金屬化製程沈積導電材料至溝槽中。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成虛設導線插塞413和保護導電插塞503。虛設導線插塞413和虛設切換單元403一起形成應力消散結構401。
參照圖29，可以形成第四絕緣膜607於第三絕緣膜605上。可以透過例如鑲嵌製程來形成保護第一導電層505於保護導電插塞503上和第四絕緣膜607中。可以依序地形成第五絕緣膜609和第六絕緣膜611於第四絕緣膜607上。可以透過例如雙鑲嵌製程分別對應地形成保護第二導電層509和保護第一導電通孔507於第六絕緣膜611和第五絕緣膜609中。保護導電插塞503、保護第一導電層505、保護第一導電通孔507、和保護第二導電層509一起形成保護結構501。
由於本揭露之半導體元件的設計，可以在測試電特性的同時電性地檢測裂縫，從而可以提高製造半導體元件的效率。半導體元件的電裂縫檢測能力（electrical crack-detecting capacity）也可以用於檢測潛在損壞，該潛在損壞難以透過目視檢查來檢測。另外，還可以以更高的一致性、更高的確定性、和更高的便利性來進行半導體元件的分類。再者，更可以省去目視檢查的過程。其結果，本揭露之半導體元件可以減少檢查員的數量並縮短檢查過程，從而大幅地降低成本。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:功能區域 20:倒角區域 30:外部電壓源 40:外部訊號感測元件 50:方法 99:切割線 100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 100E:半導體元件 100F:半導體元件 100G:半導體元件 100H:半導體元件 100I:半導體元件 100J:半導體元件 101:基板 103:隔離層 201:第一裂縫檢測結構 201C:第一裂縫檢測結構 203:第一底部絕緣層 205:第一底部導電層 205C:第一底部導電層 207:第一填充層 209:第一頂部導電層 211:第一頂部絕緣層 213:第一溝槽 301:第二裂縫檢測結構 303:第二底部絕緣層 305:第二底部導電層 307:第二填充層 309:第二溝槽 401:應力消散結構 401E:應力消散結構 401I:應力消散結構 401J:應力消散結構 403:虛設切換單元 405:虛設切換單元絕緣層 407:虛設切換單元底部導電層 409:虛設切換單元頂部導電層 411:虛設切換單元間隔物 413:虛設導電插塞 413E:虛設導電插塞 501:保護結構 505-1:第二保護結構 505G-1:第二保護結構 501E:保護結構 503:保護導電插塞 503E:保護導電插塞 503G-1:保護導電插塞 505:保護第一導電層 507:保護第一導電通孔 509:保護第二導電層 601:第一絕緣膜 603:第二絕緣膜 605:第三絕緣膜 607:第四絕緣膜 609:第五絕緣膜 611:第六絕緣膜 801:凹槽 701:摻雜區域 703:底部絕緣膜 705:第一罩幕層 707:底部導電膜 709:第二罩幕層 711:填充膜 999:裂縫 A-A’:線 D1:第一深度 D2:第二深度 D3:第三深度 S11:步驟 S13:步驟 S15:步驟 T1:第一厚度 T2:第二厚度 W:第三方向 W1:距離 X:第一方向 Y:第二方向 Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1是根據本揭露的一實施例顯示一半導體元件的俯視示意圖。 圖2是根據本揭露的一實施例顯示該半導體元件的放大俯視示意圖。 圖3是沿著圖2中的線A-A’所繪製的剖面示意圖。 圖4是根據本揭露的一實施例顯示包括裂縫之半導體元件的剖面示意圖。 圖5是根據本揭露的一實施例顯示具有裂縫之半導體元件的電路示意圖。 圖6到圖9是根據本揭露的其他實施例顯示半導體元件的剖面示意圖。 圖10是根據本揭露的另一實施例顯示一半導體元件的放大俯視示意圖。 圖11是沿著圖10中的線A-A’所繪製的剖面示意圖。 圖12是根據本揭露的另一實施例顯示一半導體元件的放大俯視示意圖。 圖13是沿著圖12中的線A-A’所繪製的剖面示意圖。 圖14是根據本揭露的另一實施例顯示一半導體元件的剖面示意圖。 圖15和圖16是根據本揭露的其他實施例顯示半導體元件的放大俯視示意圖。 圖17是根據本揭露的一實施例顯示製造半導體元件的方法流程圖。 圖18到圖29是根據本揭露的一實施例顯示半導體元件之製造流程的剖面示意圖。
20:倒角區域
99:切割線
100A:半導體元件
101:基板
103:隔離層
201:第一裂縫檢測結構
203:第一底部絕緣層
205:第一底部導電層
207:第一填充層
301:第二裂縫檢測結構
303:第二底部絕緣層
305:第二底部導電層
307:第二填充層
401:應力消散結構
403:虛設切換單元
405:虛設切換單元絕緣層
407:虛設切換單元底部導電層
409:虛設切換單元頂部導電層
411:虛設切換單元間隔物
413:第一虛設導線
501:保護結構
503:保護導電插塞
505:保護第一導電層
507:保護第一導電通孔
509:保護第二導電層
601:第一絕緣膜
603:第二絕緣膜
605:第三絕緣膜
607:第四絕緣膜
609:第五絕緣膜
611:第六絕緣膜
D1:第一深度
D2:第二深度
D3:第三深度
T1:第一厚度
T2:第二厚度

Claims (20)

  1. 一種半導體元件，包括： 一基板； 一第一裂縫檢測結構，其位於該基板中且包括向內地位於該基板中的一第一絕緣堆疊、位於該第一絕緣堆疊上的一第一底部導電層、和位於該第一底部導電層上的一第一填充層；以及 一第二裂縫檢測結構，其相鄰該第一裂縫檢測結構且包括向內地位於該基板中的一第二絕緣堆疊、位於該第二絕緣堆疊上的一第二底部導電層、和位於該第二底部導電層上的一第二填充層。
  2. 如請求項1所述之半導體元件，更包括複數個應力消散結構，位於該基板上並位於該第一裂縫檢測結構旁。
  3. 如請求項2所述之半導體元件，更包括一保護結構，位於該基板上並相鄰該些應力消散結構。
  4. 如請求項3所述之半導體元件，更包括一凹槽，位於該基板上並位於該些應力消散結構和該保護結構之間。
  5. 如請求項3所述之半導體元件，其中該些應力消散結構之至少一者包括一虛設導電插塞，位於該基板上，且該虛設導電插塞的側壁是平坦的。
  6. 如請求項3所述之半導體元件，其中該些應力消散結構之至少一者包括位於該基板上的一虛設切換單元和位於該虛設切換單元上的一第一虛設導電插塞。
  7. 如請求項6所述之半導體元件，其中該虛設切換單元包括位於該基板上的一虛設切換單元絕緣層、位於該虛設切換單元絕緣層上的一虛設切換單元底部導電層、附接至該虛設切換單元底部導電層和該虛設切換單元絕緣層的側壁之複數個虛設切換單元間隔物、和位於該虛設切換單元底部導電層上的一虛設切換單元頂部導電層，其中該虛設導電插塞位於該虛設切換單元頂部導電層上。
  8. 如請求項7所述之半導體元件，其中該第一裂縫檢測結構包括一第一頂部導電層，位於該第一底部導電層和該第一填充層之間。
  9. 如請求項8所述之半導體元件，其中該第一底部導電層具有介於大約10埃到大約100埃的一厚度。
  10. 如請求項9所述之半導體元件，其中該第一頂部導電層具有介於大約10埃到大約200埃的一厚度。
  11. 如請求項3所述之半導體元件，其中該第一絕緣堆疊包括向內地位於該基板中的一第一底部絕緣層，該第二絕緣堆疊包括向內地位於該基板中的一第二底部絕緣層，其中該第一底部絕緣層和該第二底部絕緣層具有相同的一厚度。
  12. 如請求項3所述之半導體元件，其中該第一絕緣堆疊包括向內地位於該基板中的一第一底部絕緣層和位於該第一底部絕緣層上的一第一頂部絕緣層，該第二絕緣堆疊包括向內地位於該基板中的一第二底部絕緣層，且該第一絕緣堆疊的一厚度大於該第二絕緣堆疊的一厚度。
  13. 如請求項3所述之半導體元件，更包括複數個摻雜區域，相鄰該第一裂縫檢測結構和該第二裂縫檢測結構。
  14. 如請求項3所述之半導體元件，其中該些應力消散結構之至少一者具有一矩形形狀且沿著一第一方向延伸，其中該些應力消散結構與彼此分離，且該些應力消散結構的長度沿著一第二方向依序減小，其中該第二方向垂直於該第一方向。
  15. 如請求項3所述之半導體元件，其中該些應力消散結構的寬度相同。
  16. 如請求項3所述之半導體元件，更包括一隔離層，位於該基板中，其中該第一裂縫檢測結構的一深度比該隔離層的一深度更深。
  17. 如請求項3所述之半導體元件，其中該保護結構具有一正方形形狀。
  18. 如請求項17所述之半導體元件，其中該保護結構包括一保護導電插塞，位於該基板上，且該保護導電插塞的側壁是平坦的。
  19. 如請求項3所述之半導體元件，其中該些應力消散結構具有一致的形狀和尺寸。
  20. 一種半導體元件的製造方法，包括： 提供一基板，其包括位於該基板中的一第一溝槽和位於該第一溝槽旁的一第二溝槽； 形成一第一裂縫檢測結構於該第一溝槽中，且該第一裂縫檢測結構包括位於該第一溝槽中的一第一絕緣堆疊、位於該第一絕緣堆疊上的一第一底部導電層、和位於該第一底部導電層上的一第一填充層；以及 形成一第二裂縫檢測結構於該第二溝槽中，且該第二裂縫檢測結構包括位於該第二溝槽中的一第二絕緣堆疊、位於該第二絕緣堆疊上的一第二底部導電層、和位於該第二底部導電層上的一第二填充層。
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