TWI717439B - 對相關電子開關的存取裝置及其形成方法 - Google Patents

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Abstract

本文所揭示之標的可關於包括相關電子開關裝置之可程式化織構。

Description

對相關電子開關的存取裝置及其形成方法
本文所揭示之標的可係關於相關電子開關裝置，並且更特定言之可係關於包括相關電子開關裝置之可程式化織構。
積體電路裝置(諸如電子開關裝置)例如可在廣泛電子裝置類型中發現。例如，記憶體及/或邏輯裝置可包括電子開關，該等電子開關可用於電腦、數位攝影機、蜂巢式電話、平板裝置、個人數位助理、等等。可為正考慮針對任何特定應用之適宜性的設計者所關注之有關電子開關裝置(諸如可包括在記憶體及/或邏輯裝置中的有關電子開關裝置)之因素可包括實體大小、儲存密度、工作電壓、及/或功率消耗，例如。可為設計者所關注之其他示例性因素可包括製造成本、製造簡易性、可縮放性、及/或可靠性。此外，似乎存在對呈現較低功率及/或較高速度之特性之記憶體及/或邏輯裝置的不斷增長之需求。
一種裝置包含：一或更多個第一層，其包含金屬氧化物，該金屬氧化物包含相關電子開關(correlated electron switch; CES)；一或更多個端子；以及一或更多個第二層，該一或更多個第二層在該一或更多個端子之第一端子與該一或更多個第一層之間形成，以形成對該CES之第一存取裝置。
一種方法包含：形成包含金屬氧化物之一或更多個第一層以提供相關電子開關(correlated electron switch; CES)；以及在第三層與該一或更多個第一層之間形成一或更多個第二層以提供對該CES之第一存取裝置，其中該第三層包含金屬層以提供該CES之第一端子。
在此說明書全文中提及一個實施方式、一實施方式、一個實施例、一實施例及/或類似者意謂結合一特定實施方式及/或實施例所描述之特定特徵、結構、及/或特性係包括在所請求標的之至少一個實施方式及/或實施例中。因此，例如，在此說明書全文之各個位置出現此類片語並非必定意欲指相同實施方式或指所描述之任何一個特定實施方式。此外，應理解例如所描述之特定特徵、結構、及/或特性能夠以各種方式結合在一或更多個實施方式中，並且由此係在所欲之要求保護的範疇內。當然，一般而言，此等及其他問題隨情境而變化。由此，描述及/或用法之特定情境提供關於將得出之推論之有用引導。
如本文所採用，一般使用術語「耦接」、「連接」、及/或相似術語。應理解此等術語並非意欲作為同義詞。而是，「連接」一般用於指示兩個或兩個以上部件，例如，係直接實體（包括電）接觸；而「耦接」一般用於意謂兩個或兩個以上部件潛在地直接實體（包括電）接觸；然而，「耦接」亦一般用於亦意謂兩個或兩個以上部件未必於直接接觸，但是能夠協同操作及/或相互作用。術語耦接亦一般理解為意謂間接接觸，例如在適當情境中。
如本文所使用之術語「及」、「或」、「及/或」及/或相似術語包括各種含義，亦期望此等含義至少部分取決於其中使用此等術語之特定上下文。通常，若用以關聯列表，諸如A、B或C，「或」意欲意謂此處以包含性含義使用的A、B、及C，以及此處以排他性含義使用A、B或C。此外，術語「一或更多」及/或相似術語用於描述單數形式之任何特徵、結構、及/或特性，及/或亦用於描述複數個特徵、結構及/或特性及/或特徵、結構及/或特性之一些其他組合。同樣，術語「基於」及/或相似術語應理解為不必意欲表達一組排他性因素，而是允許不必明確描述之額外因素之存在。當然，針對全部上述而言，描述及/或用法之特定上下文提供關於待得出之推論之有用引導。應注意下文描述僅提供一或更多個例示性實例及所請求標的並不限於此等一或更多個例示性實例；然而，再者，描述及/或用法之特定上下文提供關於將得出之推論之有用引導。
本揭示之特定態樣包括相關電子材料(correlated electron material;CEM)以諸如在記憶體及/或邏輯裝置中形成相關電子開關(correlated electron material;CES)。CES裝置亦可在廣泛範圍的其他電子電路類型（諸如濾波器電路、資料轉換器、鎖相迴路電路、及高速收發器）中採用，儘管所請求標的之範疇並不限於在此等態樣中之範疇中。在情境中，CES可呈現因電子相關性而非固態結構相變（例如，在相變記憶體(phase change memory;PCM)裝置中之結晶/非晶或在電阻RAM裝置中之絲狀形成及導電）產生之實質上突變導體/絕緣體轉變。在一個態樣中，在CES中之實質上突變導體/絕緣體轉變可回應於量子力學現象，例如與熔融/凝固或長絲形成相比。在CES中，在導電狀態與絕緣狀態之間、及/或在第一與第二阻抗狀態之間的此量子力學轉變可在若干態樣之任一者中理解。如本文所使用，術語「導電狀態」、「較低阻抗狀態」、及/或「金屬狀態」可互換，及/或有時可被稱為「導電/較低阻抗狀態」。相似地，術語「絕緣狀態」及「較高阻抗狀態」在本文中可互換使用，及/或有時可被稱為「絕緣/較高阻抗狀態」。
在一態樣中，在絕緣/較高阻抗狀態與導電/較低阻抗狀態之間的相關電子開關材料之量子力學轉變可理解為術語莫特(Mott)轉變。在莫特轉變中，若莫特轉變條件發生，則材料可從絕緣/較高阻抗狀態轉換為導電/較低阻抗狀態。該莫特準則係由(nC )1/3 a≈0.26定義，其中nC 係電子濃度且「a」係波爾(Bohr)半徑。當達到臨界载流子濃度而使得滿足該莫特準則時，該莫特轉變將發生且該CES之狀態將從較高電阻/較高電容狀態（亦即，絕緣/較高阻抗狀態）變化至較低電阻/較低電容狀態（亦即，導電/較低阻抗狀態）。
在另一態樣中，該莫特轉變由電子定位控制。當定位载流子時，在電子之間的強庫倫相互作用分割CEM頻帶以產生絕緣體。當不再定位電子時，弱庫倫相互作用主導並且移除該頻帶分割，導致金屬（導電）頻帶。此有時解釋為「擁擠電梯」現象。當電梯內部僅具有少數人員時，該等人員可輕易地在周圍移動，此類似於導電/較低阻抗狀態。在另一方面，當該電梯到達某人員密集度時，該等人員可不再移動，此類似於絕緣/較高阻抗狀態。然而，應理解出於說明目的提供之此經典解釋，如量子現象之全部典型解釋，僅係不完全類似，並且所請求標的不限於此方面。
此外，在一實施例中，除了可帶來電阻變化外，從絕緣/較高阻抗狀態轉換至導電/較低阻抗狀態亦可帶來電容變化。例如，CES可包括可變電阻性質連同可變電容性質。亦即，CES裝置之阻抗特性可包括電阻及電容組成。例如，在金屬狀態中，CEM可具有實質上零電場，並由此具有實質上零電容。相似地，在絕緣/較高阻抗狀態中(其中歸因於自由電子之較低密度，電子屏蔽可係非常不完全的)，歸因於該CEM之介電功能之實體變化，外部電場可能能夠穿透該CEM並且由此該CEM將具有電容。因此，例如，在一態樣中，在CES中從絕緣/較高阻抗狀態至導電/較低阻抗狀態之轉變可導致電阻及電容之變化。
在一實施例中，CES裝置可在CES裝置之CEM之大部分體積中回應於莫特轉變而轉換阻抗狀態。在一實施例中，CES裝置可包含「主體開關(bulk switch)」。如本文所使用，術語「主體開關」指諸如回應於莫特轉變而轉換阻抗狀態之CES裝置之CEM之至少大部分體積。例如，在一實施例中，CES裝置之實質上全部CEM可回應於莫特轉變從絕緣/較高阻抗狀態轉換至導電/較低阻抗狀態或從導電/較低阻抗狀態轉換至絕緣/較高阻抗狀態。在一態樣中，CEM可包含一或更多種過渡金屬氧化物、一或更多種稀土氧化物、週期表之一或更多種f區元素之一或更多種氧化物、一或更多種稀土過渡金屬氧化物鈣鈦礦、釔、及/或鐿，儘管所請求標的不限於在此態樣中之範疇。在一實施例中，裝置(諸如CES裝置)可包含CEM，其包括選自包含鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩、及鋅(其可連接至陽離子諸如氧或其他類型配位體)、 或其組合之群組之一或更多種材料，儘管所請求標的不限於在此態樣中之範疇。
第1A圖圖示包含夾在導電端子(諸如導電端子101與103)之間的CEM(諸如材料102)的CES裝置之示例實施例100。在一實施例中，CES裝置(諸如CES裝置100)可包含可變阻抗器裝置。如本文所採用，術語「相關電子開關」與「可變阻抗器」可互換。至少部分藉由在該等端子之間(諸如在導電端子101與103之間)施加臨界電壓及臨界電流，該CEM(諸如材料102)可在先前提及之導電/較低阻抗狀態與絕緣/較高阻抗狀態之間轉變。如所提及，歸因於由於施加之臨界電壓及施加之臨界電流的該相關電子開關材料之量子力學轉變，在可變阻抗器裝置(諸如CES裝置100)中之CEM(諸如材料102)可在第一阻抗狀態與第二阻抗狀態之間轉變，如下文更詳細描述。此外，如上文所提及，可變阻抗器裝置(諸如可變阻抗器裝置100)可呈現可變電阻及可變電容二者之性質。
在一特定實施例中，可變阻抗器裝置(諸如CES裝置100)可包含CEM，歸因於相關電子開關材料之量子力學轉變，該CEM可至少部分基於在絕緣/較高阻抗狀態與導電/較低阻抗狀態之間的至少大部分CEM之轉變在複數個可偵測阻抗狀態之間或之中轉變。例如，在一實施例中，CES裝置可包含主體開關，其中實質上CES裝置之全部CEM可回應於莫特轉變從絕緣/較高阻抗狀態轉換至導電/較低阻抗狀態或從導電/較低阻抗狀態轉換至絕緣/較高阻抗狀態。在此情境中，僅舉例而言，「阻抗狀態」意謂指示值、符號、參數及/或條件之可變阻抗器裝置之可偵測狀態。在一個特定實施例，如下文所描述，CES裝置之阻抗狀態可至少部分基於在處於讀取及/或感 測操作中之CES裝置之端子上偵測的訊號來偵測。在另一特定實施例中，如下文所描述，可藉由例如在「寫入」及/或「程式化」操作中跨越CES裝置之端子施加一或更多訊號將CES裝置置於特定阻抗狀態以表示或儲存特定值、符號、及/或參數，及/或用以達成該CES裝置之特定電容值。當然，所請求標的不限於至本文所描述之特定示例實施例之範疇。
第1B圖描繪示例符號110，其可用於（例如）電路示意圖中以標記CES/可變阻抗器裝置。示例符號110意謂提醒觀察者CES/可變阻抗器裝置（諸如CES裝置100）之可變電阻及可變電容性質。示例符號110不意謂表示實際電路圖，而是僅意謂作為電路圖符號。當然，所請求標的不限於在此等態樣中之範疇。
第2圖描繪示例CES/可變阻抗器裝置（諸如CES裝置100）之等效電路之示意圖。如所提及，CES/可變阻抗器裝置可包含可變電阻及可變電容二者之特性。亦即，CES/可變阻抗器裝置（諸如CES裝置100）之阻抗特性可至少部分取決於該裝置之電阻及電容特性。例如，在一實施例中用於可變阻抗器裝置之等效電路可包含與可變電容器（諸如可變電容器220）並聯之可變電阻器（諸如可變電阻器210）。當然，儘管可變電阻器210及可變電容器220在第2圖中描繪為包含離散部件，但是可變阻抗器裝置（諸如CES 100）可包含實質上同質之CEM（諸如CEM 102），其中該CEM包含可變電容及可變電阻之特性。
下表1描繪示例可變阻抗器裝置（諸如CES裝置100）之示例真值表。
Figure 105141533-A0304-0001
 表1-相關電子開關真值表
在一實施例中，示例真值表120顯示可變阻抗器裝置(諸如CES裝置100)之電阻可在較低電阻狀態與較高電阻狀態之間轉變，其至少部分係跨越該CEM施加之電壓之函數。在一實施例中，較低電阻狀態之電阻可比較高電阻狀態之電阻低10至100,000倍，儘管所請求標的不限於在此態樣中之範疇。相似地，示例真值表120顯示可變阻抗器裝置（諸如CES裝置100）之電容可在較低電容狀態（其示例實施例可包含大約零、或非常小之電容）與較高電容狀態之間轉變，其至少部分係跨該CEM施加之電壓之函數。此外，參見表1，可變阻抗器裝置從較高電阻/較高電容狀態至較低電阻/較低電容狀態之轉變可表示為從較高阻抗狀態至較低阻抗狀態之轉變。相似地，從較低電阻/較低電容狀態至較高電阻/較高電容狀態之轉變可表示為從較低阻抗狀態至較高阻抗狀態之轉變。
應注意可變阻抗器（諸如CES 100）不係電阻器，而是包含具有可變電容及可變電阻二者性質之裝置。在一實施例中，電阻及/或電容值、及由此阻抗值至少部分取決於施加之電壓。
第3圖根據一實施例圖示跨CES裝置（諸如示例CES裝置100）之導電端子（諸如導電端子101及103）之電流密度對電壓曲線。至少部分基於施加至可變阻抗器裝置（例如，處於寫入操作中）（諸如可變阻抗器裝置100）之端子之電壓，可將CEM（諸如CEM 102）置於導電/較低阻抗狀態或絕緣/較高阻抗狀態。例如，施加電壓V 重置 及電流密度J 重置 可將該CES裝置置於絕緣/較高阻抗狀態，及施加電壓V 設定 及電流密度J 設定 可將該CES裝置置於導電/較低阻抗狀態。亦即，在一實施例中，「設定」條件可將可變阻抗器裝置（諸如CES裝置100）置於導電/較低阻抗狀態中，而「重置」條件可將可變阻抗器裝置（諸如CES裝置100）置於絕緣/較高阻抗狀態中。在將該CES裝置置於較低阻抗狀態或較高阻抗狀態之後，可至少部分藉由於可變阻抗器裝置（諸如CES裝置100）之端子（諸如導電端子101及103）處施加電壓V 讀取 （例如，處於讀取操作）及偵測該等端子處之電流或電流密度來偵測該CES裝置之特定狀態。
在一實施例中，CES裝置之CEM可包括（例如）任何TMO，諸如鈣鈦礦、莫特絕緣體、電荷交換絕緣體、及/或安德森(Anderson)無序絕緣體。在一特定實施例中，CES裝置可由僅舉例而言諸如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦（諸如Cr摻雜之鈦酸鍶、鈦酸鑭）及包括高錳酸鈣(praesydium calcium manganite)及高錳酸鑭(praesydium calcium manganite)的錳酸鹽族的材料形成。在一實施例中，包含具有不完全 d 及 f 軌道殼之元素的氧化物可顯示針對用於CES裝置中之充分阻抗轉換性質。在一實施例中，可製備CES而不經電鑄。在不偏離要求保護的標的的情況下，其他實施例可採用其他過渡金屬化合物。例如，{M(chxn)2 Br}Br2 其中M可包含Pt、Pd、或Ni，並且chxn包含1R,2R-環己二胺，並且不偏離所請求標的之範疇的情況下，可使用其他此等金屬複合物。
在一個態樣中，第1圖之CES裝置可包含包括TMO金屬氧化物可變阻抗材料的材料，但是應理解此等僅係例示性，且並不意欲限制所請求標的之範疇。特定實施方式亦可採用其他可變阻抗材料。氧化鎳（NiO）揭示為一種特定TMO。在一實施例中，本文所論述之NiO材料可摻雜有外來配位體，該等外來配位體可藉由鈍化該介面並允許可調節之電壓及阻抗來穩定可變阻抗性質。在一特定實施例中，本文所揭示之NiO可變阻抗材料可包括含碳配位體，其可表示為NiO(Cx )。在本文中，在一實施例中，本領域之一般技藝人士可決定用於任何特定含碳配位體及簡單地藉由平衡效價之含碳配位體與NiO之任何特定組合的x值。在另一特定示例實施例中，摻雜有外來配位體之NiO可表示為NiO(Lx )，其中Lx 係配位體元素或化合物並且x指示用於一個單位的NiO之該配位體之單位數量。在一實施例中，本領域之一般技藝人士可決定用於任何特定配位體及簡單地藉由平衡效價之配位體與NiO或任何其他過渡金屬之任何特定組合的x值。
在一實施例中，CES裝置可最初製造為處於導電/較低阻抗狀態。此外，在一實施例中，CES裝置可係非揮發性，因為CES裝置可維持個別阻抗狀態直至進行進一步程式化。例如，根據一實施例，若施加充分偏壓(例如，超過頻帶分割電位)並滿足先前提及之莫特條件(轉換區域中注入電洞=轉換區域中之電子)，則CES裝置可經由該莫特轉變從導電/較低阻抗狀態快速轉換至絕緣狀態。此可發生於第3圖中之曲線之點308處。於此點，電子不再被屏蔽並且變為定位的。此相關性分割該頻帶以形成絕緣體。當該CES裝置之CEM仍處於絕緣/較高阻抗狀態時，電流可藉由電洞傳輸產生。若跨該CES裝置之端子施加足夠偏壓，則電子可被注入在該金屬-絕緣體-金屬(metal-insulator-metal;MIM)裝置之電位障上之MIM二極體中。若已經注入足夠電子並且跨端子施加足夠電位以實現設定條件，則電子增加可屏蔽電子並移除電子定位，此可瓦解形成金屬之頻帶分割電位，由此將該CES裝置置於導電/較低阻抗狀態。
根據一實施例中，CES裝置之CEM中之電流可藉由外部施加「順應」條件來控制，該「順應」條件至少部分基於在寫入操作期間限制之外部電流決定，以實現設定條件從而將該CES裝置置於導電/較低阻抗狀態。此外部施加之順應電流亦設定隨後之重置條件電流密度需求。如在第3圖之特定實施方式中所示，在於點316之寫入操作期間施加以將該CES裝置置於導電/較低阻抗狀態之電流密度J 順應 可決定用於在隨後寫入操作中將該CES置於絕緣/較高阻抗狀態之順應條件。如圖所示，在一實施例中可隨後藉由於點308於電壓V 重置 下施加電流密度J 重置 ≧J 順應 來將該CES裝置之CEM置於絕緣/較高阻抗狀態，其中可外部施加J 順應 。
順應電流（諸如外部施加之順應電流）由此可設定在CES裝置之CEM中之電子數量，其將由用於莫特轉變之電洞「捕獲」。換言之，在寫入操作中施加以將CES裝置置於導電/較低阻抗狀態之電流可決定將注入該CES裝置之CEM中以用於隨後將該CES裝置轉變至絕緣/較高阻抗狀態之電洞的數量。如下文更全面論述，可動態施加順應電流。
如上文指出，至絕緣/較高阻抗狀態之轉變可回應於於點308之莫特轉變而發生。如上文指出，此莫特轉變可在CES裝置之CEM中發生於以下條件下：其中電子濃度n 等於電洞濃度p 。此條件在滿足以下莫特準則時發生，如由如下之表達式(1)表示：
Figure 02_image001
其中： λ TF 係托馬斯費米(Thomas Fermi)屏蔽長度；以及 C係常數，其針對莫特轉變而言等於大約0.26。
根據一實施例，在第3圖所示的曲線之區域304中之電流或電流密度可回應於來自跨可變阻抗器裝置（諸如CES裝置100）之端子（諸如端子101及103）施加之電壓訊號的電洞注入而存在。在本文中，注入電洞可滿足當跨可變阻抗器裝置（諸如CES裝置100）之端子（諸如端子101及103）施加臨界電壓VMI 時於電流IMI 之用於導電至絕緣體轉變的莫特轉變準則。此可根據如下之表達式(2)模型化：
Figure 02_image003
其中Q (VMI )係注入之電荷（電洞或電子）並且係施加之電壓之函數。如本文所使用，記號「MI」代表金屬至絕緣體轉變，且記號「IM」代表絕緣體金屬轉變。亦即，「VMI 」指臨界電壓並且「IMI 」指臨界電流，用以將CEM從導電/較低阻抗狀態轉變至絕緣/較高阻抗狀態。相似地，「VIM 」指臨界電壓並且「IIM 」指臨界電流，用以將CEM從絕緣/較高阻抗狀態轉變至導電/較低阻抗狀態。
注入電洞以賦能莫特轉變可發生在頻帶之間並回應於臨界電壓VMI. 及臨界電流IMI 。藉由在表達式(2)中使電子濃度n 與所需電荷濃度等化以獲得藉由根據表達式(1)藉由IMI 注入之電洞導致莫特轉變，可根據如下之表達式(3)模型化此臨界電壓VMI 對托馬斯費米屏蔽長度λ TF 之依賴性：
Figure 02_image005
其中A CEM 係可變阻抗器裝置（諸如CES裝置100）之CEM（諸如CEM 102）之橫截面積，並且其中於示例曲線300之點308處描繪之J 重置 (VMI )係穿過該CEM(諸如CEM 102)、待於臨界電壓VMI 下施加至該CEM以將該CES裝置之CEM置於絕緣/較高阻抗狀態之電流密度。在一實施例中，CEM可至少部分藉由不均化反應(disproportionation reaction)在導電/較低阻抗狀態與絕緣/較高阻抗狀態之間轉換。
根據一實施例中，可藉由注入充分數量之電子以滿足莫特轉變準則來將可變阻抗器裝置（諸如CES裝置100）之CEM（諸如CEM 102）置於導電/較低阻抗狀態（例如，藉由從絕緣/較高阻抗狀態轉變）。
在將CES裝置之CEM轉變為導電/較低阻抗狀態時，由於已經注入足夠電子並且跨該可變阻抗器裝置之端子之電位克服臨界轉換電位（例如，V 設定 ），注入之電子開始屏蔽並且不定位雙佔據電子以逆轉不均化反應並關閉該帶隙。用於在金屬絕緣體莫特轉變中於賦能轉變為導電/較低阻抗狀態之臨界電壓VMI 將該CES裝置之CEM轉變為導電/較低阻抗狀態的於第3圖之點314描繪之電流密度J 設定 (VMI )可根據如下之表達式(4)表示：
Figure 02_image007
其中：aB 係波爾(Bohr)半徑。
根據一實施例，用於在讀取操作中偵測CES裝置之記憶體狀態之「讀取訊窗」302可設定為在讀取電壓V 讀取 下，當該CES裝置之CEM係處於絕緣/較高阻抗狀態時第3圖曲線之部分306與當該CES裝置之CEM係處於導電/較低阻抗狀態時第3圖曲線之部分304之間的差異。在一特定實施方式中，讀取訊窗302可用於決定可變阻抗器裝置（諸如CES裝置100）之CEM（諸如相關電子開關材料102）之托馬斯費米屏蔽長度λ TF 。例如，於電壓V 重置 下，電流密度J 重置 及J 設定 可係關於根據如下之表達式(5)：
Figure 02_image009
其中J 關閉 表示在V 重置 下處於絕緣/較高阻抗狀態之CEM之電流密度。例如，參見第3圖之點309。
在另一實施例中，用於在寫入操作中將CES裝置之CEM置於絕緣/較高阻抗或導電/較低阻抗狀態之「寫入訊窗」310可設定為在V重置 與V設定 之間的差異。建立|V設定 |＞|V重置 |可賦能在導電/較低阻抗與絕緣/較高阻抗狀態之間的轉換。V重置 可包含大約由該相關性導致之頻帶分割電位及V設定 可包含大約兩倍該頻帶分割電位，使得該讀取訊窗可包含大約該頻帶分割電位。在特定實施方式中，可至少部分藉由材料及摻雜該CES裝置之CEM來決定寫入訊窗310之大小。
在一實施例中，用於讀取表示為可變阻抗器裝置（諸如CES裝置100）之阻抗狀態之值的過程可包含施加至CES裝置之CEM之電壓。在一實施例中，可量測在CES裝置之CEM中之電流及/或電流密度之至少一者，並且可至少部分根據測得之電流及/或電流密度決定CES裝置之CEM之阻抗狀態。
另外，在一實施例中，阻抗狀態之阻抗可至少部分取決於CES裝置之CEM之電容及電阻之組合。在一實施例中，決定之阻抗狀態可包含複數個阻抗狀態之一。例如，第一阻抗狀態可包含較低電阻及較低電容，而第二阻抗狀態可包含較高電阻及較高電容。此外，在一實施例中，該複數個阻抗狀態之阻抗之比例可與該CES裝置之CEM之實體性質成比例。在一實施例中，該CES裝置之CEM之實體性質可包含托馬斯費米屏蔽長度和波爾半徑之至少一者。此外，在一實施例中，該複數個阻抗狀態之獨立阻抗狀態可與資料值相關。另外，在一實施例中，於預定電壓下在第一阻抗狀態與第二阻抗狀態之間地電流差異提供讀取訊窗之指示。然而，所請求標的不限於在此等態樣中之範疇。
在一實施例中，可將複數個電子提供至CES裝置之CEM使得該CES進入第一阻抗狀態。可將複數個電洞提供至該CEM使得該CES進入第二阻抗狀態。此外，在一實施例中，該複數個電子可導致跨該CES之電壓大於設定電壓閾值，並且該複數個電洞可導致跨該CES之電壓等於或大於重置之電壓閾值。此外，在一實施例中，跨該CEM之電壓可導致在該CEM中之電流密度等於或大於設定電流密度及/或設定電流，並且跨該CEM之電壓可導致在該CEM中之電流密度等於或大於重置電流密度及/或重置電流。
此外，在一實施例中，跨越該CEM之設定電壓及穿過CES裝置之CEM之設定電流密度可被超出。另外，跨CEM之重置電壓及穿過CES裝置之CEM之重置電流密度可被超出。此外，在一實施例中，複數個阻抗狀態中之獨立阻抗狀態可與資料值相關。
在一實施例中，重置電壓、設定電壓、及在該設定電壓與重置電壓之間的差異之至少一者係與CES裝置之CEM之實體性質成比例。例如，CEM之實體性質可包括歸因於定位之強電子電位及/或電子相關性之至少一者。此外，在一實施例中，在設定電壓及重置電壓中之差異可提供寫入/程式化訊窗之至少一者之大小之指示。
如上文所提及，CES裝置，亦稱為可變阻抗器裝置，諸如可變阻抗器裝置100，可在廣泛範圍電子裝置類型中實施。例如，可變阻抗器裝置（諸如可變阻抗器裝置100）可用於邏輯電路、記憶體電路、濾波器電路、等等。一般而言，可變阻抗器裝置（諸如可變阻抗器裝置100）可用於當前存在或未來將存在之任何電路或裝置中，該等電路或裝置可受益於該可變阻抗器裝置之可變電阻及/或可變電容特性。
例如，在一實施例中，CES裝置（諸如可變阻抗器裝置100）可在例如記憶體單元中實施。在一或更多個實施例中，CES記憶體可包含：包括CES之可變阻抗器記憶體單元；用於取決於提供至該記憶體裝置之訊號將該可變阻抗器記憶體單元置於第一阻抗狀態或第二阻抗狀態之寫入電路；以及用於感測該記憶體單元之阻抗狀態並提供對應於該記憶體單元之感測狀態之電訊號的讀取電路。在一個態樣中，處於該第二記憶體單元狀態之CES之阻抗可顯著大於處於第一記憶體單元狀態之阻抗。
積體電路（諸如本文所論述之示例積體電路）可包括可構建在基板上之多層材料。材料層可包括一或更多個導電層，有時稱為「金屬」層及/或「金屬化」層，其可與電路裝置互連。如本文所使用，術語「金屬層」及/或「金屬化層」指導電電極，另外稱為「接線」，其可由導電材料形成。用於金屬層或金屬化層之示例材料可包括（例如）鋁及/或銅，以僅列舉一對實例。例如，在金屬化層之間形成之通孔亦可由導電材料諸如多晶矽、鎢、銅、及/或鋁形成。當然，所請求標的不限於此等特定實例。
此外，如本文所使用，術語「基板」可包括絕緣體上矽(silicon-on-insulator; SOI)或藍寶石上矽(silicon-on-sapphire; SOS)技術、摻雜及/或未摻雜之半導體、由基底半導體基座支撐之矽磊晶層、習知金屬氧化物半導體(metal oxide semiconductor; CMOS)（例如，具有金屬後端之CMOS前端）、及/或其他半導體結構及/或技術，包括（例如）CES裝置。各種電路系統，諸如驅動器及/或解碼電路系統，（例如，與操作可程式化織構及/或記憶體陣列相關）可在基板中及/或在基板上形成。此外，當在以下描述中提及「基板」時，先前過程步驟可已被用於形成在基底半導體結構或基座中之區域及/或接面。
在一實施例中，CES裝置可在任意廣泛範圍積體電路類型中實施。例如在一實施例中，數個CES裝置可在積體電路中實施以形成可程式化織構，其可藉由改變用於一或更多個CES裝置之阻抗狀態來重新配置。在另一實施例中，例如，CES可程式化織構可用作非揮發性記憶體陣列。當然，所請求標的不限於本文所提供之特定實例之範疇。如本文所使用，當其係關於積體電路時，術語「織構」指該積體電路之下層結構。例如，在一實施例中，積體電路「織構」可包括多個金屬化層及/或一或更多個通孔以提供在金屬化層之間之導電性。「可程式化織構」可指可重新配置之積體電路織構。例如，如關於下文一或更多個示例實施例所描述，可程式化織構可包括一或更多個CES裝置，其可選擇性提供在積體電路中之金屬化層之間的較低阻抗導電路徑。
另外，在一實施例中，CES裝置可在用於積體電路之中段製程(middle-of-line; MOL)及/或後段製程((back-end-of-line; BEOL)過程中實施。例如，因為CES裝置可直接形成在積體電路裝置中形成之電晶體之源極及/或汲極區域上，並且因為CES裝置亦可直接耦接至金屬層之導電線，所以CES裝置可充當（例如）在金屬層之源極及/或汲極區域與導電線之間的一種連接器。因此，如可在下文實例中所見，CES裝置可在積體電路裝置之數個層中的任意層中實施，並且亦可在任意廣泛配置中實施。
第4A圖係描繪積體電路之示例實施例400之一部分的橫截面圖之圖解。在一實施例中，積體電路（諸如積體電路400）可包含基板（諸如基板450），該基板可包括（例如）在其中形成之一或更多個電晶體及/或其他半導體結構。示例積體電路400亦可包含複數個金屬化層420，諸如金屬層M1、M2、M3、及M4。連接器（諸如連接器440）可將基板（諸如基板450）耦接至金屬化層420（諸如金屬層M1）。例如，通孔（諸如通孔430）可將金屬層M1電氣耦接至金屬層M2，並且將金屬層M2電氣耦接至金屬層M3。
如亦在第4A圖中所描繪，針對此實例而言，CES裝置（諸如CES 410）可位於兩個金屬化層420之間（諸如在金屬層M3與M4之間）。儘管在第4A圖中所描繪之實例圖示在積體電路400中位於特定位準之CES裝置，其他實施例亦可將CES裝置定位於積體電路之其他位準。下文所論述之第4B圖至第4D圖描繪圖示在積體電路中位於其他層之CES裝置。
第4B圖係描繪積體電路之示例實施例401之一部分的橫截面圖之圖解。示例積體電路401可具有與上文所提及之示例積體電路400相同之一些元件。示例積體電路401與積體電路400之不同處在於CES裝置(諸如CES 410)實質上直接形成在基板450上，該CES裝置實際上充當在基板450與金屬層M1之間的連接器。在一實施例中，示例積體電路401可進一步包括額外金屬化層420，諸如金屬層M2、M3、及M4。在一實施例中，通孔430可提供在金屬化層之間的導電性。
第4C圖描繪積體電路之額外示例實施例402之一部分的橫截面圖。示例積體電路402可具有與上文所提及之示例積體電路400及401相同之一些元件，但可與彼等實例不同之處在於CES裝置(諸如CES 420)可位於金屬層M2與M3之間。因此，如可在第4A圖至第4C圖中所見，CES裝置（諸如CES裝置410）可於積體電路裝置之各層中的任意層中實施。如上文所論述，在一或更多個實施例中，CES裝置（諸如CES 410）可在積體電路裝置之MOL中及/或在BEOL中於任意層中實施。
另外，如在第4D圖中所描繪，CES裝置(諸如CES裝置410)可於積體電路裝置（諸如積體電路裝置403）中之多於單個層處實施。例如，CES裝置(諸如CES裝置410)可位於金屬層M2與M3之間，並且亦在金屬層M3與M4之間。然而，應注意所請求標的不限於本文所描述之特定實例之範疇。在一實施例中，CES裝置(諸如CES 410)可在積體電路之一或更多層之任意組合中實施。
第5圖係積體電路之示例實施例500之一部分的橫截面圖。在一實施例中，積體電路（諸如積體電路500）可包括數個連接器540，其可將在基板（未圖示）中之電晶體電氣耦接至金屬化層520（諸如金屬層M1）。另外，在一實施例中，數個導電通孔（諸如通孔530）可例如提供在金屬化層520之間（諸如在金屬層M1與M2之間）之導電路徑。在一實施例中，示例積體電路500亦可包括位於積體電路500之多個位準處之複數個CES裝置（諸如CES裝置510）。例如，數個CES裝置（諸如CES裝置510）可位於金屬層M2與M3之間，並且亦在金屬層M3與M4之間。在一實施例中，金屬層M2、M3、及M4，以及CES裝置520可包含可程式化織構。在此可程式化織構中，獨立CES裝置（諸如CES裝置510）可經程式化以將該CES裝置置於複數個阻抗狀態之至少一者中。在一實施例中，例如，可將該可程式化織構之一些CES裝置置於較高阻抗狀態，並且可將該可程式化織構之其他CES裝置置於較低阻抗狀態。此外，各種CES裝置（諸如CES裝置520）之程式化可經由進一步程式化操作更改。
在一實施例中，位於金屬層M2下方之示例積體電路500之結構，包括金屬層M1及連接器540，可至少部分經由改變一或更多個CES裝置510之阻抗狀態來動態重新接線。用於此動態重新接線能力之電位施加可包括（例如）補償製造及/或設計錯誤。此外，經由改變一或更多個CES裝置（諸如CES裝置510）之阻抗狀態之動態重新接線可允許電力閘控。在一實施例中，例如，積體電路之部分可藉由將一或更多個CES裝置轉變為絕緣/較高阻抗狀態斷線，並且功率消耗可降低。
第4A圖至第4D圖及第5圖共同說明CES裝置的一或更多個實施例（諸如CES裝置420及/或520）可在積體電路之MOL及/或BEOL中整合到任意層中，並且可將任意特定CES裝置獨立程式化至複數個阻抗狀態之一。因此，積體電路（諸如積體電路400至403及/或500）可根據各種CES裝置如何經程式化來重新配置。
儘管示例積體電路400至403及/或500描繪層及/或CES裝置之特定配置，但是所請求標的不限於此等特定實例之範疇。在關於在積體電路之MOL及/或BEOL中整合到任意層及/或可獨立程式化之CES裝置之此等示例實施例中所描述之概念可應用於廣泛範圍積體電路類型及/或配置。
第6圖描繪包括CES裝置（諸如CES裝置610、620、及630）之交叉點陣列的可程式化織構之示例實施例600之透視圖。在此實例中，可程式化織構600可包含交叉點陣列，其包括位於第一組導電接線601-1、601-2、…、601-n與第二組導電接線602-1、602-2、…、602-m之交點之CES裝置（諸如CES裝置610、620、及630）。在此實例中，坐標軸651指示導電接線601-1、601-2、…、601-n可在y方向中取向並且導電接線602-1、602-2、…、602-m可在x方向中取向。如所圖示，導電接線602-1、602-2、…、601-n可實質上彼此平行並且可實質上正交於導電接線602-1、602-2、…、602-m；然而，並不如此限制實施例。如本文所使用，術語「實質上」意謂修改之特性不需要係絕對的，但足夠接近以達成該特性之優點。例如，「實質上平行」不限於絕對平行，而是可包括與垂直取向相比至少更接近於平行取向之取向。相似地，「實質上正交」係可包括與平行取向相比至少更接近於垂直取向之取向。
示例可程式化陣列600亦可包括第三組導電接線603-1、603-2、…、603-n及第四組導電接線604-1、604-2、…、604-m。在一實施例中，導電接線603-1、603-2、…、603-n可實質上彼此平行並且可實質上正交於導電接線604-1、604-2、…、604-m。當然，儘管此特定實例可包括四個金屬化層，但是不如此限制所請求標的之範疇。例如，其他實施例可包括少於四個金屬化層，且其他實施例可包括大於四個金屬化層。
在一實施例中，可將CES裝置（諸如CES裝置610、620、及/或630）獨立程式化至一或更多阻抗狀態。例如，可將CES裝置610、620、及/或630置於導電/較低阻抗狀態或絕緣/較高阻抗狀態。在一實施例中，CES裝置（諸如CES裝置610）可至少部分藉由跨導電接線602-1及導電接線601-1施加程式化電壓來程式化。取決於CES裝置610之所需阻抗狀態，電壓及/或電流源亦可藉由導電接線602-1及導電接線601-1於該程式化電壓下施加充分電流以確認達成設定或重置條件。例如，為將CES裝置610程式化至絕緣/較高阻抗狀態，可藉由導電接線601-1及602-1將充分電壓及/或電流施加至CES裝置610以達成重置條件。相似地，為將CES裝置610程式化至導電/較低阻抗狀態，可藉由導電接線601-1及602-1將充分電壓及/或電流施加至CES裝置610以達成設定條件。例如，可藉由用導電接線602-1及603-1將程式化電壓及/或電流施加至CES裝置620以相似方式程式化CES裝置620。同樣，可藉由用導電接線603-1及604-1施加程式化電壓及/或電流來程式化CES裝置630。
經由適當選擇導電接線，可獨立程式化可程式化織構600之任意CES裝置。因為可獨立程式化積體電路之可程式化織構（諸如可程式化織構600）之CES裝置（諸如CES裝置610、620、及/或630），可獲得任意廣泛電路配置。例如，藉由將CES裝置在較低與較高阻抗狀態之間轉變，並且因為CES裝置係非揮發性的，在可程式化織構中位於導電接線之交點處之CES裝置可用於打開及/或關閉電路之部分。此功能性之潛在應用係眾多的。例如，在一實施例中，可達成場效可程式化閘陣列(field-programmable gate array; FPGA)及/或可動態改變的特殊應用積體電路(application specific integrate circuit; ASIC)類型功能性。
此外，在一實施例中，在採用可程式化織構（諸如可程式化織構600）製造之後可重新配置電路系統。例如，可實施包含多個金屬層及複數個CES裝置之織構，使得在積體電路中之任意網可取決於該織構之複數個CES裝置如何經程式化而接合在一起。此功能性可允許在製造及/或設計過程期間修復災難性錯誤，及/或修復可負面影響產量之時鐘偏斜問題。例如，時鐘偏斜可在一實施例中藉由重新程式化可程式化織構（諸如可程式化織構600）之一或更多個CES裝置來調節。當然，此等僅係用於可程式化CES織構之示例應用，並且所請求標的不限於在此等態樣中之範疇。
在一實施例中，描繪之示例可程式化織構600可包含交叉點記憶體陣列。獨立CES裝置（諸如CES裝置610、620、及/或630）可獨立包含記憶體單元。在一實施例中，程式化至導電/較低阻抗狀態之CES裝置可表示位元值「1」，而在一實施例中程式化至絕緣/較高阻抗狀態之CES裝置可表示位元值「0」。在一實施例中，CES裝置（諸如CES裝置610、620、及/或630）可獨立程式化、及/或可獨立讀取。此外，在一實施例中，導電接線601-1、601-2、…、601-n可包含位元線，及導電接線602-1、602-2、…、602-n可包含字線。另外，在一實施例中，導電接線603-1、603-2、…、603-n亦可包含位元線，且導電接線604-1、604-2、…、604-n可包含字線。獨立CES記憶體單元可經由選擇適當位元線及字線存取。在一實施例中，可同時存取多個CES記憶體單元，諸如用於程式化及/或讀取。
第7圖描繪示例複合裝置之實施例700之示意圖。如本文所採用，術語「複合裝置」指耦接至電流源及/或電壓源（諸如電流源710）之CES（諸如CES 720）。在一實施例中，複合裝置行為可至少部分藉由CES（諸如CES 720）當耦接至外部電流源及/或電壓源（諸如電流源710）時如何表現來定義。在一實施例中，示例電流源可包括但不限於，二極體及/或電晶體。如上文所描述，CES（諸如CES 720）可需要臨界電壓及臨界電流條件二者以實現設定條件及/或以實現重置條件。在一實施例中，設定及重置條件包含獨特實體動作。例如，設定及/或重置條件獨立地需要特定载流子密度（亦即，以滿足該莫特準則）及用以將電洞及/或電子注入CES裝置之CEM中之施加偏壓。由此，在一實施例中，CES（諸如CES 720）當與不同電流及/或電壓源（諸如電流源710）耦接時可呈現不同、區別的特性。因此，將CES（諸如CES 720）耦接至不同電流源及/或電壓源（諸如電流源710）可產生呈現至少部分取決於特定電流源及/或電壓源之特性的不同複合裝置。由於CES需要臨界電壓及電流二者（與一者或另一者相對）以從一種阻抗狀態轉變至另一種，複合裝置行為可至少部分取決於該電流源/電壓源之特性而廣泛變化。彼複合裝置行為可至少部分取決於耦接至CES之特定電流源及/或電壓源，可經由檢查由以下表達式(6)表示之以下基爾霍夫(Kirchhoff)電流定律等式來理解：
Figure 02_image011
Figure 02_image013
其中σ表示CEM導電性，A CEM 表示CES裝置之CEM之面積， 且dCEM 表示該CES裝置之CEM之深度或厚度。
從上文表達式(6)，可以看出針對CES而言用於從導電/較低阻抗狀態轉換至絕緣/較高阻抗狀態或從絕緣/較高阻抗狀態轉換至導電/較低阻抗狀態之準則可至少部分藉由CEM設計決定。在一實施例中，CEM材料組成及/或尺寸可影響轉換準則。例如，在一實施例中，CEM面積增加可導致臨界電流（I臨界 ）增加及/或臨界電壓（V臨界 ）增加。相似地，至少部分歸因於用於轉換之臨界電壓及臨界電流之雙重依賴性，穿過CES（諸如CES 720）之電流可至少部分取決於電流源及/或電壓源（諸如電流源710）之特定特性。此外，在一實施例中，在CES（諸如CES 720）之CEM內之莫特轉變可經由特定電流源及/或電壓源（諸如電流源710）之一或更多個特性來控制及/或決定。
第8圖係描繪包含耦接至二極體（諸如二極體810）之CES裝置（諸如CES 820）之示例複合裝置之實施例800的示意圖。在一實施例中，二極體810可包含電流源及/或電壓源，以及跨二極體810與CES 820二者施加之電壓，諸如VDD 830。包含二極體（諸如二極體810）之複合裝置（諸如複合裝置800）之行為特性可由以下表達式(7)描述。
Figure 02_image015
其中Vce 表示跨二極體（諸如二極體810）之端子（諸如端子811及812）之電壓。
第9圖描繪包括示例電流對電壓曲線902（表示針對示例設定條件收集之資料）及示例曲線903（表示針對示例重置條件收集之資料）之示例曲線900。例如，示例曲線901描繪針對僅二極體之示例電流對電壓資料，諸如可跨示例複合裝置800之二極體810之端子811及812所觀察到。如在示例曲線900中所描繪，歸因於跨該二極體之電壓降，採用二極體（諸如二極體810）作為用於複合裝置（諸如複合裝置800）之電流及/或電壓源導致二極體/CES–重置903 (V重置 )及二極體/CES–設定(V設定 )二者之轉換。例如，在可跨CES裝置（諸如CES 820）施加臨界電壓之前並且在可施加臨界電流使得轉換發生之前，需要開啟二極體（諸如二極體810）。換言之，二極體810可係處於高電阻，直至將充分高閾值偏壓施加至開關二極體810以使其處於高導電狀態。
如先前所提及，在一實施例中，針對複合裝置（諸如複合裝置800）而言，CES裝置（諸如CES 820）可採取電流及/或電壓源（諸如二極體810）之特性行為。在一實施例中，穿過CES裝置（諸如CES 820）之電流可取決於跨二極體（諸如二極體810）之端子（諸如端子811及812）之電壓（諸如Vce ）。在一實施例中，跨二極體（諸如二極體810）之端子（諸如端子811及812）之電壓（諸如Vce ）可設定用於複合裝置（諸如複合裝置800）之臨界電壓及臨界電流。以下表達式(8)表示當σ係相對較大時（諸如當將CEM置於導電/較低阻抗狀態時）表達式(7)之特定情況。
Figure 02_image017
下文表達式(9)表示當σ係相對較小時（諸如當將CEM置於絕緣/較高阻抗狀態時）之表達式(7)之特定情況。
Figure 02_image019
針對其中σ係相對較大之情況（諸如當將CES裝置之CEM置於導電/較低阻抗狀態時），穿過CES裝置(諸如CES 820)之電流可由二極體（諸如二極體810）主導。針對其中σ係相對較小之情況（諸如當將CES裝置（諸如CES 820）之CEM置於絕緣/較高阻抗狀態時），穿過該CES裝置（諸如CES 820）之電流可主要由二極體（諸如二極體810）之電阻決定。
根據一實施例，二極體（諸如二極體810）可經配置為對在（例如）交叉點記憶體陣列中之CES裝置(諸如CES 820)之存取裝置。在一個示例實施方式中，CES 820及二極體810可在交叉點記憶體陣列織構中之端子之間形成。如第9圖所示，例如，在端子之間CES 820上二極體810之形成可改變用於設定事件之條件之電壓特性以將CES 820置於低阻抗或導電狀態，並且改變用於重置事件之條件之電壓特性以將CES 820置於高阻抗或絕緣狀態。此外，在端子之間CES 820上二極體810之形成可防止或降低在非常高密度交叉點記憶體陣列織構中之電流洩漏。如上文所指出，由於二極體（諸如二極體810）可維持於高電阻狀態直至施加充分高閾值偏壓，CES 810可與交叉點記憶體織構之其他部分隔離直至施加充分電壓，該充分電壓除跨CES之適當電壓外亦包括跨二極體810之偏壓以賦能讀取操作或寫入操作（例如，設定或重置條件）。
第10A圖至第10E圖根據一特定實施例圖示與存取裝置整合之相關電子開關裝置之結構。第10A圖圖示在端子952之間形成的CES之結構。此處，例如，第一端子952可形成為金屬（諸如銅）層，並且包含金屬氧化物（諸如過渡金屬氧化物(transition metal oxide; TMO)、稀土氧化物、在週期表中f區之全部氧化物、該類型稀土TMO之鈣鈦礦、釔與鐿、氧化鋅、氧化鋁及氧化
Figure 105141533-003-036-0001
）之相關電子材料可在該金屬層上沉積。然而，應理解此等僅係可用於CEM之材料之實例，且所請求標的不限於此方面。在第10A圖中，CES藉由當層956處於固有狀態時p型摻雜在端子952之間於層954中形成之金屬氧化物形成，以提供轉換區域。在其他實施例中，層954可藉由n型摻雜形成。在第10B圖至第10E圖之特定替代實施方式中，一或更多個存取裝置形成有該CES裝置（其藉由層954及956形成）以（例如）改變用於設定及重置事件之條件之電壓特性並降低或消除電流洩漏（例如，潛洩電流）。
在第10B圖之特定實施方式中，P/N接面二極體或肖特基(Schotky)二極體可藉由n型摻雜在該CES裝置上沉積之額外層958形成。如上文所指出，層958可係處於高電阻狀態直至施加充分電壓以將層958置於高導電狀態。此可隔離藉由層954及956形成之CES裝置而該CES裝置不針對讀取或寫入操作存取。當藉由層954及956形成之CES裝置可維持特定阻抗狀態（例如，低阻抗或導電狀態，或者高阻抗或絕緣狀態）時，在讀取或寫入操作後並且在移除電壓之後，藉由層958形成之二極體可連接或斷開該CES裝置以回應於存在或缺乏施加之偏壓。此處，若跨由層958形成之此二極體之電壓係小於閾值偏壓，則由層958形成之二極體可處於高電阻狀態並隔離該CES裝置以抑制或防止洩漏（例如，潛洩電流）。
如第10D圖之特定實施方式所示，第10B圖之特定實施方式可藉由包括由n型層962（包含金屬氧化物）之額外存取裝置修改。在一實施例中，層958及962之厚度及n型摻雜濃度可係實質上相同，使得層958及962提供具有如P/N接面二極體或肖特基二極體之相似行為的第一及第二存取裝置。在此特定實施方式中，層958及962可處於高電阻狀態直至跨層958及962之電壓滿足閾值偏壓。如上文所指出，缺乏充分偏壓可隔離由層954及956形成之CES裝置以防止或抑制洩漏而不針對讀取或寫入操作存取。
在第10C圖之特定實施方式中，存取裝置係藉由在該CES裝置上形成金屬層960，並隨後在金屬層960上形成額外n型摻雜之金屬氧化物層957來形成。取決於金屬氧化物層958之厚度或n型摻雜濃度，此處藉由金屬氧化物層957形成之存取裝置可形成為肖特基二極體、MIM二極體、透納(tunnel)二極體或變阻器。如在第10E圖之特定實施方式中所示，第10C圖之特定實施方式可藉由包括由金屬層964及n型層963（包含金屬氧化物）形成之額外存取裝置來修改。在一特定實施方式中，層958及962之厚度及n型摻雜濃度可係實質上相同，使得層957及963提供具有如肖特基二極體、MIM二極體、透納二極體或變阻器之相似行為之第一及第二存取裝置。
第10B圖至第10E圖之特定實施方式可如第11A圖至第11D圖所示來進一步修改。此處，用以形成存取裝置之n型摻雜之金屬氧化物層958、957、962及963可分別如金屬氧化物層966、967、968及969一般保留未摻雜或固有。第11C圖及第11D圖之特定實施方式可如第12A圖及第12B圖所示來進一步修改。此處保留為未摻雜或固有之金屬氧化物層968及969可替代地分別係n型摻雜為金屬氧化物層970及972。
根據一實施例，層957、958、962、963、970及972可包含摻雜（例如，n型或p型摻雜）有鉍（或其他摻雜劑）以使形成之存取裝置具有與藉由層954及956形成的CES裝置之操作電壓匹配之閾值偏壓的特定金屬氧化物（例如，如上所述之氧化鋅或其他金屬氧化物）。相似地，當上文參考第10A圖至第10E圖、第11A圖至第11D圖、第12A圖及第12B圖論述之特定實施方式論述由沉積之金屬氧化物層形成存取裝置時，層957、958、962、963、966、967、968、970及972可交替地由沉積具有使閾值偏壓與藉由層954及956形成的CES裝置之操作電壓匹配之適當摻雜的多晶矽形成。
如上文所指出，在一替代實施例中，層954可係n型摻雜而非p型摻雜。在此特定實施方式中，層957、958、962、963、970及972可係p型摻雜而非n型摻雜。
第13圖描繪包括CES裝置(諸如CES裝置1051及1052)之交叉點陣列的示例可程式化織構之實施例1000。在一實施例中，可程式化織構(諸如可程式化織構1000）可包含交叉點CES記憶體陣列。在一實施例中，導電接線1010-1、1010-2、及1010-3可實質上彼此平行定位。相似地，導電接線1020-1、1020-2、及1020-3可實質上彼此平行定位，且導電接線1030-1、1030-2、及1030-3可實質上彼此平行定位。此外，在一實施例中，導電接線1010可實質上與導線1020正交定位。導電接線1030亦可實質上與導電接線1020正交定位。在一特定實施方式中，例如，二極體1041及1042可如上文參考第10A圖至第10E圖、第11A圖至11D圖、第12A圖及第12B圖所論述而形成。
在一實施例中，CES裝置（諸如CES裝置1051及1052）可與存取裝置（諸如二極體1041及1042）組合以形成可操作為記憶體單元之CES/存取裝置對。在一實施例中，歸因於在可將電壓施加至對應CES裝置（諸如CES裝置1051及/或1052）之前必須達成用以導致電流流過該二極體之充分電壓之特性，存取裝置（諸如二極體1041及/或1042）可幫助降低洩漏電流。如上文所提及，與對應CES裝置（諸如CES裝置1051及/或1052）成對之存取裝置（諸如二極體1041及/或1042）可被稱為偏置二極體。在一實施例中，存取裝置（諸如二極體1041及/或1042）可包含肖特基二極體，儘管所請求標的不限於在此態樣中之範圍。
在一實施例中，交叉點記憶體陣列（諸如交叉點CES記憶體陣列1000）可包含可完全定址之三維CES記憶體陣列。在一實施例中，例如，獨立位元位置可根據包含x、y、及z分量的位址規定。在一實施例中，於導電接線之獨立交點處，CES裝置（諸如CES裝置1051）可與存取裝置（諸如二極體1041）成對。例如，CES/存取裝置對可位於導電接線1010-1、1010-2、1010-3與導電接線1020-1、1020-2、1020-3之交點處，並且位於導電接線1020-1、1020-2、1020-3與導電接線1030-1、1030-2、1030-3之交點處。此外，在一實施例中，導電接線1020-1、1020-2、1020-3可包含字線。在一實施例中，導電接線1010-1、1010-2、1010-3及導電接線1030-1、1030-2、1030-3可包含位元線。
儘管示例交叉點CES記憶體陣列1000被描繪為包含三個金屬層，其包括導電接線1010、1020、及1030，但是其他實施例可包含更少金屬層或更多金屬層。在一或更多個實施例中，獨立金屬層可包括任何數量之導電接線。例如，交叉點CES記憶體陣列（諸如交叉點CES記憶體陣列1000）可至少部分藉由調節用於獨立金屬層之導電接線之數量及/或藉由調節導電接線及/或CES裝置之層數量來縮放至所要之儲存容量。
在一實施例中，CES記憶體單元可包含一或更多個記憶體元件（例如，非揮發性記憶體元件），其包含CES裝置(諸如CES 1051)。在此情境中，本文所指之「記憶體單元」包含能夠將值、符號或參數表示為狀態之電路或電路之部分。例如，記憶體單元可包含能夠將值、符號或參數表示為該CES記憶體裝置之阻抗狀態之一或更多個CES記憶體裝置。例如，可藉由在「寫入操作」中獨立控制跨越導電接線1020-1及1010-1施加之電壓及電流將記憶體元件（諸如CES 1051）置於特定記憶體狀態（例如，較低阻抗狀態或較高阻抗狀態）。在一實施例中，此寫入操作可藉由施加訊號執行，控制該訊號以提供跨越CES 1051之臨界電流及電壓以將CES 1051置於特定阻抗狀態。在另一態樣中，記憶體元件（諸如CES 1051）之阻抗狀態可在「讀取操作」中藉由跨越導電接線1020-1及1010-1施加讀取電壓而偵測或感測。在一實施例中，感測電路（未顯示）可至少部分基於在讀取操作中自位元線1010-1之電流量來偵測CES 1051之阻抗狀態。在一實施例中，輸出訊號可具有指示CES裝置1051之電流阻抗狀態（例如，作為「1」、「0」或其他符號）之電壓。當然，所請求標的不限於在此等態樣中之範圍。
在其中CES裝置至少部分用作記憶體單元及/或與記憶體單元相關之電路系統的一或更多個實施例中，可實現與結合習知及/或先前記憶體技術之記憶體電路相比之優點。例如，作為改良裝置可靠性及/或改良之耐久性之結果，對耗損平衡及/或錯誤改正電路系統之需求可降低，且成本亦可降低。另外，因為可用於在CES裝置中形成接觸之廣泛金屬及/或導電材料，製造容易性可大幅度改良。此外，在一實施例中，處理溫度可相對較低，使CES裝置更易於處理。此外，例如，歸因於在小於托馬斯費米屏蔽長度之距離發生之開關事件，與先前及/或習知記憶體技術相比用於CES裝置之效能可係極其快速。另外，缺乏長絲（諸如可在一些電阻記憶體技術中形成）可導致改良之效能及/或可靠性。當然，此等僅係優於先前及/或習知記憶體技術之CES裝置可具有之實例優點，且所請求標的不限於在此等態樣中之範圍。
第14圖描繪包括CES裝置（諸如CES裝置1151及1152）之交叉點陣列的示例可程式化織構之實施例1100。在一實施例中，交叉點陣列1100可包含交叉點CES記憶體陣列。示例交叉點CES記憶體陣列1100可具有與上文所論述之示例陣列1000相同之一些元件。例如，提供若干層導電接線，諸如導電接線1110、1120、及1130。在一實施例中，導電接線1110-1、1110-2、及1110-3可實質上彼此平行定位。相似地，導電接線1120-1、1120-2、及1120-3可實質上彼此平行定位，且導電接線1130-1、1130-2、及1130-3可實質上彼此平行定位。此外，在一實施例中，導電接線1110可實質上與導線1120正交定位。導電接線1130亦可實質上與導電接線1120正交定位。此外，在一實施例中，導電接線1120可包含字線。在一實施例中，導電接線1110及1130可包含位元線。
此外，與上文所描述之示例交叉點CES記憶體陣列1000相似，示例陣列1100之CES/存取點對可位於導電接線1110-1、1110-2、1110-3與導電接線1120-1、1120-2、1120-3之交點處，及導電接線1120-1、1120-2、1120-3與導電接線1130-1、1130-2、1130-3之交點處。然而，例如交叉點CES記憶體陣列1100，CES/存取裝置堆疊可取向為使得單個導電接線（諸如字線1120-1）可控制與一對字元線（諸如導電接線1110-1及1130-1）相關之對兩個CES裝置（諸如CES裝置1151及1152）之存取，例如。因此，在一實施例中，程式化及/或讀取訊號至字線1120-1之施加連同位元線1110-1及1130-1之選擇可提供對CES裝置1151及1152之程式化及/或讀取存取。
在先前描述中，已經描述所請求標的之各態樣。出於解釋之目的，作為實例闡明細節，諸如數量、系統及/或配置。在其他實例中，省略及/或簡化熟知特徵以免混淆所請求標的。儘管本文已經圖示及/或描述了某些特徵，但本領域之一般技藝人士將會思及許多修改、替代、更改及/或等效。由此，將理解隨附申請專利範圍意欲涵蓋落入所請求標的中的全部修改及/或更改。
100‧‧‧CES裝置101‧‧‧導電端子102‧‧‧材料103‧‧‧導電端子110‧‧‧示例符號210‧‧‧可變電阻器220‧‧‧可變電容器302‧‧‧讀取訊窗304‧‧‧曲線之部分/區域306‧‧‧曲線之部分/區域308‧‧‧點309‧‧‧點310‧‧‧寫入訊窗314‧‧‧點316‧‧‧點400‧‧‧積體電路401‧‧‧積體電路402‧‧‧積體電路410‧‧‧CES裝置420‧‧‧金屬化層430‧‧‧通孔440‧‧‧連接器450‧‧‧基板500‧‧‧積體電路510‧‧‧CES裝置520‧‧‧金屬化層530‧‧‧通孔540‧‧‧連接器600‧‧‧可程式化織構601-1‧‧‧導電接線601-2‧‧‧導電接線601-n‧‧‧導電接線602-1‧‧‧導電接線602-2‧‧‧導電接線602-m‧‧‧導電接線603-1‧‧‧導電接線603-2‧‧‧導電接線603-n‧‧‧導電接線604-1‧‧‧導電接線604-2‧‧‧導電接線604-m‧‧‧導電接線610‧‧‧CES裝置620‧‧‧CES裝置630‧‧‧CES裝置651‧‧‧坐標軸700‧‧‧示例複合裝置710‧‧‧電流源720‧‧‧CES800‧‧‧示例複合裝置810‧‧‧二極體811‧‧‧端子812‧‧‧端子820‧‧‧CES830‧‧‧VDD900‧‧‧曲線901‧‧‧曲線902‧‧‧曲線903‧‧‧曲線952‧‧‧端子954‧‧‧層956‧‧‧層957‧‧‧金屬氧化物層958‧‧‧層960‧‧‧金屬層962‧‧‧層963‧‧‧n型層964‧‧‧金屬層966‧‧‧金屬氧化物層967‧‧‧金屬氧化物層968‧‧‧金屬氧化物層969‧‧‧金屬氧化物層970‧‧‧金屬氧化物層972‧‧‧金屬氧化物層1000‧‧‧可程式化織構1010-1‧‧‧導電接線1010-2‧‧‧導電接線1010-3‧‧‧導電接線1020-1‧‧‧導電接線1020-2‧‧‧導電接線1020-3‧‧‧導電接線1030-1‧‧‧導電接線1030-2‧‧‧導電接線1030-3‧‧‧導電接線1041‧‧‧二極體1042‧‧‧二極體1051‧‧‧CES裝置1052‧‧‧CES裝置1100‧‧‧可程式化織構1110-1‧‧‧導電接線1110-2‧‧‧導電接線1110-3‧‧‧導電接線1120-1‧‧‧導電接線1120-2‧‧‧導電接線1120-3‧‧‧導電接線1130-1‧‧‧導電接線1130-2‧‧‧導電接線1130-3‧‧‧導電接線1151‧‧‧CES裝置1152‧‧‧CES裝置
所請求標的在本說明書之結束部分特定指出並明確要求保護。然而，當結合附圖一起閱讀時，參考下文詳細描述可最佳地理解組織及/或操作方法二者，以及其目的、特徵、及/或優點，其中：
第1A圖根據一實施例圖示包含相關電子材料之相關電子開關裝置之示例實施例的方塊圖。
第1B圖描繪用於相關電子開關之示例符號。
第2圖係根據一實施例的相關電子開關之等效電路之示意圖。
第3圖根據一實施例圖示針對相關電子開關之電流密度對電壓之曲線。
第4A圖係根據一實施例描繪包括相關電子開關之示例積體電路之一部分的橫截面圖之圖解。
第4B圖係根據一實施例之描繪包括相關電子開關之示例積體電路之一部分的橫截面圖之圖解。
第4C圖係根據一實施例描繪包括相關電子開關之示例積體電路之一部分的橫截面圖之圖解。
第4D圖係根據一實施例描繪包括複數個相關電子開關之示例積體電路之一部分的橫截面圖之圖解。
第5圖係根據一實施例描繪包括位於多級可程式化織構處的複數個相關電子開關之示例積體電路之一部分的橫截面圖之圖解。
第6圖根據一實施例描繪包括相關電子開關裝置之交叉點陣列的示例可程式化織構。
第7圖根據一實施例描繪示例複合裝置之示意圖。
第8圖根據一實施例描繪包含二極體之複合裝置之示意圖。
第9圖根據一實施例圖示一示例曲線，描繪表示針對包括二極體之示例複合裝置所收集之資料之示例電流對電壓曲線。
第10A圖至第10E圖根據一實施例圖示與存取裝置整合之相關電子開關裝置之結構。
第11A圖至第11D圖根據一實施例圖示與存取裝置整合之相關電子開關裝置之結構。
第12A圖與第12B圖根據一實施例圖示與存取裝置整合之相關電子開關裝置之結構。
第13圖根據一實施例描繪包括相關電子開關裝置之交叉點陣列的示例可程式化織構。
第14圖根據一實施例描繪包括相關電子開關裝置之交叉點陣列的示例可程式化織構。
在下文詳細描述中參考附圖，附圖形成本發明之一部分，其中在全圖中相同參考元件可指相同部分以指示相應及/或類似部件。應瞭解在該等圖中圖示之部件不必按比例繪製，諸如出於簡潔及/或清晰說明之目的。例如，一些部件之尺寸可相對於其他部件放大。此外，應理解可採用其他實施例。此外，可在不脫離所請求標的之情況下做出結構變化及/或其他變化。亦應注意方向及/或參考，例如，諸如上、下、頂部、底部、等等，可用於方便論述附圖及/或並不意欲限制所請求標的之應用。由此，下文詳細描述並非限制所請求標的及/或等效形式。
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100:CES裝置
101:導電端子
102:材料
103:導電端子

Claims (22)

  1. 一種對一相關電子開關(CES)的存取裝置，其包含：一或更多個第一層，該一或更多個第一層包含金屬化合物以形成該CES；一或更多個端子；以及金屬化合物的一或更多個第二層，該一或更多個第二層設置在該一或更多個端子之一第一端子與該一或更多個第一層之間，以形成對該CES之一第一存取裝置，其中該一或更多個第一層及該一或更多個第二層係由一相關電子材料(CEM)形成，並且其中該一或更多個第一層係p型摻雜。
  2. 如請求項1所述之存取裝置，其中該第一存取裝置包含一P/N接面二極體、一肖特基能障二極體、一MIM二極體、一透納二極體或一變阻器、或其組合。
  3. 如請求項1所述之存取裝置，其中該一或更多個第二層包含摻雜有鉍之氧化鋅。
  4. 如請求項1所述之存取裝置，其中該裝置包含在一交叉點記憶體陣列中之一相關電子隨機存取記憶體(CeRAM)元件。
  5. 如請求項1所述之存取裝置，其中金屬化合物的該一或更多個第二層係n型摻雜。
  6. 如請求項1所述之存取裝置，其中金屬化合物的該一或更多個第二層包含處於一固有狀態之該CEM。
  7. 如請求項1所述之存取裝置，其進一步包含金屬化合物的一或更多個第三層，該一或更多個第三層設置在該一或更多個端子之一第二端子與金屬化合物的該一或更多個第一層之間，以形成對該CES之一第二存取裝置。
  8. 如請求項7所述之存取裝置，其中金屬化合物的該一或更多個第一層藉由一第一金屬層來與金屬化合物的該一或更多個第二層分離，並且其中金屬化合物的該一或更多個第一層藉由一第二金屬層來與金屬化合物的該一或更多個第三層分離。
  9. 如請求項7所述之存取裝置，其中金屬化合物的該一或更多個第二層及金屬化合物的該一或更多個第三層係n型摻雜。
  10. 如請求項7所述之存取裝置，其中金屬化合物的該一或更多個第二層及金屬化合物的該一或更多個第三層包含處於一固有狀態之該CEM。
  11. 如請求項7所述之存取裝置，其中金屬化 合物的該一或更多個第二層係n型摻雜並且其中該一或更多個第三層包含處於一固有狀態之該CEM。
  12. 如請求項1所述之存取裝置，其中該CES係回應於跨金屬化合物的該一或更多個第一層施加一第一電壓並維持穿過金屬化合物的該一或更多個第一層之一第一電流以將該CES置於一高阻抗或絕緣狀態；其中該CES係回應於跨金屬化合物的該一或更多個第一層施加一第二電壓並維持穿過金屬化合物的該一或更多個第一層之一第二電流以將該CES元件之該記憶體狀態置於一低阻抗或導電狀態；以及其中該CES元件之狀態係至少部分基於回應於跨金屬化合物的該一或更多個第一層施加一第三電壓而測得的穿過該存取裝置之一電流為可偵測的。
  13. 如請求項1所述之存取裝置，其中該一或更多個第一層包括一相關電子材料(CEM)，並且其中該CES包括一主體開關(bulk switch)，其中在該主體開關中，形成該一或更多個第一層的至少一者的大部分的CEM可在一絕緣及/或較高阻抗狀態與一導電及/或較低阻抗狀態之間轉換，且其中該第一存取裝置具有一閾值偏壓，該閾值偏壓與該CES的一或更多個操作電壓匹配。
  14. 一種用於形成對一相關電子開關(CES)的一存取裝置的方法，其包含以下步驟：形成一或更多個第一層，該一或更多個第一層包含金屬化合物以建構該CES；以及在一第三層與金屬化合物的該一或更多個第一層之間形成材料的一或更多個第二層，以將一第一存取裝置提供至該CES，其中該第三層包含一金屬層以提供該CES之一第一端子。
  15. 如請求項14所述之方法，其中該第三層係在該一或更多個第二層上形成。
  16. 如請求項14所述之方法，其進一步包含以下步驟：在一第五層與該一或更多個第一層之間形成材料的一或更多個第四層，以將一第二存取裝置提供至該CES，其中該第五層包含一金屬層以提供該CES之一第二端子。
  17. 如請求項14所述之方法，其中該一或更多個第二層包含一金屬氧化物。
  18. 如請求項14所述之方法，其中該一或更多個第二層包含一多晶矽。
  19. 如請求項14所述之方法，其中該一或更多個第二層係n型摻雜或p型摻雜。
  20. 如請求項14所述之方法，其中該一或更多 個第一層包括一相關電子材料(CEM)，並且其中該CES包括一主體開關(bulk switch)，其中在該主體開關中，形成該一或更多個第一層的至少一者的大部分的CEM可在一絕緣及/或較高阻抗狀態與一導電及/或較低阻抗狀態之間轉換，且其中該第一存取裝置具有一閾值偏壓，該閾值偏壓與該CES的一或更多個操作電壓匹配。
  21. 如請求項20所述之方法，其中該一或更多個第一層的該至少一者係p型摻雜。
  22. 一種對一相關電子開關(CES)的存取裝置，其包含：一或更多個第一層，該一或更多個第一層包含金屬化合物以形成該CES；一或更多個端子；以及金屬化合物的一或更多個第二層，該一或更多個第二層設置在該一或更多個端子之一第一端子與該一或更多個第一層之間，以形成對該CES之一第一存取裝置，其中該第一層包括處於一固有狀態的該CEM，並且其中該第二層及該第三層係n型摻雜。
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