TWI711172B - 具有均勻感光區陣列的成像裝置 - Google Patents

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Abstract

本揭露的各種實施例涉及一種包括第一對光探測器及第 二對光探測器的畫素感測器。所述畫素感測器包括位於半導體基底中的第一對光探測器及第二對光探測器。第一對光探測器相對於定位在第一對光探測器之間的中點處的第一線而呈反射對稱。第二對光探測器相對於在中心點處與第一線相交的第二線而呈反射對稱。上覆在半導體基底上的第一組多個電晶體在水平方向上相對於第一對光探測器偏置。上覆在半導體基底上的第二組多個電晶體在水平方向上相對於所述第一組多個電晶體偏置。第一對光探測器及第二對光探測器在水平方向上位於所述第一組多個電晶體與所述第二組多個電晶體之間。所述第一組多個電晶體與所述第二組多個電晶體相對於中心點而呈點對稱。

Description

具有均勻感光區陣列的成像裝置
本發明實施例涉及具有均勻感光區陣列的成像裝置。
許多當今的電子裝置(例如，數位照相機、光學成像裝置等)包括圖像感測器(image sensor)。圖像感測器將光學圖像(optical image)轉換為可被表示成數位圖像(digital image)的數位資料。圖像感測器包括畫素感測器(pixel sensor)的陣列，畫素感測器是用於將光學圖像轉換成數位資料的單位裝置。畫素感測器的一些類型包括電荷耦合裝置(charge-coupled device，CCD)圖像感測器及互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)圖像感測器(CMOS image sensor，CIS)。相比於CCD類型的畫素感測器，CIS類型的畫素感測器因功耗低、尺寸小、資料處理快、資料直接輸出及製造成本低而受到青睞。
本發明實施例提供一種畫素感測器，所述畫素感測器包括第一對光探測器、第二對光探測器、第一組多個電晶體、及第二 組多個電晶體。第一對光探測器位於半導體基底中，其中所述第一對光探測器相對於定位在所述第一對光探測器之間的中點處的第一線而呈反射對稱。第二對光探測器位於所述半導體基底中，其中所述第一對光探測器與所述第二對光探測器相對於第二線而呈反射對稱，其中所述第二線在中心點處與所述第一線相交。第一組多個電晶體設置在所述半導體基底之上，在水平方向上相對於所述第一對光探測器偏置。第二組多個電晶體設置在所述半導體基底之上，在水平方向上相對於所述第一組多個電晶體偏置，其中所述第一對光探測器及所述第二對光探測器在水平方向上位於所述第一組多個電晶體與所述第二組多個電晶體之間。其中，所述第一組多個電晶體與所述第二組多個電晶體相對於所述中心點而呈點對稱。
本發明實施例提供一種圖像感測器，所述圖像感測器包括基底、畫素區、第一組多個電晶體、第二組多個電晶體、深溝渠隔離結構、及內連線結構。基底具有前側及與所述前側相對的背側。畫素區設置在所述基底內且包括第一組兩個光探測器及第二組兩個光探測器，所述第一組兩個光探測器在水平方向上設置在所述第二組兩個光探測器旁邊，所述第一組兩個光探測器及所述第二組兩個光探測器各自被配置成將從所述背側進入所述基底的輻射轉換成電訊號。第一組多個電晶體位於所述基底的所述前側之上，在水平方向上鄰近於所述第一組兩個光探測器，被配置成從所述第一組兩個光探測器接收所述電訊號。第二組多個電晶體位於所述基底的所述前側之上，在水平方向上鄰近於所述第二組兩個光探測器，被配置成從所述第二組兩個光探測器接收所述電訊 號，其中所述第一組多個電晶體與所述第二組多個電晶體位於所述畫素區的相對兩側上。深溝渠隔離結構包圍所述第一組多個電晶體及所述第二組多個電晶體的外周界，從所述基底的所述背側延伸到位於所述基底內的位置。內連線結構包括多個導電導線及多個通孔，上覆在所述基底的所述前側上且電耦合到所述第一組兩個光探測器及所述第二組兩個光探測器以及所述第一組多個電晶體及所述第二組多個電晶體。其中，所述第一組多個電晶體及所述第二組多個電晶體以及所述內連線結構相對於所述畫素區的中心點而呈旋轉對稱。
本發明實施例提供一種形成畫素感測器的方法，所述方法包括：在半導體基底中形成具有第一摻雜類型的經摻雜阱區；在所述經摻雜阱區中形成具有與所述第一摻雜類型不同的第二摻雜類型的多個光探測器集極區，其中所述多個光探測器集極區中的每一光探測器集極區的中心點相對於所述經摻雜阱區的中心點的距離實質上相等；在所述經摻雜阱區中的所述多個光探測器集極區之間形成浮動擴散節點；形成在水平方向上相對於所述經摻雜阱區偏置的多個畫素裝置電晶體，其中所述多個畫素裝置電晶體相對於所述經摻雜阱區的所述中心點而呈點對稱；以及在所述多個光探測器集極區之上形成多個轉移電晶體，其中所述多個轉移電晶體及所述多個光探測器集極區相對於和所述經摻雜阱區的所述中心點相交的實質上的直線而呈反射對稱。
100a、200:畫素感測器
101a:中心點
102:半導體基底
102b:背側
102f:前側
106a:光探測器/第一光探測器
106b:光探測器/第二光探測器
106c:光探測器/第三光探測器
106d:光探測器/第四光探測器
107:畫素感測器阱區
108:光探測器集極區
109:反射器
110:深溝渠隔離(DTI)結構
118:浮動擴散節點
120:第一實質上為直線的軸
122:第二實質上為直線的軸
123:第三實質上為直線的軸
124:轉移電晶體
126:轉移電晶體閘極電極
127:轉移電晶體側壁間隔壁
128:轉移電晶體閘極介電質
130a:第一畫素裝置區
130b:第二畫素裝置區
132a:第一重置電晶體
132b:第二重置電晶體
134a:第一源極隨耦器電晶體
134b:第二源極隨耦器電晶體
136a:第一列選擇電晶體
136b:第二列選擇電晶體
138:畫素裝置閘極電極
139:畫素裝置閘極介電質
140:畫素裝置側壁間隔壁
142:源極/汲極區/第一源極/汲極區/第二源極/汲極區
144:畫素裝置區隔離結構
150:金屬導線
152:金屬觸點
160:微透鏡
162:彩色濾光片
164:減反射層
166:部分深度深溝渠隔離結構
167:內連線結構
168:層間介電(ILD)結構
170:金屬間介電(IMD)結構
202a、202b、202c:層間介電層
204:金屬通孔
300a:電路圖/電路
301:電荷收集電路
302:TX1節點
304:TX2節點
306:TX3節點
308:TX4節點
310:接地節點
312:第一節點
314:預充電電路
316:重置閘極節點
318:電源節點
319:電荷轉移電路
320:位線
322、Vout:輸出節點
1100:流程圖
1102、1104、1106、1108、1110、1112、1114、1116、1118、1120:動作
A-A’、B-B’、C-C’、D-D’:線
RSTG:重置閘極
SELG:選擇閘極
Vdd:供應電壓
x、y、z:軸
結合附圖閱讀以下實施方式，會最佳地理解本發明實施 例之態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。實際上，為了清楚起見，可以任意增加或減少各種特徵的尺寸。
圖1A至圖1D示出相對於多個光探測器(photodetector)的中心點而對稱的畫素感測器的各種視圖。
圖2A至圖2B示出圖1A至圖1D所示畫素感測器的一些實施例的各種視圖。
圖3A示出圖1A所示畫素感測器的一些實施例的電路圖。
圖3B示出圖1A所示畫素感測器的一些實施例的佈局圖。
圖4A至圖4B到圖10A至圖10B示出形成圖1A所示畫素感測器的方法的一些實施例的一系列各種視圖。
圖11示出形成圖1A所示畫素感測器的方法的一些實施例的流程圖。
現將參照圖式闡述本揭露，其中通篇中使用相同的參考編號來指代相同的元件，且其中所說明的結構並非按比例繪製。應知，此詳細說明及對應的圖並不以任何方式限制本揭露的範圍，且應知，所述詳細說明及各圖僅提供幾個實例以說明使本揭露概念可得以自我顯露的一些方式。
本揭露提供用於實作本公開內容的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第 一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於闡述，本文中可能使用例如“下方(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一些互補金屬氧化物半導體圖像感測器(CIS)具有畫素感測器陣列。畫素感測器使用光探測器記錄入射輻射(radiation)(例如，可見光)，且利用設置在半導體基底的前側上的多個畫素裝置(例如，轉移電晶體(transfer transistor)、重置電晶體(reset transistor)、源極隨耦器電晶體(source-follower transistor)和/或列選擇電晶體(row-select transistor))促進對所述記錄的數位讀出(digital readout)。一些畫素感測器包括光探測器陣列(例如，2×2的光探測器畫素感測器)。在此種畫素感測器中，光探測器集極區(photodetector collector region)(每一區對應於光探測器陣列中的一個光探測器)設置在半導體基底的畫素感測器阱區(well region)中。深溝渠隔離(Deep trench isolation，DTI)結構將畫素感測器 陣列中的每一畫素感測器的畫素感測器阱區分隔開。內連線結構(例如，多個金屬導線及多個金屬通孔)提供與所述畫素感測器陣列和/或所述多個畫素裝置的電耦合。內連線結構上覆在半導體基底的前側上。多個金屬反射器上覆在半導體基底的前側上，所述多個金屬反射器被配置成將入射輻射反射回光探測器集極區。由於裝置按比例減小，因此各別畫素感測器具有更小的尺寸且更靠近於彼此，且因此供每一光探測器集極區用的空間更為有限。
以上畫素感測器面臨的一個挑戰是跨越畫素感測器陣列的非均勻畫素到畫素的敏感性(non-uniform pixel-to-pixel sensistivity)。非均勻畫素到畫素的敏感性是由於多個內連線結構、多個金屬反射器及多個畫素裝置在畫素感測器阱區之上/周圍的放置缺乏對稱性(symmetry)而造成。這種對稱性的缺乏使設置在每一光探測器集極區上的入射輻射的幅值(magnitude)和/或相位(phase)不均衡。舉例來說，當入射輻射設置在半導體基底的背側(所述背側與前側相對)上時，所述入射輻射擊中光探測器集極區。然而，入射輻射的一部分穿過半導體基底而輻射到半導體基底的前側且與位於所述多個畫素裝置及內連線結構內的導電材料相互作用(interact)(從所述導電材料反射和/或被所述導電材料吸收)。所述多個畫素裝置及內連線結構中的非對稱佈局使跨越光探測器集極區的相互作用(interaction)不均衡，從而使得當對第一光探測器集極區與第二光探測器集極區呈現相等的入射光量時，第一光探測器集極區將比鄰近的第二光探測器集極區接收更少的入射輻射。在又一實例中，2×2的光探測器畫素感測器可排列成拜耳圖案(Bayer pattern)，所述拜耳圖案是由紅色光探測器、藍色光探測 器、第一綠色光探測器(Gr)及第二綠色光探測器(Gb)組成。隨著光探測器集極區的尺寸減小，缺乏跨越畫素感測器陣列的對稱性使第一綠色光探測器與第二綠色光探測器之間的敏感性不均衡。第一綠色光探測器與第二綠色光探測器之間的敏感性不均衡可能例如在從2×2的光探測器畫素感測器生成的圖像中造成顯著的固定圖案雜訊(fixed-pattern noise，FPN)。
本揭露涉及一種具有多個光探測器的畫素感測器。畫素感測器使用所述多個光探測器記錄入射輻射，且利用多個畫素裝置促進對所述記錄的數位讀出。上覆在畫素感測器上的內連線結構提供與所述多個光探測器及所述多個畫素裝置的電耦合。多個反射器上覆在所述多個光探測器上。畫素感測器被深溝渠隔離結構環繞。所述內連線結構、所述多個反射器及所述多個畫素裝置相對於所述多個光探測器的中心點而呈點對稱。前述結構及裝置的點對稱可例如使前述結構及裝置的材料與入射輻射之間的相互作用(反射和/或吸收)均勻，從而使得每一光探測器接收近似相同的入射輻射幅值和/或入射輻射相位。在一些實例中，可存在由此種前述畫素感測器構成的陣列，從而使得每一畫素感測器的對稱可緩解跨越畫素感測器陣列的非均勻畫素到畫素的敏感性。隨著各別畫素感測器具有更小的尺寸且更靠近於彼此，跨越畫素感測器陣列的非均勻畫素到畫素的敏感性得以緩解的程度提高。因此，點對稱提高了跨越畫素感測器陣列的均勻性，從而緩解由畫素感測器生成的圖像中的顯著的固定圖案雜訊。
圖1A至圖1D示出畫素感測器100a的一些實施例的各種視圖，畫素感測器100a相對於多個光探測器106a至106d的中 心點101a而對稱。圖1A示出從半導體基底102的前側102f觀察到的畫素感測器100a的佈局圖。圖1B示出沿圖1A所示的線A-A’所截取的剖視圖。圖1C示出沿圖1A所示的線B-B’所截取的剖視圖。圖1D示出沿圖1A所示的線C-C’所截取的剖視圖。
如圖1A中所示，畫素感測器100a包括畫素感測器阱區107，畫素感測器阱區107設置在半導體基底102中。在一些實施例中，半導體基底102包括任意類型的半導體本體(例如，單晶矽(monocrystalline silicon)/塊狀CMOS(CMOS bulk)、矽鍺(SiGe)、絕緣體上矽(silicon on insulator，SOI)等)。畫素感測器阱區107是半導體基底102中具有第一摻雜類型(例如，p型摻雜)的區域。
所述多個光探測器106a至106d設置在半導體基底102中。在一些實施例中，畫素感測器100a排列成陣列，所述陣列包括由相似的畫素感測器構成的多個列(例如，沿x軸)及多個行(例如，沿y軸)。在又一些實施例中，所述陣列中的畫素感測器100a分別通過深溝渠隔離(DTI)結構110而與鄰近的畫素感測器分隔開。深溝渠隔離結構110從半導體基底102的前側102f延伸到半導體基底102的背側102b。光探測器106a至106d被配置成吸收入射輻射(例如，光子)並產生對應於所述入射輻射的相應電訊號。在一些實施例中，光探測器106a至106d中的每一者包括光探測器集極區108，光探測器集極區108設置在畫素感測器阱區107中。光探測器集極區108是半導體基底102中具有與第一摻雜類型相反的第二摻雜類型(例如，n型摻雜)的分立的區域。在一些實施例中，在每一光探測器集極區108內形成有耗盡區 (depletion region)(例如，由於光探測器集極區108與畫素感測器阱區107之間的p-n接面(p-n junction))。
所述多個光探測器106a到106d包括第一光探測器106a、第二光探測器106b、第三光探測器106c及第四光探測器106d。在一些實施例中，第一實質上為直線的軸120在第一方向上(例如，沿x軸)延伸且與光探測器106a至106d的中心點101a相交。第二實質上為直線的軸122在與第一實質上為直線的軸120垂直的第二方向上(例如，沿y軸)延伸且與光探測器106a至106d的中心點101a相交。第三實質上為直線的軸123在與第一實質上為直線的軸120及第二實質上為直線的軸122垂直的第三方向上(例如，沿z軸)延伸且與光探測器106a至106d的中心點101a相交。在一些實施例中，光探測器106a至106d相對於第一實質上為直線的軸120而呈反射對稱(reflection symmetric)。本文中使用的反射對稱被定義為可沿對稱線將一個結構和/或一組結構劃分成兩部分，從而當沿對稱線折疊時，使得一個部分與另一部分重合(coincide)。舉例來說，對於呈反射對稱的結構和/或一組結構，如果對稱線是在所述結構的中點和/或所述一組結構之間的中點處繪製且所述結構和/或所述一組結構在對稱線之上對折，則對折的兩半將為相同的。此外，本文中使用的反射對稱設想在呈反射對稱的所述結構和/或所述一組結構的點和/或部分中可存在例如由於容差(例如，在裝置形成期間)而造成的一些小的不對稱。在又一些實施例中，光探測器106a至106d相對於第二實質上為直線的軸122而呈反射對稱。在再一些實施例中，第一光探測器106a與第四光探測器106d相對於第三實質上為直線的軸123而呈反射對 稱。在一些實施例中，第二光探測器106b與第三光探測器106c相對於第三實質上為直線的軸123而呈反射對稱。在又一些實施例中，光探測器106a至106d的中心相對於光探測器106a至106d的中心點101a的距離相等。在一些實施例中，畫素感測器阱區107的中心設置在光探測器106a至106d的中心點101a處。
光探測器106a至106d相對於前述實質上為直線的軸(例如，第一實質上為直線的軸120、第二實質上為直線的軸122及第三實質上為直線的軸123)的對稱會緩解跨越光探測器106a至106d的非均勻光探測器到光探測器的敏感性(non-uniform photodetecto-to-photodetector sensitivity)。隨著畫素感測器100a的尺寸減小以及光探測器106a至106d變得更靠近到一起，非均勻光探測器到光探測器敏感性得以緩解的程度提高。舉例來說，在一些實施例中，如果光探測器106a至106d被排列成拜耳圖案，則第一光探測器106a可被配置成藍色光探測器，第二光探測器106b可被配置成第一綠色光探測器(Gb)，第三光探測器106c可被配置成第二綠色光探測器(Gr)，且第四光探測器106d可被配置成紅色光探測器。跨越光探測器106a至106d的對稱會緩解第一綠色光探測器(Gb)(例如，第二光探測器106b)與第二綠色光探測器(Gr)(例如，第三光探測器106c)之間敏感性的不均衡。第一綠色光探測器(Gb)與第二綠色光探測器(Gr)之間的不均衡的緩解得以減少由畫素感測器100a生成的圖像中顯著的固定圖案雜訊。
在又一些實施例中，在光探測器106a至106d中的每一者之上設置有多個轉移電晶體。所述多個轉移電晶體相對於光探 測器106a至106d的中心點101a而呈點對稱(point symmetric)。本文中使用的點對稱被定義成將一個結構和/或一組結構的每個點和/或部分在相反的方向上在相對於相應中心點為相同距離處具有匹配的點和/或部分。此外，本文中使用的點對稱設想在呈點對稱的所述結構和/或所述一組結構的點和/或部分中可存在例如由於容差(例如，在裝置形成期間)而造成的一些小的不對稱。每一轉移電晶體的中心相對於光探測器106a至106d的中心點101a的距離相等。在一些實施例中，在半導體基底102的前側102f之上設置有多個金屬反射器(metal reflector)。金屬反射器相對於光探測器106a至106d的中心點101a而呈點對稱。在又一些實施例中，在半導體基底102的前側102f上、深溝渠隔離結構110的內側壁內設置有多個畫素裝置(例如，一個或多個電晶體、一個或多個變容管(varactor)、一個或多個浮動節點(floating node)、一個或多個電阻器等)。所述多個畫素裝置相對於光探測器106a至106d的中心點101a而呈點對稱。在半導體基底102的前側102f上上覆有包括多個金屬觸點、多個金屬導線及金多個屬通孔的內連線結構。內連線結構可包括在垂直方向上彼此偏置的多個金屬層(例如，包括第一組多個金屬導線的第一金屬層M1在垂直方向上位於半導體基底102的前側102f與包括第二組多個金屬導線的第二金屬層M2之間)。位於深溝渠隔離結構110的外側壁內的內連線結構的金屬觸點、金屬導線及金屬通孔相對於光探測器106a至106d的中心點101a而呈點對稱。
當入射輻射設置在畫素感測器100a上時，所述入射輻射將與鄰近於光探測器106a至106d的前述結構(例如，電晶體、 畫素裝置及金屬內連線結構(例如金屬觸點、金屬通孔及金屬導線))相互作用(例如，從前述結構反射和/或被前述結構吸收)。與鄰近結構的相互作用將影響每一光探測器106a至106d將接收的入射輻射的量，從而影響由每一光探測器106a至106d所產生的電訊號。舉例來說，在一些實施例中，如果鄰近結構不相對於中心點101a而對稱，則設置在每一光探測器上的輻射的量將為非均勻的。舉例來說，金屬材料(例如氮化鉭)可與入射輻射相互作用(例如，吸收)，具有金屬鄰近於光探測器的結構的非均勻佈局可能導致到達具有較多鄰近金屬材料的光探測器的入射輻射比到達具有較少鄰近金屬材料的光探測器的入射輻射少。此非均勻性使光探測器到光探測器敏感性降低且可能導致固定圖案雜訊，因此使從光探測器再生的圖像的品質降低。因此，前述電晶體、畫素裝置及金屬結構(例如，金屬觸點、通孔及導線)的對稱會緩解跨越光探測器106a至106d而存在的非均勻光探測器到光探測器敏感性。這又可緩解由光探測器106a至106d生成的圖像中的顯著的固定圖案雜訊，從而使由光探測器106a至106d再生的圖像的品質提高。
以下段落概述鄰近於光探測器106a至106d的結構、裝置和/或區域的非限制性實例以及它們相對於光探測器106a至106d的中心點101a、第一實質上為直線的軸120、第二實質上為直線的軸122和/或第三實質上為直線的軸123的相應對稱類型。
畫素感測器阱區107中設置有浮動擴散節點118。浮動擴散節點118是半導體基底102的具有第二摻雜類型(例如，n型摻雜)的區域。浮動擴散節點118的中心點與光探測器106a至106d 的中心點101a對準。在一些實施例中，浮動擴散節點118的中心點相對於光探測器106a至106d的中心間隔開相等的距離。
在半導體基底102的前側102f上設置有多個轉移電晶體124。轉移電晶體124設置在浮動擴散節點118與每一光探測器106a至106d的中心之間。轉移電晶體124可選擇性地在光探測器106a至106d與浮動擴散節點118之間形成導電通道以將光探測器106a至106d中所累積的電荷(例如，通過吸收入射輻射)轉移到浮動擴散節點118。在一些實施例中，轉移電晶體124各自包括轉移電晶體閘極電極126，轉移電晶體閘極電極126設置在轉移電晶體閘極介電質128上，從而使得轉移電晶體閘極介電質128將轉移電晶體閘極電極126與半導體基底102的前側102f分隔開。沿轉移電晶體閘極電極126的側壁及轉移電晶體閘極介電質128的側壁設置有轉移電晶體側壁間隔壁127。在一些實施例中，所述多個轉移電晶體124相對於第二實質上為直線的軸122而呈反射對稱。在又一些實施例中，所述多個轉移電晶體124相對於第一實質上為直線的軸120而呈反射對稱。在再一些實施例中，轉移電晶體124的中心相對於光探測器106a至106d的中心點101a的距離相等。在一些實施例中，轉移電晶體124相對於光探測器106a至106d的中心點101a而呈點對稱。在一些實施例中，所述多個轉移電晶體的中心點與光探測器106a至106d的中心點101a對準。
在一些實施例中，在半導體基底102的前側102f之上設置有多個反射器(reflector)109。層間介電(inter-level dielectric，ILD)結構168將反射器109與半導體基底102的前側102f分隔 開。層間介電結構168可包括一個或多個經堆疊的層間介電層，所述一或多個經堆疊的層間介電層分別包含低介電常數(low-k)介電質(即，介電常數小於約3.9的介電質)、氧化物等。未在圖1A中示出層間介電結構168以更容易地看出設置在半導體基底102的前側102f之上的層及裝置的佈局。在一些實施例中，反射器109的底表面在水平方向上與轉移電晶體124的轉移電晶體閘極電極126的頂表面偏置且在垂直方向上與轉移電晶體124的轉移電晶體閘極電極126的頂表面對準。在又一些實施例中，反射器109分別在垂直方向上位於轉移電晶體124的頂表面與多個金屬層中的第一層的底表面之間，所述多個金屬層上覆在半導體基底102的前側102f上。在一些實施例中，反射器109包含金屬材料。反射器109被配置成反射設置在半導體基底102的背側102b上的入射輻射，所述入射輻射通過半導體基底102的前側102f返回到光探測器106a至106d。在一些實施例中，反射器109相對於第一實質上為直線的軸120而呈反射對稱。在又一些實施例中，反射器109相對於第二實質上為直線的軸122而呈反射對稱。在再一些實施例中，反射器109的中心相對於光探測器106a至106d的中心點101a的距離相等。
在畫素感測器阱區107與深溝渠隔離結構110之間在水平方向上存在第一畫素裝置區130a及第二畫素裝置區130b。可知，在第一畫素裝置區130a及第二畫素裝置區130b內可設置任何數目和/或類型(例如，一個或多個變容管、一個或多個浮動節點、一個或多個電阻器、一個或多個電容器等)的畫素裝置。因此，圖1A、圖1C及圖1D中的第一畫素裝置區130a及第二畫素裝置 區130b僅為非限制性實例。在一些實施例中，第一畫素裝置區130a包括第一重置電晶體132a、第一源極隨耦器電晶體134a和/或第一列選擇電晶體136a。在一些實施例中，第二畫素裝置區130b包括第二重置電晶體132b、第二源極隨耦器電晶體134b和/或第二列選擇電晶體136b。第一重置電晶體132a及第二重置電晶體132b、第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b以及第一列選擇電晶體136a及第二列選擇電晶體136b各自包括堆疊在畫素裝置閘極介電質139之上的畫素裝置閘極電極138。畫素裝置側壁間隔壁140分別沿畫素裝置閘極電極138的側壁及畫素裝置閘極介電質139的側壁設置。
第一重置電晶體132a及第二重置電晶體132b、第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b以及第一列選擇電晶體136a及第二列選擇電晶體136b各自包括設置在相應的畫素裝置閘極電極138相對兩側上的源極/汲極區142。在一些實施例中，源極/汲極區142是半導體基底102的具有第二摻雜類型(例如，n型摻雜)的區域。源極/汲極區142中的至少一個是由第一重置電晶體132a與第一源極隨耦器電晶體134a共用的共用源極/汲極區142。源極/汲極區142中的另一個是由第二重置電晶體132b與第二源極隨耦器電晶體134b共用的共用源極/汲極區142。源極/汲極區142中的另一個是由第一列選擇電晶體136a與第一源極隨耦器電晶體134a共用的共用源極/汲極區142。源極/汲極區142中的另一個是由第二列選擇電晶體136b與第二源極隨耦器電晶體134b共用的共用源極/汲極區142。半導體基底102中設置有畫素裝置區隔離結構144，且畫素裝置區隔離結構144分別設置 在位於第一畫素裝置區130a內及第二畫素裝置區130b內的電晶體的各側周圍。畫素裝置區隔離結構144被配置成在畫素感測器阱區107與第一畫素裝置區130a及第二畫素裝置區130b之間提供電隔離。
在一些實施例中，第一畫素裝置區130a內的裝置(例如，前述電晶體)被配置成控制第一光探測器106a及第二光探測器106b，且位於第二畫素裝置區130b內的裝置(例如，前述電晶體)被配置成控制第三光探測器106c及第四光探測器106d。在一些實施例中，位於第一畫素裝置區130a及第二畫素裝置區130b內的裝置相對於光探測器106a至106d的中心點101a而呈點對稱。舉例來說，第一重置電晶體132a及第二重置電晶體132b相對於中心點101a而呈點對稱，且第一重置電晶體132a的中心點與第二重置電晶體132b的中心點相對於中心點101a的距離相等。在又一些實例中，第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b相對於中心點101a而呈點對稱，且第一源極隨耦器電晶體134a的中心點與第二源極隨耦器電晶體134b的中心點相對於中心點101a的距離相等。在另一實例中，第一列選擇電晶體136a及第二列選擇電晶體136b相對於中心點101a而呈點對稱，且第一列選擇電晶體136a的中心點與第二列選擇電晶體136b的中心點相對於中心點101a的距離相等。在一些實施例中，第一畫素裝置區130a及第二畫素裝置區130b相對於光探測器106a至106d的中心點101a而呈二階旋轉對稱(second-order rotational symmetry或rotional symmetry of order 2)。
如果本文中使用的一個結構和/或一組結構相對於中心點 (例如，所述結構的中心點或所述一組結構的中心點)進行旋轉(小於完整的一圈，例如，小於360°)之後看上去相同，則所述結構和/或所述一組結構呈旋轉對稱(rotational symmetric)。另外，本文中使用的相對於中心點而呈X階(其中X是大於或等於1的整數)旋轉對稱的結構和/或一組結構在被旋轉超過完整的一圈(例如，大於360°)之前可繞所述中心點旋轉到X個不同的位置且在每一不同的位置處看上去相同。舉例來說，相對於中心點而呈3階(即，旋轉階數(order of rotation))旋轉對稱的結構和/或一組結構可在被旋轉超過完整的一圈(例如，大於360°)之前繞所述中心點旋轉到3個不同的位置且在每一不同的位置處看上去相同。在前述實施例中，所述結構和/或所述一組結構相對於中心點以120°(即，旋轉度數(degree of rotation))(例如，所述結構和/或所述一組結構可被旋轉120°且與進行120°旋轉之前看上去相同)旋轉而呈旋轉對稱。舉例來說，在一些實施例(例如圖1A所說明的實施例)中，所述多個光探測器106a至106d相對於中心點101a而呈四階旋轉對稱(即，以90°旋轉而呈旋轉對稱)。在又一些實例中，為確定所述結構和/或所述一組結構的旋轉度數，以所述旋轉階數除360°(例如，在前面的實例中：以4除360°等於90°)。此外，本文中使用的旋轉對稱設想在呈旋轉對稱的所述結構和/或所述一組結構的點和/或部分中可存在例如由於容差(例如，在裝置形成期間)而造成的一些小的不對稱。
在半導體基底102的前側102f上上覆有內連線結構167。內連線結構167包括層間介電結構168、金屬間介電(inter-metal dielectric，IMD)結構170、多個金屬觸點152及多個金屬導線150。 金屬間介電結構170環繞所述多個金屬導線150。金屬間介電結構170可包括一個或多個經堆疊的金屬間介電層，所述一或多個經堆疊的金屬間介電層分別包含low-k介電質(即，介電常數小於約3.9的介電質)、氧化物等。未在圖1A中示出金屬間介電結構170以更容易地看出設置在半導體基底102的前側102f之上的層及裝置的佈局。金屬導線150將轉移電晶體124及位於第一畫素裝置區130a及第二畫素裝置區130b內的電晶體電耦合到上覆多個金屬層。在一些實施例中，金屬觸點152從金屬導線150穿過層間介電結構168延伸到設置在半導體基底102之上/半導體基底102內的一個或多個電極、一個或多個源極/汲極區、和/或一個或多個浮動節點。在一些實施例中，所述多個金屬導線150及所述多個金屬觸點152相對於光探測器106a至106d的中心點101a而呈點對稱。在又一些實施例中，位於深溝渠隔離結構110的外側壁內的所述多個金屬導線150相對於中心點101a而呈點對稱。在一些實施例中，所述多個金屬導線150及所述多個金屬觸點152分別相對於中心點101a而呈二階旋轉對稱。在一些實施例中，所述多個金屬層150包括通過多個金屬通孔而在垂直方向上彼此偏置的多個垂直層。在一些實施例中，所述多個垂直層及所述多個金屬通孔相對於中心點101a而呈二階旋轉對稱。
前述電晶體、區域及金屬結構(例如，轉移電晶體124、反射器109、第一畫素裝置區130a及第二畫素裝置區130b、金屬導線150以及金屬觸點152、光探測器106a至106d)的對稱會緩解跨越光探測器106a至106d的非均勻光探測器到光探測器敏感性。這又可緩解由光探測器106a至106d生成的圖像中的顯著的 固定圖案雜訊，從而使從光探測器106a至106d再生的圖像的品質提高。
參照圖1B，在第二光探測器106b與第三光探測器106c之間設置有部分深度深溝渠隔離(partial-depth DTI)結構166。部分深度深溝渠隔離結構166被配置成將每一光探測器106a至106d的光探測器集極區108電隔離。鑒於深溝渠隔離結構110具有與半導體基底102的完整厚度對應的高度，部分深度深溝渠隔離結構166的高度小於半導體基底102的完整厚度且大於畫素裝置區隔離結構144的高度。減反射層164接觸畫素感測器阱區107及部分深度深溝渠隔離結構166。減反射層164被配置成減少由半導體基底102反射的入射輻射的量。在一些實施例中，減反射層164包含例如氧化物、高介電常數(high-k)介電質、氮化物等。在又一些實施例中，減反射層164可包括包含氧化物的第一層及包含high-k介電質的第二層，所述第一層堆疊在所述第二層上，反之亦然。
多個彩色濾光片162(例如，紅色濾光片、藍色濾光片、綠色濾光片等)直接接觸減反射層164。在一些實施例中，彩色濾光片162被排列成位於減反射層164下方的陣列。在此種實施例中，彩色濾光片162分別設置在光探測器106a至106d下方。彩色濾光片162分別被配置成傳輸入射輻射的特定波長。舉例來說，第一彩色濾光片(例如，紅色濾光片)可傳輸波長處於第一範圍內的光，而第二彩色濾光片(例如，藍色濾光片)可傳輸波長處於與第一範圍不同的第二範圍內的光。此外，在彩色濾光片162下方設置有多個微透鏡160。微透鏡160被配置成將入射輻射(例如， 光子)朝光探測器106a至106d聚焦。
圖2A至圖2B示出與圖1A至圖1D所示畫素感測器100a對應的畫素感測器200的一些實施例的各種視圖，其中所述多個轉移電晶體124包括具有平坦隅角的三角形狀。圖2B說明沿圖2A所示的線D-D’所截取的剖視圖。
如圖2A至圖2B中所示，所述多個轉移電晶體124、所述多個光探測器106a至106d及所述多個反射器109相對於第一實質上為直線的軸120及第二實質上為直線的軸122而呈反射對稱。所述多個金屬導線150、所述多個金屬觸點152及位於第一畫素裝置區130a及第二畫素裝置區130b內的多個畫素裝置(例如，電晶體)相對於光探測器106a至106d的中心點101a而呈點對稱。
參照圖2B，內連線結構167包括多個層間介電層202a至202c。在所述多個層間介電層202a至202c內、多個金屬導線150之間延伸有多個金屬通孔204。在一些實施例中，所述多個金屬通孔204可分別包含銅、鋁等。在一些實施例中，所述多個層間介電層202a至202c可分別包含low-k介電質(即，介電常數小於約3.9的介電質)、氧化物等。未在圖2A中示出層間介電層202a以更容易地看出設置在半導體基底102的前側102f之上的層及裝置的佈局。在一些實施例中，位於層間介電層202a至202c內的所述多個金屬通孔204及所述多個金屬導線150相對於光探測器106a至106d的中心點101a而呈點對稱。在又一些實施例中，所述多個金屬導線150及所述多個金屬通孔204相對於光探測器106a至106d的中心點101a而呈一階旋轉對稱。在再一些實施例 中，所述多個彩色濾光片162及所述多個微透鏡160相對於光探測器106a至106d的中心點101a而呈四階旋轉對稱。
圖3A示出圖1A所示畫素感測器100a的一些實施例的電路圖300a。圖3B示出圖1A所示畫素感測器100a的一些實施例的佈局圖。圖3B所示佈局圖示出位於光探測器106a至106d中和/或光探測器106a至106d周圍的區/層的佈局。在半導體基底102與端子和/或節點連接部之間示出有連接部。儘管未示出，然而半導體基底102與端子(terminal)和/或節點連接部(node connection)之間的連接部可例如通過上覆在半導體基底102內的源極/汲極區上的後端製程(back-end-of-line，BEOL)內連線結構(例如，圖1B至圖1D所示內連線結構167)及上覆在半導體基底102上的閘極端子(gate terminal)來實現。
電路圖300a表示對設置在光探測器106a至106d上的入射電磁輻射(electromagnetic radiation)的接收及處理的一些實施例。電荷收集電路(charge collection circuit)301包括所述多個光探測器106a至106d，所述多個光探測器106a至106d分別通過轉移電晶體124電耦合到第一節點312。電荷收集電路301被配置成將從光探測器106a至106d內的入射電磁輻射收集到的電荷轉移/移除到第一節點312。舉例來說，轉移電晶體124被配置成分別將從光探測器106a至106d的光探測器集極區108內的入射電磁輻射收集到的電荷移除/轉移到浮動擴散節點118。轉移電壓被施加到分別與轉移電晶體124的畫素裝置閘極電極138電耦合的TX1節點302、TX2節點304、TX3節點306及TX4節點308以控制電荷從光探測器106a至106d到第一節點312的轉移。在一些實 施例中，每一轉移電晶體124的第一源極/汲極區通過相應的光探測器106a至106d電耦合到接地節點(grounding node)310(接地節點310電耦合到接地/電性接地)且每一轉移電晶體124的第二源極/汲極區電耦合到第一節點312。在前述實施例中，轉移電晶體124彼此並行地電耦合。第一節點312電耦合到浮動擴散節點118、第一重置電晶體132a及第二重置電晶體132b的源極/汲極區142、以及第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b的畫素裝置閘極電極138。
預充電電路(pre-charge circuit)314包括彼此並行地電耦合的第一重置電晶體132a與第二重置電晶體132b。預充電電路314電耦合到電荷收集電路301的輸出端子(例如，第一節點312)。預充電電路314被配置成將第一節點312設定到初始充電狀態(例如，設定到第一電壓(例如5伏))。在電路300a的操作期間，第一節點312處的電壓可被設定到初始充電狀態和/或可相對於初始充電狀態有所波動，且預充電電路314可用於將第一節點312處的電壓設定回初始充電狀態。在一些實施例中，第一重置電晶體132a及第二重置電晶體132b的第一源極/汲極區142電耦合到第一節點312，且第一重置電晶體132a及第二重置電晶體132b的第二源極/汲極區142電耦合到電源節點(power supply node)318。在一些實施例中，電源節點318電耦合到供應電壓(Vdd)的電源(例如，直流(DC)電源)。在又一些實施例中，重置閘極(RSTG)電壓於重置閘極節點316處被施加到第一重置電晶體132a及第二重置電晶體132b的畫素裝置閘極電極138，從而施加電源節點318處的電壓到第一節點312。
電荷轉移電路(charge transfer cicuit)319包括與第二源極隨耦器電晶體134b及第二列選擇電晶體136b並行地電耦合的第一源極隨耦器電晶體134a及第一列選擇電晶體136a。電荷轉移電路319的輸入端子電耦合到預充電電路314的輸出端子(例如，第一節點312)。電荷轉移電路319的輸出端子電耦合到輸出節點322(例如，Vout或字元線(word line))。在電路300a的操作期間，如果第一節點312處的電荷電平(charge level)足夠高，則電荷轉移電路319被配置成根據第一列選擇電晶體136a及第二列選擇電晶體136b而選擇性地將電荷輸出到輸出節點322。在一些實施例中，第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b的第一源極/汲極區142各自電耦合到電源節點318。在又一些實施例中，第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b的第二源極/汲極區142分別電耦合到第一列選擇電晶體136a及第二列選擇電晶體136b的第一源極/汲極區142。第一列選擇電晶體136a及第二列選擇電晶體136b的第二源極/汲極區142各自電耦合到輸出節點322。選擇閘極(SELG)電壓被施加到位元線(bit line)320，位線320電耦合到第一列選擇電晶體136a及第二列選擇電晶體136b的畫素裝置閘極電極138。
在一些實施例中，第一重置電晶體132a、第一源極隨耦器電晶體134a及第一列選擇電晶體136a被配置成控制第一光探測器106a及第二光探測器106b。另外，第二重置電晶體132b、第二源極隨耦器電晶體134b及第二列選擇電晶體136b被配置成控制第三光探測器106c及第四光探測器106d。在又一些實施例中，第一畫素裝置區130a內的電晶體(例如，第一重置電晶體132a、 第一源極隨耦器電晶體134a及第一列選擇電晶體136a)與位於第二畫素裝置區130b內的相應電晶體(例如，第二重置電晶體132b、第二源極隨耦器電晶體134b及第二列選擇電晶體136b)並行地電耦合。
在一些實施例中，在電路300a的操作期間，如果在相應的轉移電晶體124被啟動的同時光探測器106a至106d的光探測器集極區108內的電荷電平足夠高，則第一源極隨耦器電晶體134a和/或第二源極隨耦器電晶體134b被啟動且電荷被根據用於定址的第一列選擇電晶體136a和/或第二列選擇電晶體136b的操作而選擇性地輸出。第一重置電晶體132a和/或第二重置電晶體132b可用於在入射輻射的曝光週期期間將光探測器106a至106d重置(例如，設定到初始電壓(例如5伏))(例如，第一重置電晶體132a可將第一光探測器106a和/或第二光探測器106b重置且第二重置電晶體132b可將第三光探測器106c和/或第四光探測器106d重置)。
圖4A至圖4B到圖10A至圖10B示出形成圖1A所示畫素感測器的方法的一些實施例的一系列各種視圖。帶有尾碼“A”的圖示是與畫素感測器在各種形成製程期間的取向對應的畫素感測器的面向前側的俯視圖或背側俯視圖。帶有尾碼“B”的圖示是沿帶有尾碼“A”的圖示中所示的線D-D’所截取。儘管圖4A至圖4B到圖10A至圖10B中所示出的各種視圖是參照一種形成畫素感測器的方法加以闡述，然而應知，圖4A至圖4B到圖10A至圖10B中所示的結構並非僅限於所述形成方法，而是可獨立於所述方法之外成立。
如圖4A至圖4B中所示，在半導體基底102中形成畫素裝置區隔離結構144。在一些實施例中，可通過以下步驟形成畫素裝置區隔離結構144：選擇性地蝕刻半導體基底102以在半導體基底102中形成從半導體基底102的前側102f延伸到半導體基底102中的溝渠，且隨後以介電材料填充(例如，通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化(thermal oxidation)、濺鍍(sputtering)等)所述溝渠。在又一些實施例中，通過以下步驟選擇性地蝕刻半導體基底102：在半導體基底102的前側102f上形成掩蓋層(圖中未示出)，且隨後將半導體基底102暴露到蝕刻劑，所述蝕刻劑用以選擇性地移除未被掩蓋的半導體基底102的部分。在再一些實施例中，介電材料可包括氧化物(例如，氧化矽)、氮化物等。在其他實施例中，畫素裝置區隔離結構144可為隔離阱(isolation well)。在此種實施例中，可通過選擇性離子植入製程(selective ion implantation process)形成隔離阱，所述選擇性離子植入製程使用半導體基底102的前側102f上的掩蓋層(圖中未示出)將離子選擇性地植入到半導體基底102中。在一些實施例中，以此種方式而形成相對於中心點101a而呈點對稱的畫素裝置區隔離結構144。在此種實施例中，畫素裝置區隔離結構144相對於中心點101a而呈一階旋轉對稱。
如圖5A至圖5B中所示，在半導體基底102中形成畫素感測器阱區107。畫素感測器阱區107是半導體基底102的具有第一摻雜類型(例如，p型摻雜)的區域。在一些實施例中，可通過 選擇性離子植入製程形成畫素感測器阱區107，所述選擇性離子植入製程使用半導體基底102的前側102f上的掩蓋層(圖中未示出)將離子選擇性地植入到半導體基底102中。在其他實施例中，可通過毯覆離子植入製程(blanket ion implantation process)(例如，不掩蓋式離子植入)將離子植入到半導體基底102中而形成畫素感測器阱區107。在一些實施例中，將畫素感測器阱區107的中心點與中心點101a對準。在又一些實施例中，畫素感測器阱區107相對於中心點101a而呈點對稱。
此外，如圖5A至圖5B中示出，在半導體基底102中形成多個光探測器106a至106d。光探測器106a至106d各自包括光探測器集極區108以及設置在光探測器集極區108周圍的畫素感測器阱區107的部分，在所述部分中形成有耗盡區(例如，由於光探測器集極區108與畫素感測器阱區107之間的p-n接面)。
在一些實施例中，形成光探測器106a至106d的製程包括在畫素感測器阱區107中形成多個光探測器集極區108。所述多個光探測器集極區108是半導體基底102的具有與第一摻雜類型相反的第二摻雜類型(例如，n型摻雜)的分立的多個區域。在一些實施例中，可通過選擇性離子植入製程形成光探測器集極區108，所述選擇性離子植入製程使用半導體基底102的前側102f上的掩蓋層(圖中未示出)將離子選擇性地植入到半導體基底102中。由於光探測器集極區108與畫素感測器阱區107具有相反的摻雜類型，因此耗盡區(示為由虛線所環繞的區域)形成在設置在每一光探測器集極區108周圍的畫素感測器阱區107的部分中。
在一些實施例中，中心點101a位於光探測器106a至106d 的中心處，從而使得每一光探測器106a至106d的中心相對於中心點101a的距離相等。光探測器106a至106d相對於第一實質上為直線的軸120而呈反射對稱且相對於第二實質上為直線的軸122而呈反射對稱。
如圖6A至圖6B中所示，在半導體基底102的前側102f上形成轉移電晶體閘極介電質128，且在轉移電晶體閘極介電質128上分別形成轉移電晶體閘極電極126。此外，在半導體基底102的前側102f上形成畫素裝置閘極介電質139，且在畫素裝置閘極介電質139上分別形成畫素裝置閘極電極138。在一些實施例中，當從半導體基底102的前側102f觀察時，轉移電晶體閘極介電質128及轉移電晶體閘極電極126可形成三角形佈局。
在一些實施例中，形成轉移電晶體閘極介電質128、畫素裝置閘極介電質139、轉移電晶體閘極電極126及畫素裝置閘極電極138的製程包括在半導體基底102的前側102f上沉積和/或生長(例如，通過CVD、PVD、ALD、熱氧化、濺鍍等)閘極介電質層。接下來，可在閘極介電質層上沉積閘極電極層。隨後，對閘極介電質層及閘極電極層進行圖案化及蝕刻以形成轉移電晶體閘極介電質128、畫素裝置閘極介電質139、轉移電晶體閘極電極126及畫素裝置閘極電極138。在又一些實施例中，閘極電極層可包含例如多晶矽、鋁等。在再一些實施例中，閘極介電質層可包含例如氧化物、high-k介電質等。
此外，如圖6A至圖6B中示出，在半導體基底102的前側102f上且沿轉移電晶體閘極電極126的側壁及轉移電晶體閘極介電質128的側壁形成多個轉移電晶體側壁間隔壁127。此外，在 半導體基底102的前側102f上且沿畫素裝置閘極電極138的側壁及畫素裝置閘極介電質139的側壁形成多個畫素裝置側壁間隔壁140。
在一些實施例中，可通過在半導體基底102的前側102f、轉移電晶體閘極介電質128、畫素裝置閘極介電質139、轉移電晶體閘極電極126及畫素裝置閘極電極138之上沉積(例如，通過CVD、PVD、ALD、濺鍍等)間隔壁層來形成轉移電晶體側壁間隔壁127及畫素裝置側壁間隔壁140。在又一些實施例中，隨後對間隔壁層進行蝕刻以從水準表面上移除間隔壁層，從而沿轉移電晶體閘極電極126的側壁及轉移電晶體閘極介電質128的側壁形成轉移電晶體側壁間隔壁127且沿畫素裝置閘極電極138的側壁及畫素裝置閘極介電質139的側壁形成畫素裝置側壁間隔壁140。在又一些實施例中，間隔壁層可包含氮化物、氧化物或一些其他介電質。在再一些實施例中，在形成轉移電晶體側壁間隔壁127及畫素裝置側壁間隔壁140之前，可在半導體基底102中、畫素裝置閘極電極138的相對兩側上形成經輕摻雜源極/汲極延伸部(lightly-doped source/drain extension)(圖中未示出)。在此種實施例中，可通過選擇性離子植入製程形成經輕摻雜源極/汲極延伸部(圖中未示出)，所述選擇性離子植入製程使用半導體基底102的前側102f上的掩蓋層(圖中未示出)將離子選擇性地植入到半導體基底102中。
如圖7A至圖7B中所示，在半導體基底102中、畫素裝置閘極電極138的相對兩側上形成多個源極/汲極區142。在一些實施例中，源極/汲極區142是半導體基底102的具有第二摻雜類 型(例如，n型摻雜)的區域。在又一些實施例中，源極/汲極區142中的一些的側與畫素裝置側壁間隔壁140的相對的外側壁實質上對準。在一些實施例中，源極/汲極區142可接觸相應的經輕摻雜源極/汲極延伸部(圖中未示出)。在此種實施例中，經輕摻雜源極/汲極延伸部的第二摻雜類型濃度可比源極/汲極區142的第二摻雜類型濃度低。在一些實施例中，面對畫素裝置閘極電極138的經輕摻雜源極/汲極延伸部的側可與畫素裝置閘極電極138和/或畫素裝置閘極介電質139的側壁對準。在一些實施例中，可通過選擇性離子植入製程形成源極/汲極區142，所述選擇性離子植入製程使用設置在半導體基底102的前側102f上的掩蓋層(圖中未示出)將n型摻雜劑(例如，磷)選擇性地植入到半導體基底102中。
在一些實施例中，第一重置電晶體132a及第二重置電晶體132b、第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b以及第一列選擇電晶體136a及第二列選擇電晶體136b各自包括堆疊在畫素裝置閘極介電質139上的畫素裝置閘極電極138。此外，第一重置電晶體132a及第二重置電晶體132b、第一源極隨耦器電晶體134a及第二源極隨耦器電晶體134b以及第一列選擇電晶體136a及第二列選擇電晶體136b各自包括分別設置在由畫素裝置閘極電極138與畫素裝置閘極介電質139構成的堆疊的相對兩側上的多個源極/汲極區142。在一些實施例中，第一重置電晶體132a、第一源極隨耦器電晶體134a及第一列選擇電晶體136a可設置在第一畫素裝置區130a內，且第二重置電晶體132b、第二源極隨耦器電晶體134b及第二列選擇電晶體136b可設置在第二 畫素裝置區130b內。在此種實施例中，畫素裝置區隔離結構144的外側可分別界定第一畫素裝置區130a及第二畫素裝置區130b的外側。
在一些實施例中，第一畫素裝置區130a及第二畫素裝置區130b內的多個電晶體相對於光探測器106a至106d的中心點101a而呈點對稱。在又一些實施例中，第一畫素裝置區130a及第二畫素裝置區130b內的多個電晶體相對於中心點101a而呈一階旋轉對稱。
此外，如圖7A至圖7B中示出，在畫素感測器阱區107中、光探測器106a至106d之間形成浮動擴散節點118。浮動擴散節點118是半導體基底102的具有第二摻雜類型(例如，n型摻雜)的區域。在一些實施例中，可通過第一選擇性離子植入製程形成浮動擴散節點118。在此種實施例中，浮動擴散節點118與源極/汲極區142可具有大約相同的第二摻雜類型濃度。在其他實施例中，可通過第二選擇性離子植入製程形成浮動擴散節點118，所述第二選擇性離子植入製程使用半導體基底102的前側102f上的掩蓋層(圖中未示出)將n型摻雜劑(例如，磷)選擇性地植入到半導體基底102中。在此種實施例中，可在第一選擇性離子植入製程之前執行第二選擇性離子植入製程，反之亦然。在又一些實施例中，在形成源極/汲極區142及浮動擴散節點118之後，執行退火製程(例如，雷射退火(laser anneal)、快速熱退火(rapid thermal anneal，RTA)等)以啟動摻雜劑。在一些實施例中，將浮動擴散節點118的中心點與光探測器106a至106d的中心點101a對準。
如圖8A至圖8B中所示，在半導體基底102的前側102f 上形成內連線結構167。內連線結構167包括層間介電結構168、金屬間介電結構170、多個金屬觸點152及多個金屬導線150。在一些實施例中，在半導體基底102的前側102f上形成層間介電結構168。在層間介電結構168內形成上覆在光探測器106a至106d上的多個反射器109。在一些實施例中，反射器109包括E形狀且在垂直方向上設置在轉移電晶體閘極電極126上方。在一些實施例中，反射器109可例如為或包含氮化鈦、氮化鉭、鉭、氮化鉭矽(tantalum silicon nitride)、氮化鈦矽(titanium silicon nitride)、氮化鎢、氮化鎢矽(tungsten silicon nitride)、鈦鋁、銅、鋁、鋁銅、鈷、釕、鐵、氧化鐵、鉑、鎢。在一些實施例中，層間介電結構168可形成有實質上為平的上表面且可包含氧化物、氮化物、low-k介電質等。在一些實施例中，可通過CVD、PVD、ALD、濺鍍等形成層間介電結構168。在又一些實施例中，可對層間介電結構168執行平坦化製程(例如，化學機械平坦化(chemical-mechanical planarization，CMP))以形成實質上為平的上表面。
在一些實施例中，反射器109相對於第一實質上為直線的軸120而呈反射對稱，相對於第二實質上為直線的軸122而呈反射對稱，且相對於第三實質上為直線的軸123而呈反射對稱。在一些實施例中，反射器109相對於中心點101a而呈點對稱。在又一些實施例中，反射器109相對於中心點101a而呈一階旋轉對稱。
此外，如圖8A至圖8B中示出，在層間介電結構168中形成分別穿過層間介電結構168延伸到轉移電晶體閘極電極126、浮動擴散節點118、(圖7A的)源極/汲極區142及畫素裝置閘極 電極138的所述多個金屬觸點152。在一些實施例中，形成金屬觸點152的製程包括向層間介電結構168中執行蝕刻以形成與金屬觸點152對應的觸點開口。在再一些實施例中，可通過以下步驟填充觸點開口：沉積或生長填充所述觸點開口且覆蓋層間介電結構168的導電材料(例如，鎢)，並隨後對金屬觸點152及層間介電結構168執行平坦化製程(例如，CMP)。
此外，如圖8A至圖8B中示出，在層間介電結構168之上及每一金屬觸點152之上形成所述多個金屬導線150。在一些實施例中，形成金屬導線150的製程包括：在層間介電結構168之上形成掩蓋層(圖中未示出)，向掩蓋層中執行蝕刻製程以形成與金屬導線150對應的導線開口，以導電材料(例如，銅)填充開口，且隨後對金屬導線150及掩蓋層執行平坦化製程。在又一些實施例中，在金屬導線150之上形成金屬間介電結構170。在一些實施例中，可通過CVD、PVD、ALD、濺鍍等形成金屬間介電結構170。在又一些實施例中，可對金屬間介電結構170執行平坦化製程(例如，化學機械平坦化(CMP))。在一些實施例中，金屬間介電結構170可例如為或包含氧化物、氮化物、low-k介電質等。在一些實施例中，金屬導線150可例如為或包含氮化鈦、氮化鉭、鉭、氮化鉭矽、氮化鈦矽、氮化鎢、氮化鎢矽、鈦鋁、銅、鋁、鋁銅、鈷、釕、鐵、氧化鐵、鉑、鎢等。在一些實施例中，反射器109所包含的第一材料不同於金屬導線150所包含的第二材料。
在一些實施例中，金屬導線150及金屬觸點152相對於光探測器106a至106d的中心點101a而呈點對稱。在又一些實施例中，金屬導線150及金屬觸點152相對於中心點101a而呈一階 旋轉對稱。
如圖9A至圖9B中所示，在一些實施例中，將半導體基底102薄化，從而使得半導體基底102具有減小的厚度。在一些實施例中，所述薄化可暴露出半導體基底102的背側102b上的畫素感測器阱區107。可例如通過平坦化製程、回蝕製程(etch back process)、研磨製程(grinding process)等執行薄化。在又一些實施例中，平坦化製程可為CMP製程。在半導體基底102中形成深溝渠隔離(DTI)結構110。深溝渠隔離結構110從半導體基底102的前側102f延伸到半導體基底102中，進而延伸到半導體基底102的背側102b。在一些實施例中，光探測器106a至106d以及第一畫素裝置區130a及第二畫素裝置區130b位於深溝渠隔離結構110的內側壁內。在半導體基底102中形成部分深度深溝渠隔離結構166。部分深度深溝渠隔離結構166從半導體基底102的背側102b延伸到在垂直方向上位於半導體基底102的前側102f上方的位置。部分深度深溝渠隔離結構166在水平方向上定位在光探測器106a至106d之間。在一些實施例中，深溝渠隔離結構110及部分深度深溝渠隔離結構166各自可例如為或包含氧化物、氮化物等。
在一些實施例中，形成深溝渠隔離結構110和/或部分深度深溝渠隔離結構166的製程包括：選擇性地蝕刻半導體基底102以在半導體基底102中形成從半導體基底102的背側102b延伸到半導體基底102中的溝渠，且隨後以介電材料(例如，通過CVD、PVD、ALD、熱氧化、濺鍍等)填充所述溝渠。
在一些實施例中，深溝渠隔離結構110的中心點與光探測器106a至106d的中心點101a對準。在又一些實施例中，深溝 渠隔離結構110相對於第一實質上為直線的軸120而呈反射對稱，相對於第二實質上為直線的軸122而呈反射對稱，且相對於第三實質上為直線的軸123而呈反射對稱。在一些實施例中，深溝渠隔離結構110相對於中心點101a而呈點對稱。在又一些實施例中，深溝渠隔離結構110相對於中心點101a而呈四階旋轉對稱。
在一些實施例中，部分深度深溝渠隔離結構166的中心點與光探測器106a至106d的中心點101a對準。在又一些實施例中，部分深度深溝渠隔離結構166相對於第一實質上為直線的軸120而呈反射對稱，相對於第二實質上為直線的軸122而呈反射對稱，且相對於第三實質上為直線的軸123而呈反射對稱。在一些實施例中，部分深度深溝渠隔離結構166相對於中心點101a而呈點對稱。在又一些實施例中，部分深度深溝渠隔離結構166相對於中心點101a而呈四階旋轉對稱。
如圖10A至圖10B中所示，在半導體基底102的背側102b上形成減反射層164。在一些實施例中，在畫素感測器阱區107、部分深度深溝渠隔離結構166及深溝渠隔離結構110上形成減反射層164。將減反射層164配置成減少由半導體基底102反射的入射輻射的量。在一些實施例中，可通過CVD、PVD、ALD、濺鍍等形成減反射層164。在又一些實施例中，可在形成減反射層164後對減反射層164進行平坦化(例如，通過CMP)。
此外，如圖10A至圖10B中示出，在減反射層164上形成多個彩色濾光片162(例如，紅色濾光片、藍色濾光片、第一綠色濾光片和/或第二綠色濾光片等)。在一些實施例中，所述多個彩色濾光片162的中心點分別在垂直方向上與光探測器集極區108 的中心點對準。在又一些實施例中，可通過形成各種彩色濾光片層以及對所述各種彩色濾光片層進行圖案化來形成所述多個彩色濾光片162。彩色濾光片層是由在阻擋波長處於規定範圍之外的光的同時容許具有特定波長範圍的入射輻射(例如，光)透射進來的材料形成。此外，在一些實施例中，可在形成彩色濾光片層後對所述彩色濾光片層進行平坦化(例如，通過CMP)。
在所述多個彩色濾光片162之上形成多個微透鏡160。在一些實施例中，將所述多個微透鏡160的中心點分別在垂直方向上與彩色濾光片162的中心點對準。在又一些實施例中，可通過在彩色濾光片162上沉積微透鏡材料(例如，通過旋轉塗布方法(spin-on method)或沉積製程)來形成微透鏡160。將具有彎曲上表面的微透鏡範本(圖中未示出)圖案化在微透鏡材料上方。在一些實施例中，微透鏡範本可包含光阻材料，所述光阻材料被使用分散式曝光劑量(例如，對於負性光阻，在曲率的底部處暴露的光較多且在曲率的頂部處暴露的光較少)而曝光、顯影及烘焙以形成圓的形狀。接著通過根據微透鏡範本選擇性地蝕刻微透鏡材料來形成微透鏡160。
在一些實施例中，所述多個彩色濾光片162相對於第一實質上為直線的軸120而呈反射對稱，相對於第二實質上為直線的軸122而呈反射對稱，且相對於第三實質上為直線的軸123而呈反射對稱。在一些實施例中，所述多個微透鏡160相對於第一實質上為直線的軸120而呈反射對稱，相對於第二實質上為直線的軸122而呈反射對稱，且相對於第三實質上為直線的軸123而呈反射對稱。
如圖11中所說明，提供形成圖1A至圖1D所示畫素感測器的方法的一些實施例的流程圖1100。儘管在本文中將圖11所示的流程圖1100說明並闡述為一系列動作或事件，然而應知，此類動作或事件的所說明的次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序發生和/或與除本文中所說明和/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並非需要所有所說明的動作來實作本文中所作說明的一個或多個方面或實施例，且本文中所繪示的一個或多個動作可以一個或多個單獨的動作和/或階段施行。
在動作1102處，在半導體基底中形成畫素裝置區隔離結構。圖4A至圖4B說明與動作1102對應的一些實施例的各種視圖。
在動作1104處，在所述半導體基底中形成畫素感測器阱區。圖5A至圖5B說明與動作1104對應的一些實施例的各種視圖。
在動作1106處，在所述畫素感測器阱區中形成多個光探測器，其中所述多個光探測器相對於所述多個光探測器的中心點而呈點對稱。圖5A至圖5B說明與動作1106對應的一些實施例的各種視圖。
在動作1108處，在所述半導體基底的前側之上形成多個轉移電晶體及多個畫素裝置電晶體，其中所述多個轉移裝置電晶體及所述多個畫素裝置電晶體相對於所述多個光探測器的中心點而呈點對稱。圖6A至圖6B說明與動作1108對應的一些實施例的各種視圖。
在動作1110處，在所述畫素感測器阱區中、所述多個畫素裝置電晶體的多個電極的相對兩側上形成多個源極/汲極區。圖7A至圖7B說明與動作1110對應的一些實施例的各種視圖。
在動作1112處，在所述畫素感測器阱區中、所述多個光探測器之間形成浮動擴散節點。圖7A至圖7B說明與動作1112對應的一些實施例的各種視圖。
在動作1114處，在所述半導體基底的前側之上形成多個反射器。圖8A至圖8B說明與動作1114對應的一些實施例的各種視圖。
在動作1116處，在所述半導體基底的前側上形成內連線結構，其中所述內連線結構相對於所述多個光探測器的中心點而呈點對稱。圖8A至圖8B說明與動作1116對應的一些實施例的各種視圖。
在動作1118處，在所述半導體基底中形成深溝渠隔離(DTI)結構及部分深度深溝渠隔離結構。圖9A至圖9B說明與動作1118對應的一些實施例的各種視圖。
在動作1120處，在所述內連線結構上形成減反射層，在所述減反射層上形成多個彩色濾光片，且在所述多個彩色濾光片上形成多個微透鏡。圖10A至圖10B說明與動作1120對應的一些實施例的各種視圖。
因此，在一些實施例中，本揭露涉及一種包括多個光探測器、多個轉移電晶體、多個畫素裝置電晶體、多個反射器及內連線結構的畫素感測器。所述多個光探測器、所述多個轉移電晶體、所述多個畫素裝置電晶體、所述多個反射器及所述內連線結構相對 於所述多個光探測器的中心點而呈點對稱。
在一些實施例中，提供一種畫素感測器，所述畫素感測器包括：第一對光探測器，位於半導體基底中，其中所述第一對光探測器相對於定位在所述第一對光探測器之間的中點處的第一線而呈反射對稱；第二對光探測器，位於所述半導體基底中，其中所述第一對光探測器與所述第二對光探測器相對於第二線而呈反射對稱，其中所述第二線在中心點處與所述第一線相交；第一組多個電晶體，設置在所述半導體基底之上，在水平方向上相對於所述第一對光探測器偏置；以及第二組多個電晶體，設置在所述半導體基底之上，在水平方向上相對於所述第一組多個電晶體偏置，其中所述第一對光探測器及所述第二對光探測器在水平方向上位於所述第一組多個電晶體與所述第二組多個電晶體之間；其中所述第一組多個電晶體與所述第二組多個電晶體相對於所述中心點而呈點對稱。
在一些實施例中，所述第一組多個電晶體與所述第二組多個電晶體相對於所述中心點而呈二階旋轉對稱。在一些實施例中，所述第一對光探測器與所述第二對光探測器相對於所述中心點而呈四階旋轉對稱。在一些實施例中，所述第一對光探測器及所述第二對光探測器中的每一光探測器的中心相對於所述中心點的距離實質上相等。在一些實施例中，所述的畫素感測器進一步包括多個轉移電晶體，至少部分地設置在所述第一對光探測器及所述第二對光探測器中的每一光探測器之上，其中所述多個轉移電晶體中的每一轉移電晶體的中心相對於所述中心點的距離實質上相等。在一些實施例中，所述多個轉移電晶體相對於所述第一線而呈 反射對稱。在一些實施例中，所述多個轉移電晶體相對於所述第二線而呈反射對稱。在一些實施例中，所述第一組多個電晶體被配置成控制所述第一對光探測器且所述第二組多個電晶體被配置成控制所述第二對光探測器，其中所述第一組多個電晶體與所述第二組多個電晶體並行地電耦合。在一些實施例中，所述第一組多個電晶體及所述第二組多個電晶體分別包括重置電晶體、源極隨耦器電晶體及選擇電晶體。在一些實施例中，所述的畫素感測器進一步包括多個導電反射器，設置在所述第一對光探測器及所述第二對光探測器之上，其中所述多個導電反射器相對於所述第一線而呈反射對稱。
在一些實施例中，提供一種互補金屬氧化物半導體(CMOS)圖像感測器，所述CMOS圖像感測器包括：基底，具有前側及與所述前側相對的背側；畫素區，設置在所述基底內且包括第一組兩個光探測器及第二組兩個光探測器，所述第一組兩個光探測器在水平方向上設置在所述第二組兩個光探測器旁邊，所述第一組兩個光探測器及所述第二組兩個光探測器各自被配置成將從所述背側進入所述基底的輻射轉換成電訊號；第一組多個電晶體，位於所述基底的所述前側之上，在水平方向上鄰近於所述第一組兩個光探測器，被配置成從所述第一組兩個光探測器接收所述電訊號；第二組多個電晶體，位於所述基底的所述前側之上，在水平方向上鄰近於所述第二組兩個光探測器，被配置成從所述第二組兩個光探測器接收所述電訊號，其中所述第一組多個電晶體與所述第二組多個電晶體位於所述畫素區的相對兩側上；深溝渠隔離結構，包圍所述第一組多個電晶體及所述第二組多個電晶體的 外周界，從所述基底的所述背側延伸到位於所述基底內的位置；以及內連線結構，包括多個導電導線及多個通孔，上覆在所述基底的所述前側上且電耦合到所述第一組兩個光探測器及所述第二組兩個光探測器以及所述第一組多個電晶體及所述第二組多個電晶體；其中所述第一組多個電晶體及所述第二組多個電晶體以及所述內連線結構相對於所述畫素區的中心點而呈旋轉對稱。
在一些實施例中，所述第一組兩個光探測器及所述第二組兩個光探測器中的每一光探測器的中心相對於所述畫素區的所述中心點的距離實質上相等。在一些實施例中，所述的圖像感測器進一步包括多個轉移電晶體，位於所述第一組兩個光探測器及所述第二組兩個光探測器中的每一光探測器之上；以及浮動擴散節點，位於所述畫素區內，其中所述多個轉移電晶體鄰近於所述浮動擴散節點，且其中所述多個轉移電晶體的中心點相對於所述浮動擴散節點的中心點均勻地間隔開。在一些實施例中，所述內連線結構中的第一導電導線從所述第一組多個電晶體中的第一電晶體橫跨到所述第二組多個電晶體中的第二電晶體，其中所述第一導電導線的中點與所述畫素區的所述中心點對準。在一些實施例中，所述第一組多個電晶體通過所述內連線結構與所述第二組多個電晶體並行地電耦合。在一些實施例中，所述內連線結構包括在垂直方向上彼此偏置的至少兩層導電導線，其中所述至少兩層導電導線中的每一層導電導線相對於所述畫素區的所述中心點而呈點對稱。在一些實施例中，所述內連線結構包括多個導電導線、多個導電觸點及多個導通孔，其中所述多個導電導線、所述多個導電觸點及所述多個導通孔分別相對於所述畫素區的所述中心點而呈至少 二階旋轉對稱。在一些實施例中，所述第一組多個電晶體及所述第二組多個電晶體在水平方向上位於所述深溝渠隔離結構的內側壁內，且所述內連線結構在水平方向上位於所述深溝渠隔離結構的外側壁內。
在一些實施例中，提供一種形成畫素感測器的方法，所述方法包括：在半導體基底中形成具有第一摻雜類型的經摻雜阱區；在所述經摻雜阱區中形成具有與所述第一摻雜類型不同的第二摻雜類型的多個光探測器集極區，其中所述多個光探測器集極區中的每一光探測器集極區的中心點相對於所述經摻雜阱區的中心點的距離相等；在所述經摻雜阱區中的所述多個光探測器集極區之間形成浮動擴散節點；形成在水平方向上相對於所述經摻雜阱區偏置的多個畫素裝置電晶體，其中所述多個畫素裝置電晶體相對於所述經摻雜阱區的所述中心點而呈點對稱；以及在所述多個光探測器集極區之上形成多個轉移電晶體，其中所述多個轉移電晶體及所述多個光探測器集極區相對於和所述經摻雜阱區的所述中心點相交的實質上的直線而呈反射對稱。
在一些實施例中，所述的方法進一步包括：在所述經摻雜阱區之上形成多個反射器；以及在所述半導體基底之上形成內連線結構，其中所述內連線結構包括多個金屬導線，且其中所述多個反射器及所述內連線結構相對於所述經摻雜阱區的所述中心點而呈點對稱。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當 視後附的申請專利範圍所界定者為準。
100a:畫素感測器
101a:中心點
102:半導體基底
102f:前側
106a:光探測器、第一光探測器
106b:光探測器、第二光探測器
106c:光探測器、第三光探測器
106d:光探測器、第四光探測器
107:畫素感測器阱區
108:光探測器集極區
109:反射器
110:深溝渠隔離(DTI)結構
118:浮動擴散節點
120:第一實質上為直線的軸
122:第二實質上為直線的軸
124:轉移電晶體
126:轉移電晶體閘極電極
127:轉移電晶體側壁間隔壁
130a:第一畫素裝置區
130b:第二畫素裝置區
132a:第一重置電晶體
132b:第二重置電晶體
134a:第一源極隨耦器電晶體
134b:第二源極隨耦器電晶體
136a:第一列選擇電晶體
136b:第二列選擇電晶體
138:畫素裝置閘極電極
140:畫素裝置側壁間隔壁
142:源極/汲極區、第一源極/汲極區、第二源極/汲極區
144:畫素裝置區隔離結構
150:金屬導線
152:金屬觸點
A-A’、B-B’、C-C’:線
x、y:軸

Claims (10)

  1. 一種畫素感測器，包括：第一對光探測器，位於半導體基底中，其中所述第一對光探測器相對於定位在所述第一對光探測器之間的中點處的第一線而呈反射對稱；第二對光探測器，位於所述半導體基底中，其中所述第一對光探測器與所述第二對光探測器相對於第二線而呈反射對稱，其中所述第二線在所述第一對光探測器與所述第二對光探測器間共有的中心點處與所述第一線相交；第一組多個電晶體，設置在所述半導體基底之上，在垂直於所述第一組多個電晶體及所述半導體基底之堆疊方向的水平方向上相對於所述第一對光探測器偏置；第二組多個電晶體，設置在所述半導體基底之上，在所述水平方向上相對於所述第一組多個電晶體偏置，其中所述第一對光探測器及所述第二對光探測器在所述水平方向上位於所述第一組多個電晶體與所述第二組多個電晶體之間；以及多個導電反射器，在所述堆疊方向上，設置在所述第一對光探測器及所述第二對光探測器之上，其中所述第一組多個電晶體與所述第二組多個電晶體相對於所述中心點而呈點對稱。
  2. 如申請專利範圍第1項所述的畫素感測器，其中所述第一對光探測器及所述第二對光探測器中的每一光探測器的中心相對於所述中心點的距離實質上相等。
  3. 如申請專利範圍第1項所述的畫素感測器，進一步包 括：多個轉移電晶體，至少部分地設置在所述第一對光探測器及所述第二對光探測器中的每一光探測器之上，其中所述多個轉移電晶體中的每一轉移電晶體的中心相對於所述中心點的距離實質上相等。
  4. 如申請專利範圍第1項所述的畫素感測器，其中所述第一組多個電晶體及所述第二組多個電晶體分別包括重置電晶體、源極隨耦器電晶體及選擇電晶體。
  5. 如申請專利範圍第1項所述的畫素感測器，其中所述多個導電反射器相對於所述第一線而呈反射對稱。
  6. 一種圖像感測器，包括：基底，具有前側及與所述前側相對的背側；畫素區，設置在所述基底內且包括第一組兩個光探測器及第二組兩個光探測器，所述第一組兩個光探測器在垂直於自所述前側朝所述背側延伸之垂直方向的水平方向上設置在所述第二組兩個光探測器旁邊，所述第一組兩個光探測器及所述第二組兩個光探測器各自被配置成將從所述背側進入所述基底的輻射轉換成電訊號；第一組多個電晶體，位於所述基底的所述前側之上，在所述水平方向上鄰近於所述第一組兩個光探測器，被配置成從所述第一組兩個光探測器接收所述電訊號；第二組多個電晶體，位於所述基底的所述前側之上，在所述水平方向上鄰近於所述第二組兩個光探測器，被配置成從所述第二組兩個光探測器接收所述電訊號，其中所述第一組多個電晶體 與所述第二組多個電晶體位於所述畫素區的相對兩側上；深溝渠隔離結構，包圍所述第一組多個電晶體及所述第二組多個電晶體的外周界，從所述基底的所述背側延伸到位於所述基底內的位置；以及內連線結構，包括多個導電導線及多個通孔，上覆在所述基底的所述前側上且電耦合到所述第一組兩個光探測器及所述第二組兩個光探測器以及所述第一組多個電晶體及所述第二組多個電晶體，其中所述第一組多個電晶體及所述第二組多個電晶體以及所述內連線結構相對於所述畫素區的中心點而呈旋轉對稱。
  7. 如申請專利範圍第6項所述的圖像感測器，進一步包括：多個轉移電晶體，位於所述第一組兩個光探測器及所述第二組兩個光探測器中的每一光探測器之上；以及浮動擴散節點，位於所述畫素區內，其中所述多個轉移電晶體鄰近於所述浮動擴散節點，且其中所述多個轉移電晶體的中心點相對於所述浮動擴散節點的中心點均勻地間隔開。
  8. 如申請專利範圍第6項所述的圖像感測器，其中所述第一組多個電晶體及所述第二組多個電晶體在所述水平方向上位於所述深溝渠隔離結構的內側壁內，且所述內連線結構在所述水平方向上位於所述深溝渠隔離結構的外側壁內。
  9. 一種形成畫素感測器的方法，包括：在半導體基底中形成具有第一摻雜類型的經摻雜阱區；在所述經摻雜阱區中形成具有與所述第一摻雜類型不同的第 二摻雜類型的多個光探測器集極區，其中所述多個光探測器集極區中的每一光探測器集極區的中心點相對於所述經摻雜阱區的中心點的距離實質上相等；在所述經摻雜阱區中的所述多個光探測器集極區之間形成浮動擴散節點；形成在水平方向上相對於所述經摻雜阱區偏置的多個畫素裝置電晶體，其中所述多個畫素裝置電晶體相對於所述經摻雜阱區的所述中心點而呈點對稱；以及在所述多個光探測器集極區之上形成多個轉移電晶體，其中所述多個轉移電晶體及所述多個光探測器集極區相對於和所述經摻雜阱區的所述中心點相交的直線而呈反射對稱，其中所述水平方向垂直於所述多個光探測器集極區及所述多個轉移電晶體之堆疊方向。
  10. 如申請專利範圍第9所述的方法，進一步包括：在所述經摻雜阱區之上形成多個反射器；以及在所述半導體基底之上形成內連線結構，其中所述內連線結構包括多個金屬導線，且其中所述多個反射器及所述內連線結構相對於所述經摻雜阱區的所述中心點而呈點對稱。
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