TWI710253B - 影像感測器之具有各種寬度之計數器設計 - Google Patents

影像感測器之具有各種寬度之計數器設計 Download PDF

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Abstract

本發明揭示一影像感測器之具有各種寬度的計數器。一影像感測器包括配置在一像素陣列之列及行中之複數個影像像素。複數個記憶體胞元個別地耦接至該像素陣列之相應行。該等記憶體胞元配置在一記憶體庫組中。該記憶體庫組包括耦接至該像素陣列之一第一行的一第一記憶體胞元。該第一記憶體胞元包括具有一第一寬度的一第一計數器。一第二記憶體胞元耦接至該像素陣列之一第二行。該第二記憶體胞元包含具有一第二寬度之一第二計數器。該第一寬度與該第二寬度不同。

Description

影像感測器之具有各種寬度之計數器設計
本發明大體上是關於影像感測器的計數器之設計，且尤其是關於具有非均勻尺寸之計數器。
影像感測器已經是普遍存在的。其廣泛用於數位攝影機、攜帶型電話、安全攝影機以及醫療、汽車及其他應用。製造影像感測器之技術持續高速發展。舉例而言，要求影像感測器有更高之解析度及更低的功耗，就促使影像感測器進一步小型化並整合至數位設備中。
提高影像解析度及訊框速率需要更高的資料傳送速率，以將成像感測器之像素值儲存至儲存記憶體。通常，將儲存此些像素值之儲存記憶體配置為記憶體庫組的一列記憶體胞元。在記憶體庫組內，每個記憶體胞元可操作地耦接至成像感測器之一行像素，以接收及儲存來自該行像素中之像素的資料。
隨著訊框速率及影像解析度之提高，自影像感測器至記憶體庫組之資料傳送速率亦提高。實際上，藉由提高記憶體胞元的操作頻率來提高資料傳輸速率，此又提高記憶體庫組之個別記憶體胞元的功耗。因此，當向記憶體庫組之一列記憶體胞元提供固定電源電壓V DD時，每一記憶體胞元在操作時吸收一些電流，且該列中的後續記憶體胞元之電源電壓下降。結果，一些記憶體胞元可能不具有足夠之電壓來正常操作，尤其是在較高頻率下及/或當距離V DD源更遠時。因此，需要系統及方法來改善對記憶體庫組之記憶體胞元的電壓傳輸。
本發明揭示用於影像感測器之計數器，特別是具有非均勻尺寸的計數器。在以下描述中，闡述許多具體細節以提供對實施例的透徹理解。然而，熟習此項技術者將認識到，可以在無一個或多個特定細節之情況下，或者利用其他方法、組件、材料等來實施本文所描述之技術。在其他情況下，未詳細繪示或描述眾所周知之結構、材料或操作，以避免模糊某些態樣。
本說明書中對「一個示例」或「一個實施例」之引用意謂結合該示例描述的特定特徵、結構或特性被包括在本發明之至少一個示例中。因此，在本說明書各處出現之短語「在一個示例中」或「在一個實施例中」不一定都指同一示例。此外，在一個或多個示例中，可以以任何合適的方式組合特定特徵、結構或特性。
在整個說明書中，使用若干技術術語。此些術語具有其在本領域中之通常含義，除非在本文中具體定義或其使用的上下文另外清楚地表明並非如此。應當注意，元素名稱及符號在本文獻中可以互換使用(例如，Si相對於矽)；然而，此兩者具有相同之含義。
根據本技術之教導的示例是關於具有可變尺寸之計數器。通常，自像素陣列接收資料之記憶體胞元配置在記憶體庫組中。在一些實施例中，每個記憶體胞元自相應之像素行接收資料。記憶體胞元可以耦接至比較器，比較器將記憶體胞元與像素行之給定像素連接一段持續時間。在給定記憶體胞元內，專用計數器捕獲對應於像素之電荷的數位值(亦稱為像素值或像素之值)。此些數位值(例如，像素(i, j)之計數器第一位元、計數器第二位元等)儲存在相關聯的資料記憶體胞元(例如，鎖存器或資料鎖存器)上。在捕獲像素(i, j)之值之後，比較器將記憶體胞元與下一個像素(i+1, j)連接，並且重複該程序，直至捕獲並儲存影像感測器的所有像素的值。
圖 1是根據本技術之實施例的記憶體庫組之設計程序20之流程圖。具體地， 圖 1中繪示之設計程序與設計記憶體胞元的計數器有關。隨著影像感測器之頻寬及解析度的提高，記憶體胞元之計數器操作之速度亦應相應地提高(區塊22)。通常，當形成計數器之電晶體之尺寸增大時，計數器操作得更快，導致計數器本身的尺寸增大(區塊24)。然而，較大之計數器通常亦消耗更多的功率(區塊26)，因為其較大之電晶體趨於吸收更多的電流。區塊22至24中所示之一系列設計步驟的一些分支將結合區塊28及30在下面進行討論。
在一些實施例中，整個記憶體庫組的記憶體胞元連接至共同電源電壓(V DD)及共同接地電壓(V GND)。可以將電源V DD及V GND之導電跡線附接至(例如)記憶體庫組之周邊。記憶體庫組中之個別記憶體胞元可以視為串聯操作的電阻器，如下面參考 圖 2更詳細解釋的。記憶體胞元之此串聯配置的結果是，電壓差V DD-V GND通常沿著一列記憶體胞元變化。舉例而言，更接近V DD及V GND源之位於周邊的記憶體胞元具有可用於其操作之更高的電壓差V DD-V GND。相反，更加位於中心之記憶體庫組內的彼等記憶體胞元具有較小之電壓差V DD-V GND(亦稱為「IR壓降」)。在一些情況下，例如，由於個別記憶體胞元之功耗隨著操作頻率的提高而提高，可用於位於中心之記憶體胞元的電壓差V DD-V GND可能不足以使此些記憶體胞元正常操作(區塊28)。在總體設計程序之背景下，上述可用於位於中心之記憶體胞元之電壓差不足的問題限制計數器之頻率(區塊30)。然而，此種設計限制違背如以上關於區塊22所闡釋之提高頻率(速度)的要求。因此，記憶體庫組之設計者面臨著對記憶體庫組之記憶體胞元的功率傳輸進行最佳化之艱難任務。下面參照 圖 2描述本發明技術之一些實施例，此些實施例改善記憶體庫組之記憶體胞元的功率傳輸。
圖 2是根據本技術之實施例的影像感測器10之示意圖。影像感測器10包括配置在像素陣列100之列及行中之像素110。當影像感測器10曝光時，個別像素110獲得特定之電壓值。個別像素之此些電壓值可以保存在連接至影像感測器10之像素行的記憶體胞元272中。
在一些實施例中，比較器130將個別像素110之值傳送至連接至該行像素110的記憶體胞元272。在捕獲像素之值之後，比較器130將記憶體胞元連接至該行中之下一像素，且重複該程序直至捕獲該行中之所有像素的電壓值為止。其他比較器130在其相應之像素110行上執行相同的處理。在一些實施例中，可以將個別記憶體胞元272組合成記憶體胞元對270。總體來說，記憶體胞元272可以配置至記憶體庫組280中。
在一些實施例中，每個記憶體胞元272包括計數器273及儲存記憶體274，其中像素值之每個位元由計數器273中之一個來解釋並保存在儲存記憶體274中。舉例而言，像素值之第一位元可以由計數器273-1解釋並保存在儲存記憶體274-1中，第二位元可以由計數器273-2解釋並保存在儲存記憶體274-2中，以此類推，直至像素之電壓值被捕獲並以規定之位元解析度保存。在一些實施例中，儲存記憶體274可以是儲存資料之鎖存器(例如，資料鎖存器或D鎖存器，或用於儲存資料之其他鎖存器)。在其他實施例中，儲存記憶體274可以是靜態隨機存取儲存記憶體(SRAM)或非同步靜態隨機存取儲存記憶體(ASRAM)。
在一些實施例中，記憶體庫組280連接至周邊記憶體胞元272處之電源電壓V DD及共同接地電壓V GND。結果，在一些功率由周邊記憶體胞元耗散之後，更加位於中心之記憶體胞元272感測V DD及V GND。對於彼等位於中心之記憶體胞元272，電源電壓是V DD-ΔV DD，接地電壓是V GND+ΔV GND，因此減小其的可用電壓差。為了正常操作，記憶體胞元272應至少被提供設計最小之電壓差。
在一些實施例中，可以選擇記憶體胞元272之尺寸，使得針對位於中心之記憶體胞元最佳化電壓差V DD-V GND的大小。在一個實施例中，位於周邊之記憶體胞元272可以具有較小之尺寸(例如，寬度 W 1及/或長度 L 1；寬度 W N及/或長度 L N；寬度 W N-1及/或長度 L N-1；等等)，而位於中心之記憶體胞元272具有較大之尺寸(例如，寬度 W i及/或長度 L i等)。在其他實施例中，僅寬度 W i變化，而長度 L自一個記憶體胞元272至另一個記憶體胞元272均保持固定。因為給定記憶體胞元272上之電壓降隨著記憶體胞元的尺寸之增大而增加，所以具有較小尺寸之記憶體胞元的電壓降較小，且反之亦然(所有其他設計參數相等)。因此，位於周邊之記憶體胞元272處的電壓降減小，從而為更位於中心之記憶體胞元272留出更高的電壓預算。在許多實施例中，此種總電壓預算之分配增加位於中心之記憶體胞元272之V DD-V GND的可用性，因此提高其之效能。
圖 3是根據本技術之實施例的記憶體胞元272之示意圖。所描述之記憶體胞元包括計數器，計數器用於可分配給特定像素之值的第一位元、第二位元等。此些位元被分配給其相應之儲存記憶體，例如資料鎖存器。計數器之尺寸稱為 L(長度)及 W(寬度)。然而，應理解，符號 L及 W代表電晶體尺寸之更一般的表示。舉例而言，個別計數器可以包括複數個電晶體及/或其他半導體元件。符號 L及 W通常指此些元件之尺寸，其共同判定計數器本身之尺寸。如上所述，由於計數器之尺寸(亦即 W)越大，計數器之內部電阻越小，並且計數器消耗之功率越多，因此消耗總V DD-V GND預算的更大部分。
圖 4是根據本技術之實施例的計數器之尺寸分佈之曲線圖。橫軸繪示計數器沿著記憶體庫組之位置。縱軸繪示計數器之正規化尺寸( W/ W MAX)。在傳統之設計中，所有的計數器具有相同之尺寸，因此其之正規化尺寸的曲線圖是恆定值。在本發明設計之所示實施例中，位於周邊的計數器小於位於中心之計數器。
在 圖 4之樣本曲線圖中，計數器有幾種不同之尺寸。然而在一些實施例中，計數器可以被設計為具有相對較小數量之尺寸，例如，僅兩個或三個尺寸。在其他實施例中，計數器之不同尺寸的數量可以例如接近計數器總數之一半。計數器之尺寸之其他分佈在不同的實施例中是可用的。舉例而言，在一些實施例中，在記憶體庫組之一側之記憶體胞元可以小於在記憶體庫組的另一側之記憶體胞元，而位於中心之記憶體胞元之計數器具有介於兩個周邊尺寸之間的尺寸。在其他實施例中，可以在其周邊端以及在記憶體庫組之中部向記憶體庫組供電。在此些實施例中，最大的記憶體胞元被置於記憶體庫組之中間及左周邊端之間，以及中間及右周邊端之間。
圖 5繪示根據本技術之實施例的記憶體庫組中之電壓分佈之曲線圖。上面之曲線圖繪示V DD沿記憶體庫組280之分佈。下面之曲線圖繪示V GND沿著記憶體庫組之分佈。曲線圖中之橫軸繪示記憶體胞元272在記憶體庫組280內之位置(例如，周邊、中心)。曲線圖中之縱軸繪示電壓(V DD及V GND)。曲線圖中所示之三種情況對應於習知設計、可變尺寸設計及理想情況設計。此三種情況對應於具有不同尺寸之相對大量的計數器之結果。在此些假設下，V DD及V GND在記憶體庫組上之分佈近似光滑函數。
利用習知設計(實線)，位於中心之記憶體胞元272的V DD-V GND下降得相對較快，此係因為位於周邊之記憶體胞元272的功耗相對較大。V DD-V GND之最小值標記為ΔV 1。如上所述，在某些情況下，該ΔV 1可能不足以使接近於記憶體庫組中部之計數器正常操作。
利用本發明技術之實施例(長虛線)，由於位於周邊之記憶體胞元272的功耗較小，可用於位於中心之記憶體胞元272的V DD-V GND減少得較不顯著。結果，可用之V DD-V GND預算變得更大，並且若適當地設計，則該電壓預算足以用於所有記憶體胞元(包括位於中心之記憶體胞元)的操作。對於此種情況，V DD-V GND之最小值標記為ΔV 2。
短虛線表示V DD-V GND保持恆定之理想情況。V DD-V GND之此種分佈在實際情況下通常是不可實現的。理想分佈可以近似為例如非常小的位於周邊的記憶體胞元與非常大之位於中心的記憶體胞元耦接。
圖 6是根據本技術之實施例的計數器頻率之曲線圖。橫軸對應於給定記憶體胞元(亦即給定計數器)的電源電壓。縱軸對應於計數器仍然正常操作(例如，無故障或具有可接受程度之故障)之最大允許操作頻率。換言之，該曲線圖繪示所需之電壓位準，在該電壓位準下，計數器可以可靠地在給定頻率下操作。舉例而言，當給定計數器可用之電壓位準約為0.67 V時，計數器可以可靠地在高達約1 GHz之頻率下操作。當該計數器可用的電壓位準為約0.79 V時，相同之計數器可以可靠地在高達約3 GHz之頻率下操作。因此，在此特定實例中，亦即使電源電壓之相對小的差異可以顯著影響計數器之最大操作頻率。結果，亦即使是對V DD-V GND電壓預算之可用性之相對較小的改良亦可以顯著提高計數器之最大操作頻率，並且相關地，顯著提高記憶體庫組之最大操作頻率。
上述技術之許多實施例可以採取電腦可執行指令或控制器可執行指令之形式，包括由可程式化電腦或控制器執行的常式。熟習此項技術者將理解，技術可在不同於以上繪示及描述之電腦/控制器系統上實施。技術可以在專用電腦、特殊應用積體電路(ASIC)、控制器或資料處理器中實施，專用電腦、特殊應用積體電路、控制器或資料處理器被專門程式化、組態或構造為執行上述電腦可執行指令中之一個或多個。當然，在此描述之任何邏輯或演算法可以用軟體或硬體，或者軟體及硬體之組合來實現。
以上對本發明之說明性示例的描述(包括摘要中之描述)並不旨在為窮舉性的或將本發明限制為所揭示之精確形式。雖然為了說明之目的在此描述本發明之特定示例，但是如熟習此項技術者將認識到，在本發明之範圍內的各種修改是可能的。
根據以上詳細描述，可以對本發明進行此些修改。在以下申請專利範圍中使用之術語不應被解釋為將本發明限制為說明書中揭示之特定示例。相反，本發明之範圍將完全由以下申請專利範圍來判定，此些請求項將如請求項解釋之既定理論來解釋。
10:影像感測器 20:記憶體庫組之設計程序 22:區塊 24:區塊 26:區塊 28:區塊 30:區塊 100:像素陣列 110:像素 130:比較器 270:記憶體胞元對 272:記憶體胞元 273:計數器 273-1:計數器 273-2:計數器 274:儲存記憶體 274-1:儲存記憶體 274-2:儲存記憶體 280:記憶體庫組 L:長度 L 1:長度 L i:長度 L N:長度 L N-1:長度 VDD:共同電源電壓 VGND:共同接地電壓 W:寬度 W 1:寬度 W i:寬度 W N:寬度 W N-1:寬度
以下附圖描述本發明之非限制性及非窮舉性的實施例，其中，除非另有說明，否則在各個視圖中相同之附圖標記表示相同的部件。
圖 1是根據本技術之實施例的記憶體庫組之設計程序之流程圖。
圖 2是根據本技術之實施例的影像感測器之示意圖。
圖 3是根據本技術之實施例的記憶體胞元之示意圖。
圖 4是根據本技術之實施例的計數器之尺寸分佈之曲線圖。
圖 5繪示根據本技術之實施例的記憶體庫組中之電壓分佈之曲線圖。
圖 6是根據本技術之實施例的計數器頻率之曲線圖。
在附圖之幾個視圖中，相應之附圖標記表示相應的部件。熟習此項技術者將理解，附圖中之元件是為了簡單及清楚起見而繪示的，且並不一定按比例繪製。舉例而言，附圖中之一些元件的尺寸可以相對於其他元件被放大，以幫助提高對本發明之各種實施例的理解。而且，在商業上可行之實施例中有用的或必需的常見但眾所周知之元件通常未被描繪，以便於使本發明之此些各種實施例的視圖更加清晰。
10:影像感測器
100:像素陣列
110:像素
130:比較器
270:記憶體胞元對
272:記憶體胞元
273-1:計數器
273-2:計數器
274-1:儲存記憶體
274-2:儲存記憶體
280:記憶體庫組
L:長度
W 1:寬度
W 2:寬度
W i:寬度
W N:寬度
W N-1:寬度

Claims (18)

  1. 一種影像感測器，其包含：配置在一像素陣列之列及行中之複數個影像像素；以及複數個記憶體胞元，其個別地耦接至該像素陣列之相應行，其中該複數個記憶體胞元配置在一記憶體庫組中，且其中該記憶體庫組包含：耦接至該像素陣列之一第一行的一第一記憶體胞元，其中該第一記憶體胞元包含具有一第一寬度(W)的一第一計數器，以及耦接至該像素陣列之一第二行的一第二記憶體胞元，其中該第二記憶體胞元包含具有一第二寬度的一第二計數器，其中該第一寬度與該第二寬度不同。
  2. 如請求項1之影像感測器，其中該第一記憶體胞元相對於該記憶體庫組位於周邊，其中該第二記憶體胞元相對於該記憶體庫組位於中心，且其中該第二寬度大於該第一寬度。
  3. 如請求項2之影像感測器，其中該記憶體庫組進一步包含耦接至該像素陣列之一第三行的一第三記憶體胞元，其中該第三記憶體胞元包含耦接至該像素陣列之一第三行的一第三計數器，其中該第三計數器具有一第三寬度，且其中該第三寬度不同於該第一寬度及該第二寬度。
  4. 如請求項3之影像感測器，其中該記憶體庫組之該第三記憶體胞元是在該第一記憶體胞元與該第二記憶體胞元之間，其中該第三寬度大於該第 一寬度，且其中該第三寬度小於該第二寬度。
  5. 如請求項2之影像感測器，其中該第一記憶體胞元包含第一複數個計數器，該第一複數個計數器包括該第一計數器，其中該第二記憶體胞元包含第二複數個計數器，該第二複數個計數器包括該第二計數器，其中該第一複數個計數器具有該第一寬度，且其中該第二複數個計數器具有該第二寬度。
  6. 如請求項2之影像感測器，其中該第一記憶體胞元及該第二記憶體胞元包含資料鎖存器。
  7. 如請求項6之影像感測器，其中該第一記憶體胞元包含複數個資料鎖存器，且其中該複數個資料鎖存器中之一個別資料鎖存器被組態為捕獲該第一計數器之一給定位元。
  8. 如請求項2之影像感測器，其中個別記憶體胞元耦接至該像素陣列之該等行，其中該記憶體庫組由一電源電壓(VDD)供電，該電源電壓供應至該記憶體庫組之該等位於周邊之記憶體胞元，且其中該等位於周邊之記憶體胞元之該VDD與一接地電壓(VGND)之間的一電壓降大於該等位於中心之記憶體胞元之該VDD與該VGND之間的一電壓降。
  9. 一種影像感測器，其包含：配置在一像素陣列之列及行中之複數個影像像素；以及 複數個記憶體胞元，其個別地耦接至該像素陣列之相應行，其中該複數個記憶體胞元配置在一記憶體庫組中，且其中該記憶體庫組包含：耦接至該像素陣列之一第一行的一第一記憶體胞元，其中該第一記憶體胞元包含具有一第一尺寸之一第一計數器，以及耦接至該像素陣列之一第二行的一第二記憶體胞元，其中該第二記憶體胞元包含具有一第二尺寸之一第二計數器，其中該第一尺寸與該第二尺寸不同。
  10. 如請求項9之影像感測器，其中該第一尺寸是該第一計數器之一第一寬度，且其中該第二尺寸是該第二計數器的一第二寬度。
  11. 如請求項10之影像感測器，其中該第一行相對於該記憶體庫組位於周邊，其中該第二行相對於該記憶體庫組位於中心，且其中該第二寬度大於該第一寬度。
  12. 如請求項9之影像感測器，其中該第一記憶體胞元及該第二記憶體胞元包含資料鎖存器。
  13. 如請求項12之影像感測器，其中該第一記憶體胞元包含複數個資料鎖存器，且其中該複數個資料鎖存器中之一個別資料鎖存器被組態為捕獲該第一計數器之一給定位元。
  14. 一種操作一影像感測器之方法，其包含： 藉由該影像感測器之影像像素獲取一影像，其中該等影像像素配置在一像素陣列之列及行中；藉由複數個比較器比較像素值，其中每個比較器可操作地耦接至一行像素；藉由包含複數個記憶體胞元之一記憶體庫組接收該等比較器之輸出，其中個別記憶體胞元自其相應之比較器接收輸入；以及藉由提供給該記憶體庫組之位於周邊之記憶體胞元的一電源電壓(VDD)來使該記憶體庫組通電，其中該複數個記憶體胞元包含：藉由其對應之比較器耦接至該像素陣列之一第一行的一第一記憶體胞元，其中該第一記憶體胞元包含具有一第一寬度之一第一計數器，以及藉由其對應之比較器耦接至該像素陣列之一第二行的一第二記憶體胞元，其中該第二記憶體胞元包含具有一第二寬度之一第二計數器，其中該第一寬度與該第二寬度不同。
  15. 如請求項14之方法，其中該像素陣列之該第一行相對於該像素陣列位於周邊，其中該像素陣列之該第二行相對於該像素陣列位於中心，且其中該第二寬度大於該第一寬度。
  16. 如請求項15之方法，其中該等位於周邊之記憶體胞元之該VDD與一接地電壓(VGND)之間的一電壓降大於該等位於中心之記憶體胞元之該VDD與 該VGND之間的一電壓降。
  17. 如請求項15之方法，其進一步包含耦接至該像素陣列之一第三行的一第三記憶體胞元，其中該第三記憶體胞元包含耦接至該像素陣列之一第三行的一第三計數器，其中該第三計數器具有一第三寬度，且其中該第三寬度不同於該第一寬度及該第二寬度。
  18. 如請求項17之方法，其中該記憶體庫組之該第三記憶體胞元是在該第一記憶體胞元與該第二記憶體胞元之間，其中該第三寬度大於該第一寬度，且其中該第三寬度小於該第二寬度。
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