JP2008256700A - 最適化された計数能力を有する電子センサ - Google Patents

Abstract

【課題】最適化された計数能力を有する電子センサを提供すること。
【解決手段】所与の取り込み時間中に、a'<x<b'であり、a'、b'、およびxが非ゼロ自然整数であるような、x個のパルスを含む信号sを生成する取り込み手段と、
受信される各パルスによってインクリメントされる信号sを受信する計数手段(114)であって、(b'-a')≦z<a'であり、zが非ゼロ自然整数であるようなzに等しい最大計数能力を備え、前記最大計数能力zが超過されると、前記計数をリセットし、前記取り込み時間の終わりに、前記信号sのパルス数xを表す数値を出力する(124)計数手段(114)とを少なくとも備える電子センサ(100)。
【選択図】図１

Description

本発明は、デジタルカウンタまたはアナログカウンタを備えるセンサの分野に関する。本発明は、例えば赤外線画像センサピクセルにおいて、ボロメータ読み取り回路の一部として使用するのに特に適している。

図1は、ボロメータ101の読み取り回路を備えるセンサ100の一部を表している。前記ボロメータ101は、例えば、赤外線画像センサのピクセル上に位置するサーミスタ、すなわち温度によって変動する抵抗であってよく、読み取り回路は、ボロメータ101の信号処理アセンブリに属する。

ボロメータ101の端子に固定電圧を印加すると、ボロメータ101によって検出された温度変動は、ボロメータ101の抵抗値に、したがってボロメータ101に流れる電流の値に影響を及ぼす。

読み取り回路は、ボロメータ101の電流を、一連のパルスを含む信号に変換し、パルスの周波数は、ボロメータ101の電流に比例する。パルスは、その後、取り込みまたは測定時間に相当する計数時間の間に、ボロメータによって計数される。計数されるパルス数は、読み取り回路から出力され、前記数は、ボロメータ101内を流れる電流を表す。

このために、読み取り回路は、NMOS選択トランジスタ102を備え、ソースがボロメータ101に接続され、ボロメータ101はまた、アースに接続される。分極電圧Vgが、NMOSトランジスタ102のグリッドに印加される。電圧Vgが、取り込み時間全体を通じて一定であるため、ボロメータ101の端子の電圧もまた一定である。こうして、温度が変動すると、ボロメータ101の抵抗が変わり、それは、ボロメータ101の端子の電圧が一定であるため、ボロメータ101を通して流れる電流の変動を意味する。この電流は、積分コンデンサ104に引き入れられ、前記コンデンサ104の端子の電圧を降下させる。コンデンサ104の端子の電圧は、比較器106の反転入力に印加される。比較器106の非反転入力は、基準電圧V_ref、例えば、1.7V程度の電圧Vgについて2Vを印加する電圧発生器108に接続される。「再充電(recharging)」PMOSトランジスタ110は、比較器106の反転入力と、例えば、3.3Vに等しい電源電圧Vddとの間に配置される。こうして、PMOSトランジスタ110およびコンデンサ104は、アースと電源電圧Vddとの間に直列に配置される。インバータ112は、比較器106の出力とPMOSトランジスタ110のグリッドとの間に配置される。

取り込みまたは測定の前に、コンデンサ104は、例えば、電源電圧Vddに接続された事前充電PMOSトランジスタ(図示せず)によって、電源電圧Vddに「事前充電される(precharge)」。取り込みが開始するとき、コンデンサ104の端子の電圧は、電源電圧Vddに実質的に等しく、その後、取り込み中に徐々に減少する。比較器106の反転入力に印加される電位、すなわちコンデンサ104の端子の電圧が、V_refに達すると、比較器106は切り換わり、PMOSトランジスタ110は、導通状態に変わり、コンデンサ104の再充電をもたらす。比較器106は、例えばヒステリシス比較器であるため、比較器が一定の時間遅延後に反対方向に切り換わる前に、コンデンサ104は、完全に、実質的にVddまで再充電されることが可能である。この第1サイクル中に、コンデンサ104の放電および再充電によって、比較器106の出力にパルスが生成された。

インバータ112の出力は、受信される各パルスについてインクリメントされるカウンタ114に接続される。こうして、比較器106の出力において生成され、決まった取り込み期間または計数期間の間に、カウンタ114によって計数されるパルス数tは、ボロメータ101の抵抗の変動、したがって、ボロメータ101に対する赤外放射によって生じる温度変動を表す。回路100はまた、カウンタ114の出力に接続された記憶手段116を備える。これらの記憶手段116は、取り込み期間の終わりにカウンタ114によって計数されたパルス数を記憶するために設けられる。

カウンタ114は、例えば、図2に示すように、双安定回路Dから生成される非同期論理カウンタ1である。カウンタ1は、比較器106の出力で生成されるパルスが印加される入力2を備える。この入力2は、第1双安定回路D20のクロック入力に接続される。前記第1双安定回路D20の出力は、第2双安定回路D22のクロック入力およびカウンタ1の第1出力4に接続される。同様に、第3および第4双安定回路D、それぞれ24および26は、第1および第2双安定回路D20および22に直列に接続され、第2、第3、および第4の双安定回路Dの出力は、カウンタ1の第2、第3、および第4の出力、それぞれ6、8、および10に接続される。

計数時間tの間に、信号内に含まれるパルス数を計数することが望まれ、前記信号が、例えば時間tの間に最大パルス数Yを含むとき、使用されるカウンタは、nビットカウンタであり、2^(n-1)≦Y<2ⁿである。図2の実施例では、カウンタ1は、4ビットカウンタである。すなわち、4ビットで2値デジタル信号を出力する。したがってカウンタ1は、計数時間tの間に、(2³≦15<2⁴であるため)多くて15パルスを含む信号のパルス数を計数することが可能である。

計数時間tの間に、信号のYパルスを計数するためにアナログカウンタ114を使用することも可能である。そしてアナログカウンタは、静電容量C₁を有するコンデンサを備え、信号の総パルス数を計数することを可能にする。例えば、パルスがコンデンサ内への電荷数q₁の記憶を意味する場合、静電容量C₁は、数がY×q₁に等しいすべての電荷を記憶することができるように選択される。

しかし、こうしたアナログまたはデジタルカウンタの使用は、一部の用途において、スペースが必要になるという問題を呈する場合がある。例えば、いくつかのピクセルを備える赤外線画像センサでは、各ピクセルは、ボロメータおよび読み取り回路を備え、この読み取り回路には、各ピクセル上の大量のスペースを占有するカウンタ、例えば16ビットデジタルカウンタが含まれる。

本発明の1つの目的は、センサのサイズを低減することである。本発明の別の目的は、センサの感度を改善することである。

本発明は、
- 所与の取り込み時間中に、a'<x<b'であり、a'、b'、およびxが非ゼロ自然整数（non-null natural integers）であるような、x個のパルスを含む信号sを生成する取り込み手段と、
- 受信される各パルスによってインクリメントされる信号sを受信する計数手段であって、(b'-a')≦z<a'であり、zが非ゼロ自然整数であるようなzに等しい最大計数能力を備え、最大計数能力zが超過されると、計数をリセットし、すなわち計数を0から再開し、取り込み時間の終わりに、信号sのパルス数xを表す計数されたパルス数を出力する計数手段とを少なくとも備える電子センサに関する。

こうしてセンサは、必要な情報だけを反映し、信号sのパルス数xのオフセット値、すなわち、a'番目のパルスの前に出力されたパルスを反映しないで、信号sのデジタルレベル処理を実行することを可能にする。

取り込み手段は、少なくとも1つのボロメータを備えてもよく、それにより、信号sを取得することができる。

第1の代替実施形態では、計数手段は、少なくとも1つのアナログカウンタを備えてもよい。この場合、アナログカウンタは、少なくとも1つのコンデンサを備えてもよく、最大計数能力zは、コンデンサの容量値に比例してもよく、計数手段からの数値出力は、コンデンサの端子の電圧であってよい。

アナログカウンタはまた、
- 基準電圧の印加手段に接続された第1入力と、コンデンサに接続された第2入力と、OR論理ゲートの第1入力に接続された出力とを備える比較器であって、OR論理ゲートの第2入力は、計数リセット信号を受信するように意図されることが可能である比較器と、
- コンデンサのリセットトランジスタであって、グリッドがOR論理ゲートの出力に接続されることが可能であるリセットトランジスタと、
- ドレインが比較器の第2入力に接続され、グリッドが計数手段の入力に接続されることが可能である計数トランジスタとを備えてもよい。

アナログカウンタはまた、比較器の出力と、OR論理ゲートの第1入力との間に配置されたインバータを備えてもよい。

第2の代替実施形態では、計数手段は、少なくとも1つのデジタルカウンタを備えてもよい。

デジタルカウンタは、2^k=zであるようなkビットを備えてもよく、kは、m≦k<nであるように選択されてもよく、ここで、
m=n-cであり、
nは、式
2^n-1≦(b+d)<2ⁿ
によって決定されてもよく、
cは、式

によって決定されてもよく、
a、b、c、d、k、m、およびnは、非ゼロ自然整数であり、dは、センサの一部のコンポーネントの技術的分散による±dのパルス数の変動に相当し、a=a'+dおよびb=b'-dである。

取り込み手段は、
- コンデンサに接続された第1入力と、基準電圧の印加手段に接続された第2入力と、信号sが出力される出力とを備える傾向がある比較手段と、
- グリッドが比較手段の出力に接続されることが可能であり、ドレインが比較手段の第1入力に接続されることが可能である再充電トランジスタと、
- ドレインが比較手段の第1入力に接続され、ソースが可変負荷に接続され、分極電圧が選択トランジスタのグリッドに印加される選択トランジスタとを少なくとも備えてもよい。

取り込み手段の比較器は、ヒステリシス比較器を含んでもよい。

可変負荷は、取り込み手段がボロメータを備えるとき、ボロメータなどのサーミスタであってよい。

取り込み手段の比較手段は、インバータが付随した比較器を備えてもよく、比較器は、比較器の正入力上で基準電圧を受信し、再充電トランジスタのグリッドおよびカウンタの入力は、インバータの出力に接続されてもよい。

センサは、ボロメータの読み取り回路を備えてもよい。

本発明はまた、複数のピクセルを備える傾向がある赤外線画像センサであって、各ピクセルが、上述したように、少なくとも1つのセンサを備えることができる赤外線画像センサに関する。こうしたセンサにおいて、表面歪が非常に高いと仮定すると、本発明は、従来技術によるボロメータ読み取り回路に比べて、小さなカウンタを使用してかなりの表面積を節約することを可能にする。

本発明はまた、所与の取り込み時間中に、電子センサによって生成される、a'<x<b'であり、a'、b'、およびxが非ゼロ自然整数であるような、信号sのパルス数xを計数する方法に関し、この方法は、
- (b'-a')≦z<a'であり、zが非ゼロ自然整数であるようなzに等しい最大計数能力を備える計数手段の入力に信号sを印加するステップと、
- 入力で受信される各パルスによって計数手段をインクリメントし、最大計数能力zが超過されると、計数をリセットするステップと、
- 信号sのパルス数xを表す数を計数手段から出力するステップとを少なくとも含む。

本発明については、添付の図面を参照しながら、純粋に示唆として与えられる決して網羅的ではない実施形態の例の説明を読めば、より明確に理解できるであろう。

以下で述べる種々の図の同一の部分、同様な部分、または等価な部分は、1つの図から別の図への切換えを容易にするために、同じ参照番号を有する。

図に示す種々の部分は、図をよりわかりやすくするために、必ずしも均一の縮尺に従って表されてはいない。

種々の可能性(代替実施形態および実施形態)は、互いに排他的ではないものとして理解されるべきであり、また、互いに組み合わせてもよい。

以降では、ボロメータ101の読み取り回路を備えるセンサ100を記述する図1を参照して本発明の説明を提供する。

上述したように、ボロメータ101内を流れる電流値は、ボロメータ101によって取り込まれる温度の値に関連する。温度変動に関連する電流値の変動は、非常に低く、例えば赤外放射による画像の取り込みの場合、例えばボロメータ101を通って流れる電流値の約1%に等しい。したがって、ボロメータ101を通って流れる電流は、高い分極電流またはオフセット電流を含み、測定される温度に関するいずれの情報も提供せず、ボロメータ101を通って流れる電流値は、このオフセット電流の周りでほとんど変動せず、変動は、基準温度に対する、ボロメータ101によって測定された温度変動を表す。

カウンタ114は、例えば、図2に示されている非同期論理カウンタ1などの双安定回路Dからなるデジタルカウンタ、またはアナログカウンタであってよい。したがって、デジタルカウンタ114を備えるセンサが、最初に考えられるであろう。

従来技術によるボロメータ読み取り回路は、nビットカウンタを備え、nは、例えば、計数時間tの間に、パルスの最大数Yを含む比較器出力で取得される信号について、式2^n-1≦Y<2ⁿが適用可能であるようなものである。

本発明の第1の実施形態によれば、カウンタ114は、先に規定されたビット数nより小さいビット数kを含む。取り込み時間の間に、カウンタ114は、自発的に「オーバーフローする」ことを許可される。すなわち、カウンタがその最大計数値に達すると、前記カウンタは、総パルスカウントが完了していない間、0から計数を再開する。こうしてカウンタは、いくつかの計数サイクルを実行し、第1計数サイクルは、事前充電トランジスタ110によるコンデンサ104のリセット後に開始し、その後の計数サイクル(複数可)は、カウンタの「オーバーフロー」に続くカウンタ114のリセットのたびに開始する。以下で明らかになるように、いくつかの計数サイクルの完了は、ある条件が確認されるとき、情報喪失を生じさせない。ビット数kは、特に、以下で規定する最小ビット数m以上である。

オーバーフローの回数または計数リセットの回数n_dは、2^(n-k)-1≦n_d<2^(n-k)-1であるようなものである。こうして、n-kが2に等しい場合、カウンタの2または3回のオーバーフロー、あるいは換言すれば、3または4の計数サイクルが存在する。これらの自発的オーバーフローは、ボロメータ101によって測定される温度変動を表さない、オフセットまたはパルス数をレベル処理する、すなわち、なくすことを可能にする。

カウンタ114によって含まれてもよい最小ビット数mは、定量化される信号のダイナミックレンジを考慮して、すなわち取り込み時間の間に計数される最小パルス数と最大パルス数を考慮して取得される。

より具体的には、基準温度T_refについて、取り込みの間にセンサによって生成されるパルス数は、ボロメータ101を通って流れる分極電流および比較器106の入力に印加される基準電圧V_refの関数である数n_refに等しい。ボロメータ101によって測定される温度が、T_refを含むT₁〜T₂の温度範囲内でT_refに関して変わるとき、比較器106によって生成されるパルス数は、n_refを含む終端aおよびbによって規定される範囲内で変わる。ここでaおよびbは、非ゼロの自然整数であり、またa<bである。さらに、温度に関連する変動と独立に、比較器106によって生成されるパルス数は、標準的な環境における、こうしたコンポーネントの標準設計値に対する、センサ100のコンポーネント、特に、ボロメータ101とコンデンサ104の技術的分散のために、変わる場合がある。こうして、比較器106によって生成されるパルス数は、dパルスだけ多くまたは少なく変動する可能性がある。ここでdは、これらの技術的分散のために正整数である。全体として、比較器106によって生成されるパルス数は、a'=a-dであり、かつb'=b+dであるようなa'〜b'である。ここで、a'およびb'は正整数である。

一般に、計数時間tの間に、a-d<x<b+dであるようなx個のパルスを含む信号sのパルス数を計数するための、デジタルカウンタの最小ビット数mを決定することが可能である。ここで、
m=n-cであり、
nは、式
2^n-1≦(b+d)<2ⁿ (1)
によって決定され、
cは、式

によって決定され、
a、b、c、d、m、n、およびxは、非ゼロ自然整数である。

数nは、単一計数サイクルを含み、取り込み期間の間にカウンタのオーバーフローがない、従来技術によるカウンタについて必要とされる最小ビット数を規定する。

数cは、本発明によるセンサにおいて「節約する」ことができる最大ビット数を規定する。

この実施形態の例では、基準温度に対する50Kの温度の増加は、ボロメータ101内に流れる総電流の1.2%の増加を表し、その増加は、その後、比較器106によってパルスに変換される。温度変動情報を伝達するこの有効電流に対して、ボロメータ101および読み取り回路コンポーネント(特に、コンデンサ104のコンポーネント)の技術的分散に関連する電流変動(この場合、分極電流の約±10%に相当する)が付加される。

したがって、技術的分散がない状態の基準温度T_refについて取得される基準分極電流の90%〜111.2%の範囲の電流値を取得することが可能であり、この変動範囲は、比較器106の出力で取得されるパルス数に直接適用される。この実施例では、電流値の範囲[a;b]は、基準分極電流の範囲[100%;101.2%]に相当する。パルス数dは、基準分極電流の10%変動に相当する。パルス数の総変動範囲[(a-d);(b+d)]は、基準分極電流の範囲[90%;111.2%]に相当する。

図3Aは、パルスカウント中の、m=n-2である、nビットを備えるカウンタを含む第1組のセンサの挙動とmビットを備えるカウンタを含む第2組のセンサの挙動とを表し、Y軸は、計数時間の終わりにカウンタによって指定された数を表し、X軸は、計数時間の間に比較器によって供給されたパスル数を表す。点202は、決まった取り込み時間後にnビットカウンタによって指定された種々の値を表す。点204は、同じ取り込み時間についての、(n-2)ビットカウンタの種々の値を表す。それぞれの組のセンサについて、技術的分散およびその組において種々のセンサによって検出される温度変動は同じであると仮定する。したがって、ある組の比較器から出力されるパルス数は、他の組のパルス数と統計的に同じであることが考えられる。(n-2)ビットカウンタは、計数期間の間に、その最大計数能力の3回のオーバーフローを経験し、測定が、4回目のカウンタサイクル中に行われることが、図3Aにおいて見て取れる。これらの2つの組のカウンタの場合、点は、制御される値の周りで分散し、実際には、NMOS選択トランジスタ102のグリッド電圧Vgの選択は、ボロメータ101内に流れる平均電流、したがって、取り込み時間の終わりのカウンタの平均値を決定することを可能にする。最後に、点202および204は、比較器によって与えられる最小パルス数と最大パルス数を表す2つの境界値Min1/Max1とMin2/Max2との間の縦座標、すなわち、ボロメータ101内を流れる電流の考えられる変動を有する。点202および204のそれぞれの組の値の偏差、すなわち、点202の(Max1-Min1)および点204の(Max2-Min2)は同じであるということに留意されたい。結果として、nビットセンサの感度または分解能は、本発明による(n-2)ビットセンサの感度または分解能と同じである。

技術的分散が、基準信号(技術的分散がない状態で、T_refを測定することによって取得される信号)の±10%を表し、それに対して、測定される温度の関数として、0〜1.2%の範囲の変動が付加される、上述した実施例では、基準信号の115%までカバーするnビットカウンタの場合、上述した式(2)と同じ式によって、節約することができる最大ビット数cを規定することが可能である。

は、2^cと2^(c+1)の間にある。ここで、式2²<5.42<2³が得られる。したがって、先に詳述した方法を使用して、図3Aの場合にそうであるように、2ビット「節約する」、すなわち、m=n-2であるmビットを有するカウンタを使用することが可能であるということを推論することができる。例えば、各ピクセル内に、ボロメータとデジタルカウンタ読み取り回路を備える赤外線画像センサの場合、従来技術による赤外線画像センサの場合と同様の16ビットカウンタではなく、測定される温度情報を失うことなく、14ビットカウンタを使用することが可能である。

図3Aは、すべてのパルスを定量化することが可能な、すなわち、nビットを備えるカウンタを用いると、計数されるパルス数の値Max1が、値2ⁿに近いシナリオを表す。この場合、m=n-2ビットを有するカウンタの場合、すべての計数値が、同じ計数サイクル内にあることが見て取れる。

生成されるビット数の利得は、取り込み時間の終わりに分散する値が、n-2ビットカウンタの同じ計数サイクル内にあるということを意味しない。m=n-2であるようなnビットカウンタとmビットカウンタの挙動を表す図3Bに示すように、計数値の一部が、1つのサイクル内にあり、一方、他の部分が、その後のサイクル内にあることを想定することができる。式(1)および(2)を参照して、上述した条件が確認される場合、あるサイクルで取得される(縦座標の)計数値は、その後のサイクルで取得される計数値と異なる。こうして、これらの計数値を区別することが可能である。

先に示した実施例では、mは、値m=n-2によって選択される。しかしこの値は、カウンタの最小ビット数を表す。カウンタは、より大きなビット数、例えばm=n-1を含むことが可能である。

本発明の第2の実施形態によれば、センサのカウンタは、式2^n-1≦Y<2ⁿによって従来のセンサについて先に規定されたビット数nと同じビット数を含む。しかし、単一計数サイクルを有する代わりに、いくつかの計数サイクルが実施される。このために、センサの機能は、取り込み時間の間に生成されるパルス数を増加させるように修正される。図1に示されている読み取り回路の実施例では、トランジスタ102の分極電圧Vgを増加させ、コンデンサ104の容量を減少させ、かつ/または、電圧Vrefを増加させることが可能であり、それにより、比較器106の出力における平均パルス数が増加することが可能になる。比較器106の出力におけるパルス数のこの増加によって、センサの感度が高まる。こうして、ボロメータ101のどんな小さな温度変動も区別することが可能である。

別々のカウンタサイクルについて取得されるカウンタ値間の考えられるオーバラップがまったく存在しないようにするために、センサ100は、以下の条件、すなわち、(b'-a')≦z<a'であり、a'およびb'が先に規定されており、zは、カウンタの最大計数能力であることを確認する。

適用される実施形態を問わず、カウンタ114は、アナログカウンタであることが可能である。こうしたカウンタの実施例は、図4に示されている。

カウンタ114は、アースとPMOSトランジスタ120のドレインとの間に配置された計数コンデンサ118を備える。電流源(図示せず)は、優先的に、トランジスタ120のソースと電源電圧との間に配置される。前記PMOSトランジスタ120のグリッドは、カウンタ114の入力122に接続される。PMOSトランジスタ120のドレインはまた、比較器126の入力、例えば反転入力に接続される。比較器126の第2入力は、基準電圧を供給する電圧発生器134に接続される。比較器126の出力は、インバータ128の入力に接続される。前記インバータ128の出力は、OR論理ゲート132の入力に接続される。OR論理ゲート132の別の入力は、この入力にリセット信号を印加することによって、コンデンサ118を放電させ、したがって計数をリセットすることを可能にする。OR論理ゲート132の出力は、NMOSトランジスタ130のグリッドに接続され、前記NMOSトランジスタ130のドレインは、コンデンサ118に接続される。こうして、トランジスタ130およびコンデンサ118は、アースとノード124との間で並列に配置され、カウンタの出力を形成する。

こうして、PMOS120のグリッドでパルスが受信されるたびに、PMOS120は、導通状態に変わり、例えば「パケット」と呼ばれる約2000個の電子を含む一定量の電荷をコンデンサ118に蓄積する。コンデンサ118の端子の電圧は、コンデンサ118に蓄積された電荷量に比例するため、充電パケット数は、計数されるパルス数を表す。1パルスに相当する、電荷量またはコンデンサ118の端子の電圧を考慮して、コンデンサ118の端子の電圧を測定することによって、受信されたパルス数を推論することが可能である。

比較器126は、コンデンサ118の端子の電圧を、例えば、電圧発生器134によって印加される約2Vに等しい基準電圧と比較する。コンデンサ118の端子の電圧が、基準電圧に達すると、比較器は、NMOS130を切り換え、コンデンサ118を放電させる。こうして、上述したデジタルカウンタの場合、カウントをリセットすることなく、すべてのパルスを計数するのに必要とされる蓄積容量C₁より低いコンデンサの蓄積容量C₂を選択することによって、コンデンサのいくつかの充電サイクルにわたって、カウントが実施される。図5に示すように、点206は、第1組のセンサに属する容量C₁を有するコンデンサの端子の電圧値を表す。点208は、同じ計数時間についての、第2組のセンサに属する容量C₂を有するコンデンサの端子の電圧値を表す。容量C₂を有するコンデンサが2回放電し、計数値が、対応するカウンタの第3サイクル内であることが見て取れる。

したがって、センサの同じ感度を確保しながら、より低い容量を使用することが可能である。信号sが、計数期間tにわたって、a'<x<b'であるようなx個のパルスを含み、また、最大計数容量が、コンデンサ118の端子において区別することができる電圧値の最大数を表すzに等しい状態で、情報の喪失がない状態でパルスを計数するためのコンデンサの最小容量C₂を規定することが可能である。z=C₂×Vdd/ΔQであり、ΔQは基本電荷パケットに相当するということに留意されたい。さらに、カウンタ出力レベルの十分な区別を確保するために、z≧(b'-a')である。その結果、容量は、少なくとも(b'-a')×ΔQ/Vddに等しい。さらに、少なくとも2つの計数サイクル、あるいは換言すれば、カウンタの少なくとも1つのオーバーフローを設けるために、z<a'であり、これは、C₂<ΔQ/Vdd×a'であることを意味する。

さらに、コンデンサを放電させることなく、すべてのパルスを計数することを可能にするコンデンサ容量値C₁が考慮される場合、容量値に関する最小利得は、以下の式に従って規定される。

本発明の他の実施形態が想定されてもよい。例えば、図1に示すものと同様であるが、相補的ロジックで作製されるボロメータセンサを想定することが可能であり、選択トランジスタは、この場合にはPMOSトランジスタであり、ボロメータは電源電圧に接続され、再充電トランジスタはNMOSトランジスタであり、コンデンサはアースに接続されるといった具合である。同様に、図4に示されているカウンタは、相補的ロジックで作製されてもよい。

ボロメータと、カウンタを備える前記ボロメータの読み取り回路とを示す図である。 従来技術による非同期論理カウンタを示す図である。 同じ計数時間の間におけるnビットを有するデジタルカウンタの挙動と、n-2ビットを有するデジタルカウンタの挙動とを示す図である。 同じ計数時間の間におけるnビットを有するデジタルカウンタの挙動と、n-2ビットを有するデジタルカウンタの挙動とを示す図である。 図1のボロメータ読み取り回路のアナログカウンタという本発明の主題を示す図である。 容量C₁を有するコンデンサを備えたアナログカウンタの挙動と、容量C₂(C₂<C₁)を有するコンデンサを備えたアナログカウンタの挙動とを示す図である。

符号の説明

1 カウンタ
2 入力
20、22、24、26 双安定回路
100 電子センサ
101 ボロメータ
102 選択トランジスタ(NMOSトランジスタ)
104、118 コンデンサ
106 比較手段(ヒステリシス比較器)
108、134 電圧発生器
110 再充電トランジスタ(PMOSトランジスタ)
112、128 インバータ
114 計数手段(カウンタ)
116 記憶手段
120 計数トランジスタ(PMOSトランジスタ)
122 入力
124 出力
126 比較器
130 リセットトランジスタ(NMOSトランジスタ)
132 OR論理ゲート

Claims (15)

1. 所与の取り込み時間中に、a'<x<b'であり、a'、b'、およびxが非ゼロ自然整数であるような、x個のパルスを含む信号sを生成する取り込み手段と、
   受信される各パルスによってインクリメントされる信号sを受信する計数手段(114)であって、(b'-a')≦z<a'であり、zが非ゼロ自然整数であるようなzに等しい最大計数能力を備え、前記最大計数能力zが経過されると、前記計数をリセットし、前記取り込み時間の終わりに、前記信号sのパルス数xを表す数値を出力する(124)計数手段(114)とを少なくとも備える電子センサ(100)。
2. 前記取り込み手段は、少なくとも1つのボロメータ(101)を備え、それにより、前記信号sを取得することができる請求項1に記載のセンサ(100)。
3. 前記計数手段(114)は、少なくとも1つのアナログカウンタを備える請求項1または2に記載のセンサ(100)。
4. 前記アナログカウンタは、少なくとも1つのコンデンサ(118)を備え、前記計数手段(114)の前記最大計数能力zは、前記コンデンサ(118)の容量値に比例し、前記計数手段(114)からの前記数値出力(124)は、前記コンデンサ(118)の端子の電圧である請求項3に記載のセンサ(100)。
5. 前記アナログカウンタはまた、
   基準電圧の印加手段(134)に接続された第1入力と、前記コンデンサ(118)に接続された第2入力と、OR論理ゲート(132)の第1入力に接続された出力とを備える比較器(126)であって、前記OR論理ゲート(132)の第2入力は、計数リセット信号を受信するように意図されている比較器(126)と、
   前記コンデンサ(118)のリセットトランジスタ(130)であって、グリッド(grid)が前記OR論理ゲート(132)の出力に接続されることが可能であるリセットトランジスタ(130)と、
   ドレインが前記比較器(126)の前記第2入力に接続され、グリッドが前記計数手段(114)の入力(122)に接続されることが可能である計数トランジスタ(120)とを備える請求項4に記載のセンサ(100)。
6. 前記アナログカウンタはまた、前記比較器(126)の前記出力と、前記OR論理ゲート(132)の前記第1入力との間に配置されたインバータ(128)を備える請求項5に記載のセンサ(100)。
7. 前記計数手段(114)は、少なくとも1つのデジタルカウンタを備える請求項1または2に記載のセンサ(100)。
8. 前記デジタルカウンタは、2^k=zであるようなkビットを備え、kは、m≦k<nであるように選択され、ここで、
   m=n-cであり、
   nは、式
   2^n-1≦(b+d)<2ⁿ
   によって決定され、
   cは、式
   

   

   によって決定され、
   a、b、c、d、k、m、およびnは、非ゼロ自然整数であり、dは、前記センサの一部のコンポーネントの技術的分散による±dのパルス数の変動に相当し、a=a'+dおよびb=b'-dである請求項7に記載のセンサ(100)。
9. 前記取り込み手段は、
   コンデンサ(104)に接続された第1入力と、基準電圧の印加手段(108)に接続された第2入力と、信号sが出力される出力とを備える比較手段(106;112)と、
   グリッドが前記比較手段(106)の前記出力に接続されることが可能であり、ドレインが前記比較手段(106)の前記第1入力に接続されることが可能である再充電トランジスタ(110)と、
   ドレインが前記比較手段(106)の前記第1入力に接続され、ソースが可変負荷(101)に接続され、分極電圧が選択トランジスタ(102)のグリッドに印加される選択トランジスタ(102)とを少なくとも備える請求項1から8のいずれか一項に記載のセンサ(100)。
10. 前記比較手段(106)は、ヒステリシス比較器(106)を含む請求項9に記載のセンサ(100)。
11. 前記可変負荷(101)は、前記取り込み手段がボロメータを備えるとき、前記ボロメータ(101)などのサーミスタである請求項9または10に記載のセンサ(100)。
12. 前記比較手段は、インバータ(112)が付随した比較器(106)を備え、前記比較器は、前記比較器の正入力上で前記基準電圧を受信し、前記PMOSトランジスタ(110)の前記グリッドおよび前記カウンタ(114)の前記入力は、前記インバータ(112)の前記出力に接続される請求項9から11のいずれか一項に記載のセンサ(100)。
13. ボロメータ(101)の読み取り回路を備える請求項1から12のいずれか一項に記載のセンサ(100)。
14. 複数のピクセルを備える赤外線画像センサであって、各ピクセルが、請求項13に記載の少なくとも1つのセンサ(100)を備える赤外線画像センサ。
15. 所与の取り込み時間中に、電子センサによって生成される、a'<x<b'であり、a'、b'、およびxが非ゼロ自然整数であるような、信号sのパルス数xを計数する方法であって、
    (b'-a')≦z<a'であり、zが非ゼロ自然整数であるようなzに等しい最大計数能力を備える計数手段(114)の入力(122)に信号sを印加するステップと、
    前記入力(122)で受信される各パルスによって前記計数手段(114)をインクリメントし、前記最大計数能力zが超過されると、前記計数をリセットするステップと、
    前記信号sのパルス数xを表す数を前記計数手段(114)から出力するステップ(124)とを少なくとも含む方法。

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