TWI696267B - 半導體裝置 - Google Patents

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TWI696267B
TWI696267B TW105107707A TW105107707A TWI696267B TW I696267 B TWI696267 B TW I696267B TW 105107707 A TW105107707 A TW 105107707A TW 105107707 A TW105107707 A TW 105107707A TW I696267 B TWI696267 B TW I696267B
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pattern
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權大振
徐康一
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置。所述半導體裝置包含SRAM胞，其包含：形成於基板上的第一上拉電晶體、第一下拉電晶體以及第一通道電晶體；連接至所述第一上拉電晶體及所述第一下拉電晶體的閘極端子的第一讀取緩衝器電晶體；以及與所述第一讀取緩衝器電晶體共用汲極端子的第二讀取緩衝器電晶體，其中所述第一讀取緩衝器電晶體包含在垂直於所述基板的上表面的第一方向上延伸的第一通道圖案、覆蓋所述第一通道圖案的一部分的第一閘極電極以及不接觸所述第一閘極電極的第一汲極圖案，且所述第一汲極圖案在所述第一方向上延伸且連接至所述第一通道圖案。

Description

半導體裝置
本發明概念涉及一種半導體裝置。
靜態隨機存取記憶體(SRAM)可分為包含構成單元記憶胞的六個電晶體的六個電晶體SRAM(6T-SRAM)及具有包含六個或六個以上電晶體的多個輸入/輸出埠的多埠SRAM。舉例而言，多埠SRAM可包含兩埠SRAM(雙埠SRAM)。
根據本發明概念的一實例實施例，半導體裝置提供如下。SRAM胞包含配置於基板上的第一上拉電晶體、第一下拉電晶體以及第一通道電晶體。第一讀取緩衝器電晶體連接至第一上拉電晶體及第一下拉電晶體的閘極端子。第一讀取緩衝器電晶體包含：第一通道圖案，其在垂直於基板的上表面的第一方向上延伸；第一閘極電極，其與第一通道圖案的一部分重疊；以及第一汲極圖案，其作為第一讀取緩衝器電晶體的汲極端子。汲極圖案與第一閘極電極間隔開，在第一方向上延伸，且電連接至第一通道圖案。第二讀取緩衝器電晶體具有作為第二讀取緩衝器電晶體 的汲極端子的第一汲極圖案。
根據本發明概念的一實例實施例，半導體裝置提供如下。第一上拉電晶體形成於基板上。第一下拉電晶體串聯連接至第一上拉電晶體。第一上拉電晶體及第一下拉電晶體共用汲極端子。第一通道電晶體連接至第一上拉電晶體的汲極端子。第一通道電晶體包含：第一通道圖案，其在垂直於基板的上表面的第一方向上延伸；第一閘極電極，其與第一通道圖案的一部分重疊；以及第一汲極圖案，其作為第一讀通道電晶體的汲極端子。第一汲極圖案與第一閘極電極間隔開，在第一方向上延伸，且電連接至第一通道圖案。第二通道電晶體共用作為第二通道電晶體的汲極端子的第一通道電晶體的第一汲極圖案。第一通道電晶體及第二通道電晶體分別連接至第一字線及第二字線。
根據本發明概念的一實例實施例，半導體裝置提供如下。SRAM電路包含：鎖存電路，其包含第一反相器及第二反相器；第一通道電晶體，其連接至第一反相器；以及第二通道電晶體，其連接至第二反相器。第一電晶體連接至第一反相器。第一通道電晶體及第一電晶體中的至少一者包含在垂直於基板的上表面的第一方向上延伸的第一通道圖案且包含第一至第三部分，第一至第三部分自基板垂直地配置，第一閘極電極與第二部分重疊且在不同於第一方向的第二方向上延伸，且第一汲極圖案沿著第二方向與第一閘極電極間隔開，在第一方向上延伸且電連接至第一部分。
根據本發明概念的一實例實施例，半導體裝置提供如 下。儲存單元包含具有第一上拉電晶體及第一下拉電晶體的第一反相器及具有第二上拉電晶體及第二下拉電晶體的第二反相器。第一通道電晶體具有汲極端子，其耦接至第一上拉電晶體的汲極端子、第一下拉電晶體的汲極端子、第二上拉電晶體的閘極端子以及第二下拉電晶體的閘極端子。第一通道電晶體、第一下拉電晶體以及第一上拉電晶體的汲極端子包含由第一通道電晶體、第一下拉電晶體以及第一上拉電晶體共用的第一汲極圖案。第二通道電晶體具有汲極端子，其耦接至第一上拉電晶體的閘極端子、第一下拉電晶體的閘極端子、第二上拉電晶體的汲極端子以及第二下拉電晶體的汲極端子。第二通道電晶體、第二下拉電晶體以及第二上拉電晶體的汲極端子包含由第二通道電晶體、第二下拉電晶體以及第二上拉電晶體共用的第二汲極圖案。位元線耦接至第一通道電晶體的源極端子。互補位元線耦接至第二通道電晶體的源極端子。
1:半導體裝置
2:半導體裝置
3:半導體裝置
4:半導體裝置
5:半導體裝置
10:基板
15:層間絕緣層
23:源極接觸件
27:第一源極圖案
28:源極接觸件
31:第三閘極電極
32:第四閘極電極
33:第五閘極電極
37:第一閘極電極
38:第二閘極電極
41:第一汲極圖案
42:第二汲極圖案
43:第三汲極圖案
44:第一汲極圖案
45:第二汲極圖案
46:第三汲極圖案
51:第三通道圖案
51b:第三部分
52:第四通道圖案
52b:第二部分
53:第五通道圖案
53b:第二部分
57:第一通道圖案
57a:第三部分
57b:第二部分
57c:第一部分
58:第二通道圖案
58b:第二部分
67:第一導電區域
77:第一閘極圖案
101:第一節點接觸件
102:第二節點接觸件
103:第三節點接觸件
104:第四節點接觸件
111:第一位元線接觸件
112:第二位元線接觸件
113:第一電源接觸件
114:第二電源接觸件
115:第三位元線接觸件
121:第一通孔接觸件
122:第二通孔接觸件
123:第三通孔接觸件
124:第四通孔接觸件
300:SRAM胞
301:第一上拉電晶體
302:第一下拉電晶體
303:第一通道電晶體
304:第二上拉電晶體
305:第二下拉電晶體
306:第二通道電晶體
307:第一讀取緩衝器電晶體(電晶體)
308:第二讀取緩衝器電晶體(電晶體)
351:第一反相器(反相器)
352:第二反相器(反相器)
400:SRAM胞
401:第一上拉電晶體
402:第一下拉電晶體
403:第一通道電晶體
406:第二通道電晶體
407:第三通道電晶體
408:第四通道電晶體
451:第一反相器
452:第二反相器
507:第一讀取緩衝器電晶體
601:半導體裝置
602:半導體裝置
610:邏輯區域
611:第一電晶體
612:第三電晶體
620:SRAM區域
621:第二電晶體
622:第四電晶體
900:裝置
910:顯示器
911:天線
913:接收器
915:傳輸器
920:數位區段
922:視訊處理器(處理器)
924:應用程式處理器(處理器)
926:控制器/多核心處理器(處理器)
928:顯示處理器(處理器)
930:中央處理單元
932:外部匯流排介面
934:調制解調器處理器(處理器)
1000:計算系統
1002:中央處理單元
1004:系統記憶體
1006:顯示裝置
1010:圖形系統
1011:圖形處理單元
1012:圖形記憶體
1013:顯示控制器
1014:圖形介面
1015:圖形記憶體控制器
1100:電子系統
1110:控制器
1120:輸入/輸出裝置
1130:記憶體裝置
1140:介面
1150:匯流排
1200:平板PC
1300:筆記型電腦
1400:智慧型電話
BL:位元線
/BL:互補位元線
BLO:第一外位元線
BLI:第一內位元線
/BLI:第二內位元線
/BLO:第二外位元線
RWL:第一字線(第一讀取字線)
RBL:讀取位元線
VDD:電源節點(電力線)
GND:接地節點(接地線)
WL:第二字線
L1、L2、L3、L4、L5:長度
W1、W2、W3、W4、W5:寬度
A-A'、B-B'、C-C'、D-D'、E-E':線
本發明概念之這些及其他特徵將藉由參考隨附圖式詳細地描述其實例實施例而變得更顯而易見，其中：圖1為根據本發明概念的一實例實施例的半導體裝置的佈局圖；圖2為圖1的半導體裝置的電路圖；圖3為沿著圖1的線A-A'截取的橫截面圖；圖4為沿著圖1的線B-B'及C-C'截取的橫截面圖； 圖5為沿著圖1的線D-D'及E-E'截取的橫截面圖；圖6為根據本發明概念的一實例實施例的半導體裝置的佈局圖；圖7為根據本發明概念的一實例實施例的半導體裝置的佈局圖；圖8為圖7的半導體裝置的電路圖；圖9為根據本發明概念的一實例實施例的半導體裝置的佈局圖；圖10為根據本發明概念的一實例實施例的半導體裝置的佈局圖；圖11沿著圖10線A-A'截取的橫截面圖；圖12至圖17為說明製造根據本發明概念的一實例實施例的圖1的半導體裝置的方法的中間製程步驟的圖式；圖18為說明根據本發明概念的一實例實施例的半導體裝置的圖式；圖19為說明根據本發明概念的一實例實施例的半導體裝置的圖式；圖20為說明包含根據本發明概念的一實例實施例的半導體裝置的無線通信裝置的方塊圖；圖21為說明包含根據本發明概念的一實例實施例的半導體裝置的計算系統的方塊圖；圖22為說明包含根據本發明概念的一實例實施例的半導體裝置的電子系統的方塊圖；以及 圖23至圖25為說明包含根據本發明概念的一實例實施例的半導體裝置的半導體系統的圖式。
儘管可能未展示一些橫截面圖的對應平面圖及/或透視圖，但本文中所說明的裝置結構的橫截面圖提供對於沿著兩個不同方向(如將在平面圖中所說明)及/或在三個不同方向上(如將在透視圖中所說明)延伸的多個裝置結構的支援。兩個不同方向可彼此正交或可不彼此正交。三個不同方向可包含可與所述兩個不同方向正交的第三方向。多個裝置結構可整合於同一電子裝置中。舉例而言，當以橫截面圖說明裝置結構(例如，記憶胞結構或電晶體結構)時，電子裝置可包含多個裝置結構(例如，記憶胞結構或電晶體結構)，如將藉由電子裝置的平面圖所說明。多個裝置結構可配置成陣列及/或二維圖案。
下文將參考隨附圖式詳細描述本發明概念的實例實施例。然而，本發明概念可以不同形式實施且不應解釋為限於本文所闡述之實施例。在圖式中，出於明晰之目的，可誇示層及區域之厚度。亦應瞭解，當稱元件「在」另一元件或基板「上」時，其可直接在另一元件或基體上，或亦可存在介入層。亦將理解，當稱元件「耦接至」或「連接至」另一元件時，其可直接耦接至或連接至所述另一元件，或亦可存在介入元件。在本說明書及圖式中，相同圖式元件符號可指相同元件。
下文將參考圖1至圖25描述根據本發明概念的一些實施 例的半導體。
圖1為根據本發明概念的一實例實施例的半導體裝置的佈局圖。圖2為具有圖1的佈局的半導體裝置的電路圖。圖3為沿著圖1的線A-A'截取的橫截面圖。
出於描述的便利性，圖1未展示讀取位元線RBL、位元線BL、電源節點(VDD)、互補位元線(/BL)、第一及第二字線(RWL、WL)、接地節點(GND)以及連接於其中的接觸件。
參看圖1至圖3，根據本發明概念的一實例實施例的半導體裝置1可包含SRAM胞300。
SRAM胞300可包含第一反相器351、第二反相器352、第一通道電晶體303以及第二通道電晶體306。SRAM胞300可形成於基板上。
基板10可為(例如)主體矽基板或絕緣體上矽(SOI)。替代地，基板10可為矽基板，或包含其他材料，例如，矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。替代地，基板10可藉由在基底基板上形成磊晶層而獲得。出於描述的便利性，假定基板10可為矽基板。
第一反相器351及第二反相器352可連接在電源節點VDD與接地節點GND之間。第一反相器351可包含串聯連接的第一上拉電晶體301及第一下拉電晶體302。類似地，第二反相器352可包含串聯連接的第二上拉電晶體304及第二下拉電晶體305。
第一上拉電晶體301及第二上拉電晶體304可為p型金 屬氧化物半導體(PMOS)電晶體，且第一下拉電晶體302及第二下拉電晶體305可為n型金屬氧化物半導體(NMOS)電晶體。
第一反相器351及第二反相器352可交叉耦接至彼此以形成鎖存電路。舉例而言，第一反相器351的輸入節點連接至第二反相器352的輸出節點，且第二反相器352的輸入節點連接至第一反相器351的輸出節點。
第一通道電晶體303及第二通道電晶體306可分別連接至反相器351及352的輸出節點。舉例而言，第一通道電晶體303可連接在第一反相器351的輸出節點與位元線BL之間，且第二通道電晶體306可連接在第二反相器352的輸出節點與互補位元線/BL之間。第一通道電晶體303及第二通道電晶體306的閘極端子可連接至第二字線WL。
此外，本發明概念的半導體裝置1可進一步包含第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308。第一讀取緩衝器電晶體307的閘極可連接至第一反相器351的輸入節點及第二反相器352的輸出節點。第一讀取緩衝器電晶體307可連接在接地節點與第二讀取緩衝器電晶體308之間。第二讀取緩衝器電晶體308可連接在第一讀取緩衝器電晶體307與讀取位元線RBL之間。第二讀取緩衝器電晶體308的閘極可連接至第一讀取字線RWL。在此情況下，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308可包含具有垂直結構的電晶體，隨後將更詳細地說明所述電晶體。
在增加第一讀取緩衝器電晶體307及第二讀取緩衝器電 晶體308時，本發明概念的半導體裝置1可作為具有彼此分離的讀取埠及寫入埠的兩埠SRAM操作。因此，本發明概念的半導體裝置1可克服在干擾界限與寫入界限之間的取捨的問題，所述寫入界限為包含僅六個電晶體的習知SRAM所固有。
在此情況下，本發明概念的半導體裝置1可以彼此分開地讀取模式及寫入模式操作。在此情況下，半導體裝置1可被稱作雙埠記憶體。在讀取模式中，連接至第二讀取緩衝器電晶體308的第一讀取字線RWL及讀取位元線RBL可激活以讀取儲存於SRAM胞300中的值。在寫入模式中，連接至第一通道電晶體303及第二通道電晶體306的第二字線WL、位元線BL以及互補位元線/BL可激活以儲存SRAM胞300中的資料。然而，本發明概念不限於此。
第一通道電晶體303及第一反相器351可共用第一汲極圖案41。舉例而言，第一通道電晶體303及第一反相器351可共用作為共同汲極端子的第一汲極圖案41，因此減小半導體裝置1的區域。在此情況下，第一通道電晶體303可配置在第一汲極圖案41的一側處，且第一上拉電晶體301及第一下拉電晶體302可配置在第一汲極圖案41的另一側處。然而，本發明概念不限於此。
類似地，第二通道電晶體306及第二反相器352可共用第二汲極圖案42。舉例而言，第二汲極圖案42作為共同汲極端子共用，因此減小半導體裝置1的區域。在此情況下，第二上拉電晶體304及第二下拉電晶體305可配置在第二汲極圖案42的一側處，且第二通道電晶體306可配置在第二汲極圖案42的另一側 處。然而，本發明概念不限於此。
在此情況下，第一汲極圖案41及第二汲極圖案42可以直線配置。舉例而言，第二汲極圖案42可配置於第一汲極圖案41延伸至的直線區域上。
第一反相器351的輸出端子可經由第一節點接觸件101連接至第二汲極圖案42。第二反相器352的輸出端子可經由第二節點接觸件102連接至第一汲極圖案41。
此外，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308可共用第三汲極圖案43。舉例而言，第一讀取緩衝器電晶體307可包含第三汲極圖案43，且第二讀取緩衝器電晶體308可將第三汲極圖案43用作汲極端子。舉例而言，第三汲極圖案43可作為共同汲極端子共用且鄰近SRAM胞300形成，因此將歸因於額外電晶體307及308的使用而導致的半導體裝置1的區域增大減至最小。在此情況下，第一讀取緩衝器電晶體307可配置在第三汲極圖案43的一側處，且第二讀取緩衝器電晶體308可配置在第三汲極圖案43的另一側處。然而，本發明概念不限於此。
在此情況下，第三汲極圖案43、第一汲極圖案41以及第二汲極圖案42可以直線配置。舉例而言，第一汲極圖案41及第二汲極圖案42可配置於第三汲極圖案43延伸至的直線區域上。然而，本發明不限於此。
參考圖3，第一讀取緩衝器電晶體307可形成於基板10上，包含層間絕緣層15、第一源極圖案27、第一閘極電極37、第一通道圖案57、第三汲極圖案43以及第一導電區域67。
第一通道圖案57可為垂直通道，在垂直於基板10的第一方向上延伸。第一通道圖案57可分為按接近基板10的上表面的次序的第一部分57c、第二部分57b以及第三部分57a。
第一通道圖案57形狀可為矩形柱，但本發明概念不限於此。舉例而言，第一通道圖案57可具有形狀為圓形的上表面。
第二部分57b可與第一閘極電極37重疊以形成第二部分57b中的通道區域。當等於或高於臨限電壓的電壓施加至第一閘極電極37時，第一讀取緩衝器電晶體307的通道區域可形成於第二部分57b中。
在實例實施例中，第一閘極電極37可具有環繞式閘極結構，其中第二部分57b由第一閘極電極37圍繞。在此情況下，通道區域可形成於第二部分57b與第一閘極電極37彼此重疊的全部表面上，以增大第一讀取緩衝器電晶體307的通道寬度。
第三部分57a可摻雜有雜質，因此在其中形成雜質區域。其中形成有雜質區域的第三部分57a可具有形成於其中的源極區。
由於第一讀取緩衝器電晶體307可為NMOS電晶體，因此第一通道圖案57可由張應力材料形成。舉例而言，當基板10由Si形成時，第一通道圖案57可由Si或具有小於Si的晶格常數的材料(例如，SiC)形成。張應力材料可將張應力施加至通道區域以增強通道區域中的載流子移動率。
第一源極圖案27可形成於第一通道圖案57上。第一源極圖案27可電連接第一通道圖案57及接地節點GND。然而，本發明概念不限於此。
第一源極圖案27可包含導電材料。舉例而言，第一源極圖案27可包含(例如)多晶矽、金屬矽化物化合物、導電金屬氮化物以及金屬中的至少一者，但本發明概念不限於此。
第一閘極電極37可連接至第一通道圖案57，且在與第一方向相交的第二方向上延伸。舉例而言，第二方向可與基板10的上表面平行。然而，本發明不限於此。
舉例而言，第一閘極電極37可連接至第一通道圖案57的第二部分57b。當第一閘極電極37連接至第二部分57b且等於或高於臨限電壓的電壓施加至第一閘極電極37時，通道可形成於第二部分57b上。
第一閘極電極37可包含導電材料。舉例而言，第一閘極電極37可包含具有高導電性的金屬，但本發明概念不限於此。舉例而言，閘極電極可由諸如多晶矽的非金屬形成。舉例而言，第一閘極電極37可由摻雜多晶矽、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、鈦(Ti)、鉭(Ta)、鎢(W)及類似者形成，但本發明概念不限於此。
第一閘極電極37可圍繞第二部分57b以形成包圍第二部分57b及形成於其中的通道的環繞式閘極結構。
第一閘極圖案77可形成於第一閘極電極37上。第一閘極圖案77可電連接第一閘極電極37及第一反相器351的輸入節點以及第二反相器352的輸出節點。然而，本發明概念不限於此。
第一閘極圖案77可包含導電材料。舉例而言，第一閘極圖案77可包含(例如)多晶矽、金屬矽化物化合物、導電金屬氮 化物以及金屬中的至少一者，但本發明概念不限於此。
第一閘極電極37可形成環繞式閘極結構，且第二部分57b的全部表面可用作第一讀取緩衝器電晶體307的通道區域。
儘管圖中未詳細及清晰地展示，但閘極絕緣層及/或介面層可插入於第一閘極電極37與第二部分57b之間。舉例而言，閘極絕緣層可由介電材料形成。舉例而言，閘極絕緣層可由(例如)HfO2、Al2O3、ZrO2或TaO2形成，但本發明概念不限於此。
介面層可進一步插入於閘極絕緣層與第二部分57b之間，以防止在閘極絕緣層與第二部分57b之間發生介面故障。介面層可包含具有介電常數(k)約9的低介電常數材料，例如氧化矽層(其中，k大約為4)或氮氧化矽層(其中，k大約為4至8，視氧原子或氮原子的含量而定)。此外，介面層可由矽酸鹽或上述層的組合形成。
第三汲極圖案43可在第一方向上自基板10延伸，且第三汲極圖案43可由與第一通道圖案57的彼等實質上相同的材料形成。第三汲極圖案43可與第一通道圖案57間隔開。此外，第三汲極圖案43可不與第一閘極電極37重疊或接觸。
同時，第三汲極圖案43可包含摻雜有雜質的雜質區域。具有形成於其中的雜質區域的第三汲極圖案43可包含第一讀取緩衝器電晶體307的汲極區域。
第一導電區域67可電連接第一通道圖案57的第一部分57c及第三汲極圖案43。第一導電區域67可形成於基板10中，接觸第一通道圖案57的下表面及第三汲極圖案43的下表面。第 一導電區域67可與第一閘極電極37並聯配置，但本發明概念不限於此。
第一導電區域67可包含導電材料。舉例而言，導電材料可包含(例如)多晶矽、金屬矽化物化合物、導電金屬氮化物以及金屬中的至少一者，但本發明概念不限於此。
具有垂直通道的電晶體結構可應用至第一讀取緩衝器電晶體307及/或第二讀取緩衝器電晶體308。此外，具有上文所描述的垂直通道的電晶體結構亦可應用至包含於SRAM胞中的電晶體(例如，第一上拉電晶體301及第二上拉電晶體304、第一下拉電晶體302及第二下拉電晶體305以及第一通道電晶體303及第二通道電晶體306)。然而，本發明概念不限於此。
圖4為沿著圖1的線B-B'及C-C'截取的橫截面圖。
參考圖4，沿著線B-B'截取的部分說明第一通道電晶體303的橫截面圖，且沿著線C-C'截取的部分說明第一上拉電晶體301及第一下拉電晶體302的橫截面圖。
第一上拉電晶體301可包含在第一方向上延伸的第三通道圖案51，及覆蓋第三通道圖案51的一部分的第三閘極電極31。第一下拉電晶體302可包含在第一方向上延伸的第四通道圖案52，及覆蓋第四通道圖案52的一部分的第四閘極電極32。第一通道電晶體303可包含在第一方向上延伸的第五通道圖案53，及覆蓋第四通道圖案52的一部分的第五閘極電極33。
第三通道圖案51、第四通道圖案52以及第五通道圖案53的寬度可彼此不同。在此情況下，每一通道圖案的寬度可在與 第一方向相交的第二方向上量測。
舉例而言，第五通道圖案53的寬度W3可寬於第四通道圖案52的寬度W2。舉例而言，寬度W3可為寬度W2的1.2倍。此意謂第一通道電晶體303的通道的寬度寬於第一下拉電晶體302的通道的寬度。舉例而言，SRAM讀取操作的干擾界限可取決於貝他比(beta ratio)，所述貝他比為第一下拉電晶體302與第一通道電晶體303的電流比。為確保足夠界限，貝他比的量值需要為1.2或高於1.2。
因此，貝他比可藉由在當設計SRAM胞300時其他條件設定為相同的情況下調整第五通道圖案53的寬度W3及第四通道圖案52的寬度W2而調整。
貝他率可藉由改變與鰭式場效電晶體結構中的閘極電極重疊的翅片的數目而設定為整數比。
在一實例實施例中，貝他比可藉由調整寬度而設定為分數比。舉例而言，第五通道圖案53的寬度W3及第四通道圖案52的寬度W2可經調整以將貝他比設定為分數比(fractional ratio)。在此情況下，貝他比可藉由調整寬度而設定為整數比。類似地，第二下拉電晶體305與第二通道電晶體306的電流比可經調整以確保SRAM胞300的干擾界限。
同時，第一通道電晶體303的第五通道圖案53的寬度W3可寬於第一上拉電晶體301的第三通道圖案51的寬度W1。舉例而言，寬度W3可約為寬度W1的2倍以上。
此意謂第一通道電晶體303的通道的寬度寬於第一上拉 電晶體301的通道的寬度。舉例而言，SRAM寫入操作的干擾界限可取決於伽瑪比(gamma ratio)，所述伽瑪比為第一上拉電晶體301與第一通道電晶體303的電流比。為確保足夠界限，伽瑪比的量值需要為2或高於2。
因此，伽瑪比可藉由在當設計SRAM胞300時其他條件設定為相同的情況下調整第五通道圖案53的寬度W3及第三通道圖案51的寬度W1而調整。
第五通道圖案53的寬度W3及第三通道圖案51的寬度W1可經調整以調整伽瑪比，且有可能將伽瑪比設定為整數比或分數比。因此，SRAM良率可藉由調整寬度W1、W2及/或W3而增大。
與第三閘極電極重疊的第三通道圖案51的第二部分51b可具有長度L1。與第四閘極電極32重疊的第四通道圖案52的第二部分52b可具有長度L2。與第五閘極電極33重疊的第五通道圖案53的第二部分53b可具有長度L3。長度L1至L3可彼此不同。
在一實例實施例中，第四通道圖案52的第二部分52b的長度L2可大於第五通道圖案53的第二部分53b的長度L3。舉例而言，長度L2可比長度L3長1.2倍以上。
其中形成通道的區域的長度可經調整以如上文所描述調整SRAM的貝他比。舉例而言，在施加相同電壓的情況下，當通道的長度增大時，通道區域的電阻可增大以因此減小流過通道區域的電流。
因此，通道區域的長度可經由在每一電晶體中在第一方向上閘極電極的長度的調整而調整，因此調整SRAM胞300的貝他比。
同時，第三通道圖案51的第三部分51b的長度L1可長於第五通道圖案53的第二部分53b的長度L3，且可較佳地比長度L3長2倍以上。然而，本發明概念不限於此。
類似地，為如上文所描述調整SRAM的伽瑪比，在第一方向上的閘極電極的長度可經調整以調整第一通道電晶體303與第一上拉電晶體301之間的電流比。
圖5為沿著圖1的線D-D'及E-E'截取的橫截面圖。
參考圖5，沿著線D-D'截取的部分說明第二讀取緩衝器電晶體308的橫截面圖，且沿著線E-E'截取的部分說明第一讀取緩衝器電晶體307的橫截面表面。
第一讀取緩衝器電晶體307可包含在第一方向上延伸的第一通道圖案57，及與第一通道圖案57的第二部分57b重疊的第一閘極電極37。第二讀取緩衝器電晶體308可包含在第一方向上延伸的第二通道圖案58，及與第二通道圖案58的第二部分58b重疊的第二閘極電極38。
在此情況下，第一通道圖案57的寬度W4及第二通道圖案58的寬度W5可不同於相應第一通道圖案51至第三通道圖案53的寬度W1至W3。
類似地，第一閘極電極37的長度L4及第二閘極電極38的長度L5(L4及L5兩者在第一方向上量測)可不同於相應第三 閘極電極31至第五閘極電極33的長度L1至L3。然而，本發明概念不限於此。
第一讀取緩衝器電晶體307的通道長度L4及寬度W4以及第二讀取緩衝器電晶體308的通道長度L5及寬度W5可基於第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308所需的效能而調整。
圖6為根據本發明概念的一實例實施例的半導體裝置的佈局圖。為方便描述起見，將省去與上文所描述的實施例的相同的組件的重複描述且將主要說明上文所描述之實施例的差異。
參考圖6，根據本發明概念的一實例實施例的半導體裝置2可具有不同於圖1的佈局。然而，半導體裝置2可實質上與圖1至圖5的半導體裝置1相同地操作。舉例而言，半導體裝置2的電路圖可與圖2相同。
舉例而言，第一通道電晶體303及第一反相器351可共用第一汲極圖案44。舉例而言，第一汲極圖案44可作為第一通道電晶體303與第一反相器351之間的共同汲極端子共用，因此減小半導體裝置2的區域。在此情況下，第一通道電晶體303、第一上拉電晶體301以及第一下拉電晶體302的全部可配置在第一汲極圖案44的一側處。舉例而言，第一通道電晶體303、第一上拉電晶體301以及第一下拉電晶體302中的全部可沿著第二方向與彼此並聯配置。出於描述的便利性，假定第一方向及第二方向在本發明中相同。然而，本發明概念不限於此。
類似地，第二通道電晶體306及第二反相器352可共用 第二汲極圖案45。舉例而言，第二汲極圖案45可作為第二通道電晶體306與第二反相器352之間的共同汲極端子共用，因此減小半導體裝置2的區域。在此情況下，第二通道電晶體306、第二上拉電晶體304以及第二下拉電晶體305中的全部可配置在第二汲極圖案45的一側處。舉例而言，第二通道電晶體306、第二上拉電晶體304以及第二下拉電晶體305中的全部可沿著第二方向與彼此並聯配置。
第二汲極圖案45、第二通道電晶體306、第二上拉電晶體304以及第二下拉電晶體305的配置不同於第一汲極圖案44、第一通道電晶體303、第一上拉電晶體301以及第一下拉電晶體302的配置。舉例而言，第二汲極圖案45可定位於頂面中，而第一汲極圖案44可定位於底面中。然而，本發明概念不限於此。舉例而言，第一汲極圖案44可定位於頂面中，且第二汲極圖案45可定位在底面中。替代地，第一汲極圖案44及第二汲極圖案45的兩者可定位於頂面或底面中。
在此情況下，第一汲極圖案44及第二汲極圖案45可在同一方向上延伸。然而，第二汲極圖案45可經配置不位於第一汲極圖案44延伸至的直線區域上，但本發明概念不限於此。
此外，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308可共用第三汲極圖案46。舉例而言，第一讀取緩衝器電晶體307可形成以包含第三汲極圖案46，且第二讀取緩衝器電晶體308可形成以包含作為相同汲極區域的第三汲極圖案46。第三汲極圖案46作為共同汲極端子共用且鄰近SRAM胞300形成，因 此將歸因於額外電晶體307及308的使用而導致的半導體裝置2的區域增大減至最少。在此情況下，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308兩者可配置在第三汲極圖案46的一側處。舉例而言，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308可沿著第二方向與彼此並聯配置。因此，第一讀取緩衝器電晶體307及第二讀取緩衝器電晶體308可以與包含於上文所描述的SRAM胞300中的電晶體的相同方向的定向配置。然而，本發明概念不限於此。
在此情況下，第三汲極圖案46可在第一汲極圖案44及第二汲極圖案45延伸的方向上延伸。第一汲極圖案44可配置於第三汲極圖案46延伸至的第一直線區域上，且第二汲極圖案45可配置於平行於第一直線區域且與第一直線區域間隔開的第二直線區域上。然而，本發明概念不限於此。
半導體裝置2可包含具有上文參考圖3所描述的垂直通道的電晶體結構。然而，本發明概念不限於此。
圖7為根據本發明概念的一實例實施例的半導體裝置的佈局圖。圖8為圖7的半導體裝置的電路圖。為方便描述起見，將省去與上文所描述的實例實施例的相同的組件的重複描述且將主要說明上文所描述的實施例的差異。
參考圖7及圖8，半導體裝置3可包含SRAM胞400。包含於半導體裝置3中的SRAM胞400可經組態且實質上與圖2的SRAM胞300相同地操作。
舉例而言，SRAM胞400可包含第一反相器451、第二反 相器452、第一通道電晶體403以及第二通道電晶體406。
然而，本發明概念的半導體裝置3可進一步包含第三通道電晶體407及第四通道電晶體408。第三通道電晶體407及第一通道電晶體403可共用閘極端子及汲極端子。舉例而言，第三通道電晶體407及第一通道電晶體403可共用第一汲極圖案41，且相同第二字線WL可連接至其每一閘極。然而，第一通道電晶體403可連接至第一內位元線BLI且第三通道電晶體407可連接至第一外位元線BLO。
類似地，第四通道電晶體408及第二通道電晶體406可共用閘極端子及汲極端子。舉例而言，第四通道電晶體408及第二通道電晶體406可共用第二汲極圖案42，且相同第二字線WL可應用至其每一閘極。然而，第二通道電晶體406可連接至第二內位元線/BLI且第四通道電晶體408可連接至第二外位元線/BLO。
在此情況下，第三通道電晶體407及第四通道電晶體408可包含具有上文參考圖3所描述的垂直通道結構的電晶體。舉例而言，沿著圖7的線A-A'截取的橫截面圖可實質上與圖3相同。然而，本發明概念不限於此。
當增加第三通道電晶體407及第四通道電晶體408時，本發明概念的半導體裝置3可以具有不同讀取速度的第一模式及第二模式操作。本發明概念的半導體裝置3可作為雙埠SRAM操作。
本發明概念的第一通道電晶體403及第三通道電晶體 407可形成第一埠，且本發明概念的第二通道電晶體406及第四通道電晶體408可形成第二埠。舉例而言，在第一模式中，第一通道電晶體403及第三通道電晶體407中的僅一者可操作；在第二模式中，第一通道電晶體403及第三通道電晶體407兩者可一起操作。因此，第二模式的讀取速度可更快於第一模式的讀取速度。在此情況下，第一通道電晶體403及第三通道電晶體407可使用彼此不同的位元線以獨立受控。然而，本發明概念不限於此。
由於本發明概念的半導體裝置3可具有兩個讀取模式(例如，第一模式及第二模式)，可有可能調整讀取速度。此外，通道電晶體對可彼此鄰接配置以將歸因於拉長導線的電壓降或讀取電流減小降至最低。
第一通道電晶體403、第三通道電晶體407以及第一反相器451可共用第一汲極圖案41。第一反相器451可形成以包含第一汲極圖案41，且第一通道電晶體403及第三通道電晶體407可形成以使用作為汲極區域的第一汲極圖案41。舉例而言，第一通道電晶體403、第三通道電晶體407以及第一反相器451可共用作為共同汲極端子的第一汲極圖案41，因此減小半導體裝置3的區域。
第一通道電晶體403及第三通道電晶體407可配置在第一汲極圖案41的一側處，且第一上拉電晶體401及第一下拉電晶體402可配置在第一汲極圖案41的另一側處。然而，本發明概念不限於此。
舉例而言，第一通道電晶體403可包含：第一通道圖案 53，其在垂直於基板10的上表面的第一方向上延伸；第一閘極電極33，其覆蓋第一通道圖案53的一部分；以及第一汲極圖案41，其未接觸第一閘極電極33，且在第一方向上延伸且連接至第一通道圖案53。在此情況下，第一通道電晶體403的第一閘極電極33可在與第一方向相交的第二方向上延伸，且第二通道電晶體406及第一下拉電晶體402可配置於在第二方向上延伸的直線上。然而，本發明概念不限於此。
類似地，第二通道電晶體406、第四通道電晶體408以及第二反相器452可共用第二汲極圖案42。第二汲極圖案42作為共同汲極端子共用，因此減小半導體裝置3的區域。在此情況下，第二上拉電晶體404及第二下拉電晶體405可配置在第二汲極圖案42的一側處，且第二通道電晶體406及第四通道電晶體408可配置在第二汲極圖案42的另一側處。然而，本發明概念不限於此。
在此情況下，第一汲極圖案41及第二汲極圖案42可以直線配置。舉例而言，第二汲極圖案42可配置於第一汲極圖案41延伸至的直線區域上。
第一反相器451的輸出端子可經由第一節點接觸件101連接至第二汲極圖案42。第二反相器452的輸出端子可經由第二節點接觸件102連接至第一汲極圖案41。
圖9為根據本發明概念的一實例實施例的半導體裝置的佈局圖。為方便描述起見，將省去與上文所描述的實施例的相同的組件的重複描述且將主要說明上文所描述之實施例的差異。
參考圖9，根據本發明概念的一實例實施例的半導體裝置 4可具有不同於圖7的半導體裝置3的佈局。然而，半導體裝置4可實質上與圖8的半導體裝置3相同地操作。舉例而言，根據本發明概念的第四實施例的半導體裝置4的電路圖可與圖8相同。
舉例而言，第一通道電晶體403、第三通道電晶體407以及第一反相器451可共用第一汲極圖案44。舉例而言，第一汲極圖案44可作為第一通道電晶體403、第三通道電晶體407以及第一反相器451當中的共同汲極端子共用，因此減小半導體裝置4的區域。在此情況下，第一通道電晶體403、第三通道電晶體407、第一上拉電晶體401以及第一下拉電晶體402中的全部可配置在第一汲極圖案41一側處。舉例而言，第一通道電晶體403、第三通道電晶體407、第一上拉電晶體401以及第一下拉電晶體402中的全部可朝向第二方向與彼此並聯配置。然而，本發明概念不限於此。
類似地，第二通道電晶體406、第四通道電晶體408以及第二反相器452可共用第二汲極圖案45。舉例而言，第二汲極圖案45可作為第二通道電晶體406、第四通道電晶體408以及第二反相器452當中的共同汲極端子共用，因此減小半導體裝置4的區域。在此情況下，第二通道電晶體406、第四通道電晶體408、第二上拉電晶體404以及第二下拉電晶體405中的全部可配置在第二汲極圖案42的一側處。舉例而言，第二通道電晶體406、第四通道電晶體408、第二上拉電晶體404以及第二下拉電晶體405中的全部可朝向第二方向與彼此並聯配置。另外，第二通道電晶體406、第四通道電晶體408、第二上拉電晶體404以及第二下拉 電晶體405中的全部可以與第一通道電晶體403、第三通道電晶體407、第一上拉電晶體401以及第一下拉電晶體402的相同方向的定向與彼此並聯配置。然而，本發明概念不限於此。
在此情況下，第一汲極圖案44及第二汲極圖案45可經配置以在同一方向上延伸。然而，第二汲極圖案42可經配置不位於第一汲極圖案41延伸至的直線區域上，但本發明概念不限於此。
此外，第一通道電晶體403及第三通道電晶體407可與彼此鄰近配置，且第二通道電晶體406及第四通道電晶體408亦可與彼此鄰近配置。因此，額外第三通道電晶體407及第四通道電晶體408可鄰近SRAM胞400形成，因此將歸因於額外電晶體的使用而導致的半導體裝置4的區域增大減至最少。此外，通道電晶體對可彼此鄰接配置，因此將歸因於拉長導線導致的電壓降或讀取電流減小降至最低。
半導體裝置4的電晶體的至少一部分可包含具有根據一實例實施例的上文參考圖3所描述的垂直通道的電晶體結構。然而，本發明概念不限於此。
圖10為根據本發明概念的一實例實施例的半導體裝置的佈局圖。圖11為沿著圖10的線A-A'截取的橫截面圖。
參考圖10及圖11，根據本發明概念的一實例實施例的半導體裝置5可具有不同於圖1的半導體裝置1的佈局。然而，半導體裝置5可實質上與圖2的半導體裝置1相同地操作。
舉例而言，半導體裝置5可具有閘極圖案及源極圖案，其位置可不同於圖1的半導體裝置1的位置。
舉例而言，圖3中的半導體裝置1的第一讀取緩衝器電晶體307可包含與所列相同的次序配置的第一閘極圖案77、第一源極圖案27以及第三汲極圖案43。同時，半導體裝置5的第一讀取緩衝器電晶體507可包含與所列相同的次序配置的第一源極圖案27、第一閘極圖案77以及第三汲極圖案43。
第一讀取緩衝器電晶體507的第一閘極電極37可在朝向第三汲極圖案43的方向上延伸。因此，形成於第一閘極電極37上的第一閘極圖案77可插入於第一通道圖案57與第三汲極圖案43之間，且第一閘極圖案77可與第一導電區域67重疊。
第三汲極圖案43可由實質上與第一通道圖案57相同的材料形成。
圖12至圖17為說明製造根據本發明概念的一實例實施例的半導體裝置的方法的中間製程步驟的圖式。出於描述的便利性，假定例示性製程適用於製造圖1的半導體裝置1。
參考圖12，第一下拉電晶體302、第一上拉電晶體301、第一通道電晶體303、第二下拉電晶體305、第二上拉電晶體304、第二通道電晶體306、第一讀取緩衝器電晶體307以及第二讀取緩衝器電晶體308可形成於基板10上。
在此情況下，第一下拉電晶體302及第一讀取緩衝器電晶體307中的每一者的閘極圖案及源極圖案可一體成型。此外，第一通道電晶體303及第二讀取緩衝器電晶體308中的每一者的閘極圖案可一體成型。
參考圖13，可形成第一節點接觸件101至第四節點接觸 件104。第一節點接觸件101可將第一上拉電晶體301、第一下拉電晶體302以及第一讀取緩衝器電晶體307的閘極圖案連接至第二汲極圖案42。第二節點接觸件102可將第二上拉電晶體304及第二下拉電晶體305的閘極圖案連接至第一汲極圖案41。第三節點接觸件103可連接至第一下拉電晶體302及第一讀取緩衝器電晶體307的閘極圖案。第四節點接觸件104可連接至第二下拉電晶體305的源極圖案。
參考圖14，可形成第一至第三位元線接觸件111、112及115以及第一電源接觸件113及第二電源接觸件114。第一位元線接觸件111可連接至第二讀取緩衝器電晶體308的源極接觸件28。第二位元線接觸件112可連接至第一通道電晶體303的源極接觸件23。第三位元線接觸件115可連接至第二通道電晶體306的源極接觸件。
此外，第一電源接觸件113可連接至第二上拉電晶體304的源極接觸件。第二電源接觸件114可連接至第一上拉電晶體301的源極接觸件。
參考圖15，可形成讀取位元線RBL、位元線BL、電力線VDD以及互補位元線/BL。讀取位元線RBL可連接至第一位元線接觸件111。位元線BL可連接至第二位元線接觸件112。電力線VDD可連接至第一電源接觸件113及第二電源接觸件114。互補位元線/BL可連接至第三位元線接觸件115。可形成讀取位元線RBL、位元線BL、電力線VDD以及互補位元線/BL以在第二方向上延伸。然而，本發明概念不限於此。
參考圖16，可形成第一通孔接觸件121至第四通孔接觸件124。第一通孔接觸件121可連接至第一通道電晶體303及第一讀取緩衝器電晶體307的閘極圖案。第二通孔接觸件122可連接至第三節點接觸件103。第三通孔接觸件123可連接至第四節點接觸件104。第四通孔接觸件124可連接至第二通道電晶體306的閘極圖案。
參考圖17，可形成第一字線RWL、第二字線WL以及接地線GND。第一字線RWL可連接至第一通孔接觸件121。接地線GND可連接至第二通孔接觸件122及第三通孔接觸件123。第二字線WL可連接至第四通孔接觸件124。
第一字線RWL可在讀取模式中激活，且第二字線WL可在寫入模式中激活。然而，本發明概念不限於此。
圖18及圖19展示根據本發明概念的實例實施例的半導體器件。下文將主要描述上文所描述的實例實施例的差異。
首先參考圖18，根據本發明概念的一實例實施例的半導體裝置601可包含邏輯區域610及SRAM區域620。第一電晶體611可配置於邏輯區域610中，且第二電晶體621可配置於SRAM區域620中。本發明概念不限於此。舉例而言，本發明概念可適用於包含邏輯區域610及一區域的半導體裝置，其他記憶體(例如，DRAM、MRAM、RRAM、PRAM及類似者)應用至所述區域。
現參看圖19，根據本發明概念的一實例實施例的半導體裝置602可包含具有彼此不同的第三及第四電晶體612及622的邏輯區域610。同時，儘管圖中未分開展示，彼此不同的第三及第 四電晶體612及622可配置於SRAM區域中。
返回參看圖18，第一電晶體611可為根據本發明概念的一實例實施例的半導體裝置，且第二電晶體621可為根據本發明概念的一實例實施例的半導體裝置。舉例而言，第一電晶體611可為圖1的半導體裝置1，且第二電晶體621可為圖6的半導體裝置2。
返回參看圖19，第三電晶體612可為根據本發明概念的一實例實施例的半導體裝置，且第四電晶體622可為根據本發明概念的一實例實施例的半導體裝置。
圖20展示包含根據本發明概念的一實例實施例的半導體裝置的無線通信裝置。
參考圖20，裝置900可為蜂巢式電話、智慧型電話終端、手機、個人數位助理(personal digital assistant，PDA)、膝上型電腦、視訊遊戲裝置或其他裝置。裝置900可使用分碼多重存取(code division multiple access，CDMA)、諸如全球行動系統(global system for mobile，GSM)電信的分時多重存取(time division multiple access，TDMA)或其他無線通信標準。
裝置900可藉由接收路徑及傳輸路徑提供雙向通信。由一或多個基地台傳輸的信號可由天線911接收或提供至接收路徑上的接收器(receiver，RCVR)913。接收器913可調節及數位化所接收的信號，且可將樣本提供至數位區段920以用於額外處理。傳輸器(transmitter，TMTR)915可接收自數位區段920傳輸的資料、處理及調節資料、產生調制信號及經由傳輸路徑上的天線 911將調制信號傳輸至一或多個基地台。
數位區段920可實施為一或多個數位信號處理器(digital signal processor，DSP)、微處理器精簡指令集電腦(reduced instruction set computer，RISC)及其類似物。此外，數位區段920可製造於一或多個特殊應用積體電路(application specific integrated circuit，ASIC)或其他類型的積體電路(integrated circuit，IC)。
數位區段920可包含各種處理及介面單元，諸如調制解調器處理器934、視訊處理器922、應用程式處理器924、顯示處理器928、控制器/多核心處理器926、中央處理單元(CPU)930及外部匯流排介面(external bus interface，EBI)932。
視訊處理器922可對圖形應用程式執行處理。大體而言，視訊處理器922可包含用於特定數目的圖形操作集的特定數目的處理單元或模組。視訊處理器922的特定部分可實施為韌體及/或軟體。舉例而言，控制單元可實施為執行上文所描述的功能的韌體及/或軟體模組(例如，程序、函數及類似者)。韌體及/或軟體程式碼可儲存於記憶體中且由處理器(例如，多核心處理器926)執行。記憶體可實施於處理器內或處理器外部。
視訊處理器922可實施諸如開放圖形程式館(open graphics library，OpenGL)及Direct3D的軟體介面。中央處理單元930可與視訊處理器922協作以執行一系列圖形處理操作。控制器/多核心處理器926可包含至少兩個核心，且基於待由控制器/多核心處理器926處理的工作負載量將工作負載量分配至兩個核 心，以便同時處理相關工作負載量。
儘管應用程式處理器924經描繪為包含於附圖中的數位區段920中的單一組件，但本發明概念不限於此。在本發明概念的一些實施例中，數位區段920可實施為整合至單一應用程式處理器924或應用程式晶片中。
調制解調器處理器934可執行接收器913及傳輸器915與數位區段920之間的資料傳送處理程序中所需的算術運算。顯示處理器928可執行驅動顯示器910所需的算術運算。
根據本發明概念的一實例實施例的半導體裝置可用作用於附圖中所展示的處理器922、924、926、928、930以及934的算術運算的快取記憶體、緩衝器記憶體或類似者。
現將參考圖21解釋包含根據本發明概念的實施例的半導體器件的計算系統。
圖21展示包含根據本發明概念的一實例實施例的半導體裝置的計算系統的方塊圖。
參考圖21，根據本發明概念的一個實施例的計算系統1000可包含中央處理單元(CPU)1002、系統記憶體1004、圖形系統1010以及顯示裝置1006。
中央處理單元1002可執行驅動計算系統1000所需的算術運算。系統記憶體1004可經組態以將資料儲存於其中。系統記憶體1004可儲存由中央處理單元1002處理的其中資料。系統記憶體1004可充當中央處理單元1002的操作記憶體。系統記憶體1004可包含諸如雙資料速率靜態DRAM(DDRSDRAM)及 SDRSDRAM(單一資料速率SDRAM(SDRSDRAM)的一或多個揮發性記憶體裝置，及/或諸如電可擦除可程式化ROM(EEPROM)及快閃記憶體的一或多個非揮發性記憶體裝置。根據本發明概念的一實例實施例的半導體裝置可用作系統記憶體1004的組件。
圖形系統1010可包含圖形處理單元(graphic processing unit，GPU)1011、圖形記憶體1012、顯示控制器1013、圖形介面1014以及圖形記憶體控制器1015。
圖形處理單元1011可執行計算系統1000中所需的圖形操作處理。舉例而言，圖形處理單元1011可組裝由至少一個頂點構成的基元，且使用所組裝的基元執行呈現。
圖形記憶體1012可儲存由圖形處理單元1011處理的其中圖形資料，或儲存提供至圖形處理單元1011的其中圖形資料。替代地，圖形記憶體1012可充當圖形處理單元1011的操作記憶體。上文所描述的根據本發明概念的實施例的半導體裝置1至5中的任一者可用作圖形記憶體1012的組件。
顯示控制器1013可控制顯示裝置1006，使得呈現的影像圖框可顯示。
圖形介面1014可介接於中央處理單元1002與圖形處理單元1011之間，且圖形記憶體控制器1015可提供系統記憶體1004與圖形處理單元1011之間的記憶體存取。
儘管圖21中未清晰地展示，但計算系統1000可進一步包含一或多個輸入裝置(諸如按鈕、觸控式螢幕以及麥克風)及/或一或多個輸出裝置(諸如揚聲器)。此外，計算系統1000可進 一步包含用於以有線或無線方式與外部器件交換資料的介面裝置。介面裝置可包含(例如)天線、有線/無線收發器及類似者。
根據實施例，計算系統1000可為特定計算系統，諸如行動電話、智慧型手機、個人數位助理(PDA)、桌上型、筆記本以及平板電腦。
現將參考圖22描述包含根據本發明概念的實施例的半導體裝置的電子系統。
圖22展示包含根據本發明概念的一實例實施例的半導體裝置的電子系統的方塊圖。
參考圖22，根據本發明概念的一實例實施例的電子系統1100可包含控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150與彼此通信。匯流排1150可充當資料移動的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器以及能夠執行與微處理器、數位信號處理器及微控制器的彼等類似的功能的邏輯元件中的至少一者。輸入/輸出裝置1120可包含小鍵盤、鍵盤、顯示裝置及類似者。記憶體裝置1130可儲存其中資料及/或指令及類似者。介面1140可執行將資料傳輸至通信網路或自通信網路接收資料的功能。介面1140可為有線或無線類型。舉例而言，介面1140可包含天線、有線/無線收發器或類似者。
儘管圖中未展示，電子系統1100可進一步包含用於控制器1110的操作的作為操作記憶體的高速DRAM及/或SRAM。根 據本發明概念的一實例實施例的半導體裝置可用作操作記憶體。此外，根據本發明概念的一實例實施例的半導體裝置可提供於記憶體裝置1130中，或作為控制器1110的一部分、輸入/輸出裝置1120及類似者提供。
電子系統1100可適用於個人數位助理(PDA)、攜帶型電腦、網頁平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡，或可傳輸及/或接收無線環境中的資訊的所有電子產品。
圖23至圖25展示包含根據本發明概念的一實例實施例的半導體裝置的半導體系統可應用。
圖23說明平板PC1200，圖24說明筆記型電腦1300以及圖25說明智慧型電話1400。根據本發明概念的一實例實施例的半導體裝置可用於平板PC1200、筆記型電腦1300、智慧型電話1400及類似者。
根據本發明概念的一實例實施例的半導體裝置可適用於此處未圖示的其他電子裝置。舉例而言，其他電子裝置可包含電腦、超行動PC(UMPC)、工作站、上網本、個人數位助理(PDA)、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器(PMP)、攜帶型遊戲控制台、導航裝置、黑箱、數位攝影機、3維電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器數位視訊播放器及類似者。
儘管本發明概念已參看其實例實施例展示及描述，但一般熟習此項技術者將顯而易見，在不背離如由以下申請專利範圍所定義的本發明概念的精神及範疇的情況下可在其中進行形式及 細節上的各種改變。
1‧‧‧半導體裝置
23‧‧‧源極接觸件
27‧‧‧第一源極圖案
28‧‧‧源極接觸件
31‧‧‧第三閘極電極
32‧‧‧第四閘極電極
33‧‧‧第五閘極電極
37‧‧‧第一閘極電極
38‧‧‧第二閘極電極
41‧‧‧第一汲極圖案
42‧‧‧第二汲極圖案
43‧‧‧第三汲極圖案
77‧‧‧第一閘極圖案
101‧‧‧第一節點接觸件
102‧‧‧第二節點接觸件
103‧‧‧第三節點接觸件
104‧‧‧第四節點接觸件
111‧‧‧第一位元線接觸件
112‧‧‧第二位元線接觸件
113‧‧‧第一電源接觸件
114‧‧‧第二電源接觸件
115‧‧‧第三位元線接觸件
301‧‧‧第一上拉電晶體
302‧‧‧第一下拉電晶體
303‧‧‧第一通道電晶體
304‧‧‧第二上拉電晶體
305‧‧‧第二下拉電晶體
306‧‧‧第二通道電晶體
307‧‧‧第一讀取緩衝器電晶體
308‧‧‧第二讀取緩衝器電晶體
351‧‧‧第一反相器
352‧‧‧第二反相器
A-A'、B-B'、C-C'、D-D'、E-E'‧‧‧線

Claims (20)

  1. 一種半導體裝置，其包括： SRAM胞，其包含配置於基板上的第一上拉電晶體、第一下拉電晶體以及第一通道電晶體； 第一讀取緩衝器電晶體，連接至所述第一上拉電晶體及所述第一下拉電晶體的閘極端子，所述第一讀取緩衝器電晶體包含： 第一通道圖案，在垂直於所述基板的上表面的第一方向上延伸； 第一閘極電極，與所述第一通道圖案的一部分重疊；以及 第一汲極圖案，作為所述第一讀取緩衝器電晶體的汲極端子，所述第一汲極圖案與所述第一閘極電極間隔開，在所述第一方向上延伸且電連接至所述第一通道圖案；以及 第二讀取緩衝器電晶體，具有作為所述第二讀取緩衝器電晶體的汲極端子的第一汲極圖案。
  2. 如申請專利範圍第1項所述的半導體裝置， 其中所述第一讀取緩衝器電晶體及所述第二讀取緩衝器電晶體共用作為所述第一讀取緩衝器電晶體的所述汲極端子與所述第二讀取緩衝器電晶體的所述汲極端子的所述第一汲極圖案。
  3. 如申請專利範圍第1項所述的半導體裝置， 其中所述第二讀取緩衝器電晶體包含： 第二通道圖案，在所述第一方向上延伸且電連接至所述第一汲極圖案；以及 第二閘極電極，與所述第二通道圖案的一部分重疊。
  4. 如申請專利範圍第3項所述的半導體裝置， 其中在所述第一方向上量測的所述第一閘極電極的長度及在所述第一方向上量測的所述第二閘極電極的長度彼此不同。
  5. 如申請專利範圍第3項所述的半導體裝置， 其中所述第一通道圖案的寬度及所述第二通道圖案的寬度彼此不同。
  6. 如申請專利範圍第1項所述的半導體裝置， 其中所述第一讀取緩衝器電晶體配置在所述第一汲極圖案的一側處， 其中所述第二讀取緩衝器電晶體配置在所述第一汲極圖案的另一側處，及 其中所述第一讀取緩衝器電晶體及所述第二讀取緩衝器電晶體橫跨所述第一汲極圖案面向彼此。
  7. 如申請專利範圍第6項所述的半導體裝置， 其中所述第一讀取緩衝器電晶體的所述第一閘極電極在與所述第一方向相交的第二方向上延伸，以及 其中所述第一讀取緩衝器電晶體及所述第二讀取緩衝器電晶體沿著在所述第二方向上延伸的直線配置。
  8. 如申請專利範圍第1項所述的半導體裝置， 其中所述第一讀取緩衝器電晶體及所述第二讀取緩衝器電晶體配置在所述第一汲極圖案的一側處。
  9. 如申請專利範圍第8項所述的半導體裝置， 其中所述第二讀取緩衝器電晶體包含： 第二通道圖案，在所述第一方向上延伸； 第二閘極電極，與所述第二通道圖案的一部分重疊；以及 第二導電區域，將所述第二通道圖案電連接至所述第一汲極圖案， 其中所述第二閘極電極在與所述第一方向相交的第二方向上延伸，以及 其中所述第一通道圖案及所述第二通道圖案在垂直於所述第一方向及所述第二方向兩者的第三方向上配置。
  10. 一種半導體裝置，其包括： 第一上拉電晶體，形成於基板上； 第一下拉電晶體，串聯連接至所述第一上拉電晶體，其中所述第一上拉電晶體及所述第一下拉電晶體共用汲極端子； 第一通道電晶體，連接至所述第一上拉電晶體的所述汲極端子，所述第一通道電晶體包含： 第一通道圖案，在垂直於所述基板的上表面的第一方向上延伸； 第一閘極電極，與所述第一通道圖案的一部分重疊；以及 第一汲極圖案，作為所述第一通道電晶體的汲極端子，所述第一汲極圖案與所述第一閘極電極間隔開，在所述第一方向上延伸且電連接至所述第一通道圖案；以及 第二通道電晶體，共用作為所述第二通道電晶體的汲極端子的所述第一通道電晶體的所述第一汲極圖案，其中所述第一通道電晶體及所述第二通道電晶體分別連接至第一字線及第二字線。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一上拉電晶體共用作為所述第一上拉電晶體的所述汲極端子的所述第一通道電晶體的所述第一汲極圖案，及所述第一下拉電晶體共用作為所述第一下拉電晶體的所述汲極端子的所述第一通道電晶體的所述第一汲極圖案。
  12. 如申請專利範圍第10項所述的半導體裝置， 其中所述第二通道電晶體包含： 第二通道圖案，其在所述第一方向上延伸且電連接至所述第一汲極圖案；以及 第二閘極電極，與所述第二通道圖案的一部分重疊。
  13. 如申請專利範圍第12項所述的半導體裝置， 其中所述第二閘極電極在與所述第一方向相交的第二方向上延伸，以及 其中所述第一通道圖案及所述第二通道圖案在垂直於所述第一方向及所述第二方向兩者的第三方向上配置。
  14. 如申請專利範圍第10項所述的半導體裝置， 其中所述第二通道電晶體包含： 第二通道圖案，在所述第一方向上延伸；以及 第二閘極電極，與所述第二通道圖案的一部分重疊， 其中所述第一上拉電晶體包含： 第三通道圖案，在所述第一方向上延伸；以及 第三閘極電極，與所述第三通道圖案的一部分重疊，以及 其中所述第一下拉電晶體包含： 第四通道圖案，在所述第一方向上延伸；以及 第四閘極電極，與所述第四通道圖案的一部分重疊。
  15. 如申請專利範圍第14項所述的半導體裝置， 其中所述第一通道電晶體及所述第二通道電晶體配置在所述第一汲極圖案的一側處，及 其中所述第一上拉電晶體及所述第一下拉電晶體配置在所述第一汲極圖案的另一側處。
  16. 如申請專利範圍第14項所述的半導體裝置， 其中所述第一通道電晶體、所述第二通道電晶體、所述第一上拉電晶體以及所述第一下拉電晶體配置在所述第一汲極圖案的一側處。
  17. 一種半導體裝置，其包括： SRAM電路，包含：包含第一反相器及第二反相器的鎖存電路、連接至所述第一反相器的第一通道電晶體以及連接至所述第二反相器的第二通道電晶體；以及 第一電晶體，連接至所述第一反相器， 其中所述第一通道電晶體及所述第一電晶體中的至少一者包含： 第一通道圖案，在垂直於基板的上表面的第一方向上延伸且包含第一部分至第三部分，所述第一部分至第三部分自所述基板垂直地配置； 第一閘極電極，與所述第二部分重疊且在不同於所述第一方向的第二方向上延伸；以及 第一汲極圖案，沿著所述第二方向與所述第一閘極電極間隔開，在所述第一方向上延伸，且電連接至所述第一部分。
  18. 如申請專利範圍第17項所述的半導體裝置， 其中所述第一通道電晶體及所述第一電晶體中的至少一者進一步包括： 第一閘極圖案，其配置於所述第一閘極電極上，其中所述第一通道圖案、所述第一閘極圖案以及所述第一汲極圖案沿著所述第二方向配置。
  19. 如申請專利範圍第17項所述的半導體裝置，其進一步包括： 第二電晶體，與所述第一電晶體共用所述第一汲極圖案， 其中所述第二電晶體包含： 第二通道圖案，在所述第一方向上延伸； 第二閘極電極，與所述第二通道圖案的一部分重疊；以及 第二導電區域，將所述第二通道圖案電連接至所述第一汲極圖案。
  20. 如申請專利範圍第17項所述的半導體裝置，其進一步包括： 第二電晶體，連接至所述第一電晶體的所述第一汲極圖案， 其中所述第二電晶體包含： 第二通道圖案，在所述第一方向上延伸； 第二閘極電極，覆蓋所述第二通道圖案的一部分；及 第二導電區域，將所述第二通道圖案電連接至所述第一汲極圖案。
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