TWI694551B - 碳化矽半導體裝置及其製造方法 - Google Patents

碳化矽半導體裝置及其製造方法 Download PDF

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Abstract

本發明之課題在於提高構成作為碳化矽半導體裝置之CMOS之nMOS及pMOS兩者之性能。 本發明之碳化矽半導體裝置係於含有碳化矽且由六方晶系之結晶構造所構成之半導體基板SB之結晶面中電洞之移動率相對較高之Si面或C面具有通道，形成多數載子為電洞之pMOS102。又，於半導體基板SB之結晶面中電子之移動率相對較高之a面或m面具有通道，形成多數載子為電子之nMOS101。

Description

碳化矽半導體裝置及其製造方法
本發明係關於一種碳化矽半導體裝置及其製造方法，尤其是關於一種CMOS(互補型MOSFET(Complementary Metal-Oxide-Semiconductor Field Effect，互補型金屬氧化物半導體場效電晶體))。
目前，所製造之工業品大多數係採用以矽(以下記作Si)作為材料之半導體元件，伴隨Si之發展，性能大大提高。另一方面，於高溫環境下使用之製品無法應用通用Si器件，若設置冷卻裝置作為其對策，則難以進行製品之小型輕量化及低成本化。又，即便自高耐熱之感測器輸出微小之信號，但由於無法耐受高溫之資訊處理裝置設置於遠離設置有該感測器之機器之場所，故而仍有無法充分地確保信噪比之問題。 相對於此，作為能夠於高溫下進行動作之器件，有具有含有碳化矽(以下有時稱為SiC)之基板之半導體裝置。只要為使用SiC之碳化矽半導體裝置，則於高溫環境下亦能夠用作上述資訊處理裝置等。 SiC存在具有六方晶系之結晶構造之高溫型(α型)、及具有立方晶系之結晶構造之低溫型(β型)。α型SiC與β型SiC相比帶隙較寬，高溫環境下適合作為α型SiC之4H-SiC。 另一方面，已知4H-SiC之通道移動率相對較低。因此，例如於專利文獻1(日本專利特開2014-143248號公報)中記載有如下內容：為了改善4H-SiC之移動率，藉由向形成通道之區域導入C(碳)而設置缺陷減少層。除此之外，記載有如下內容：為了使閾值電壓穩定，於通道區域與由氧化膜等構成之閘極絕緣膜之間，形成由N(氮)擴散形成之BN對構造。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2014-143248號公報
[發明所欲解決之問題] 然而，專利文獻1所記載之MOSFET並未考慮到p型MOSFET(以下稱為pMOS)，而有未必能夠提高組合n型MOSFET(以下稱為nMOS)與pMOS而得之CMOS之性能之問題。即，通道移動率亦根據SiC與閘極絕緣膜之界面狀態(氮化處理之有無等)產生變化，但使電子之移動率提高之界面處理未必有助於電洞之移動率改善，關鍵在於使nMOS與pMOS兩者之載子之移動率提高。 本發明之上述以及其他目的及新穎之特徵係根據本說明書之敍述及隨附圖式而明確。 [解決問題之技術手段] 以下，對本申請案中所揭示之實施形態中具代表性者之概要簡單地進行說明。 本發明之代表性之實施形態之碳化矽半導體裝置包含：半導體基板，其含有碳化矽，且具有六方晶系之結晶構造；nNOS，其具有上述半導體基板之a面或m面作為通道區域；及pMOS，其具有上述半導體基板之Si面或C面作為通道區域。 [發明之效果] 根據本發明之代表性之實施形態，能夠提高碳化矽半導體裝置之性能。尤其能夠提高形成於碳化矽半導體基板之nMOS及pMOS各自之通道移動率。
以下，基於圖式對本發明之實施形態詳細地進行說明。再者，於用以對實施形態進行說明之所有圖中，對具有相同之功能之構件標註相同之符號，而省略其重複之說明。又，於實施形態中，除非特別需要時，否則原則上不對同一或相同之部分之說明進行重複。又，於對實施形態進行說明之圖式中，為了便於理解構成，有時即便於俯視圖或立體圖等中亦標註影線。 又，符號「- 」及「+ 」係表示導電型為n型或p型之雜質之相對濃度，例如於n型雜質之情形時，雜質濃度按照「n- 」、「n」、「n+ 」之順序變高。 (實施形態1) ＜碳化矽半導體裝置之構造＞ 以下，使用圖1～圖3，對本實施形態之碳化矽半導體裝置之構造進行說明。於圖1中示出作為本發明之實施形態1之碳化矽半導體裝置之立體圖，於圖2中示出作為本實施形態之碳化矽半導體裝置之互補型場效電晶體之電路圖，於圖3中示出作為本實施形態之碳化矽半導體裝置之互補型場效電晶體之俯視圖。於圖1中，省略了SiC基板上之包含閘極絕緣膜及層間絕緣膜之絕緣膜以及配線之圖示。於圖1中，於圖之左側示出pMOS區域1A，於圖之右側示出nMOS區域1B。pMOS區域1A及nMOS區域1B係於沿半導體基板之主面之方向上排列之區域。於圖3中，對p型擴散層4標註有影線。 如圖1所示般，本實施形態之碳化矽半導體裝置具有半導體基板SB，該半導體基板SB包含由六方晶系之結晶構造所構成之SiC基板1及形成於SiC基板1上之磊晶層(半導體層)3，且於半導體基板SB之上表面附近形成有nMOS101及pMOS102。nMOS101與pMOS102構成具有MOS構造之互補型之場效電晶體即CMOS。考慮將本實施形態之互補型場效電晶體與IGBT(Insulated GateBipolar Transistor，絕緣閘雙極性電晶體)等一併搭載於半導體裝置、或用於電源模塊或反相器。 如圖2所示般，CMOS具有將nMOS101與pMOS102互補地連接之構造，於被施加Vdd電位之電極105與被施加Vss電位(接地電位)之電極106之間串聯連接nMOS101與pMOS102。即，nMOS101及pMOS102各自之汲極電極相互連接。該等汲極電極與輸出端子(輸出電極)104連接，nMOS101及pMOS102各自之閘極電極與1個輸入端子103連接。nMOS101之源極電極與電極106連接，pMOS102之源極電極與電極105連接。輸入端子103及輸出端子104與形成於該等端子之間之CMOS構成NOT電路(NOT circuit，反電路)。 如圖1所示般，SiC基板1係具有六方晶系之面中之Si面即(000-1)面作為主面且具有C面即(0001)面作為該主面之相反側之背面的n型半導體基板。同樣地，含有SiC且由六方晶系之結晶構造所構成之磊晶層3具有六方晶系之面中之Si面作為主面，且磊晶層3之主面之相反側之下表面與SiC基板1之主面相接。 此處，使用圖21～圖24對六方晶系之結晶構造所具有之各種面進行說明。圖21～圖24係模式性地表示六方晶系之晶格模型之立體圖。於圖21～圖24所示之晶格模型中，對部分結晶面標註有影線。又，以黑圈表示C(碳)原子，以白圈表示Si(矽)原子。 於圖21～圖24中，作為橫軸，示出位於同一水平面內之a1、a2及a3之各軸，作為縱軸，示出朝向相對於a1、a2及a3之各軸垂直之方向之c軸。a1、a2、a3及c之各軸係自同一基準點起延伸。於俯視下，a1、a2及a3之各軸彼此所形成之角為120度。 六方晶系之晶格模型之面係藉由(a1、a2、a3、c)之4個指數(面指數)而表示。下述面指數中之「2」係指1/2，「-」係指軸之相反方向。例如於(1-102)面中，a1＝1、a2＝-1、a3＝0、c＝2。 SiC係Si(矽)與C(碳)之化合物半導體，由IV族彼此之共價鍵而構成。如圖21所示般，結晶構造係將以Si原子或C原子作為頂點之正四面體作為基本要素，於c軸方向上積層。於4H-SiC中，將在最表面露出Si(矽)之面稱為(000-1)面或Si面，將露出C(碳)之面稱為(0001)面或C面。於圖21中示出(0001)面(C面)201及(000-1)面(Si面)202。C面201及Si面202相當於圖21所示之六方晶之上表面或下表面。 將相對於C面201(參照圖21)垂直且相當於六方晶之側面之(0-110)面稱為m面，同樣地，將相對於C面201(參照圖21)垂直且相當於六方晶之側面之(11-20)面稱為a面。於圖22中示出(11-20)面(a面)203及(0-110)面(m面)204。此外，有相對於C面201(參照圖21)斜方向之(10-11)面即S面205(參照圖23)、或相對於C面201(參照圖21)斜方向之(1-102)面即r面206(參照圖24)等。於使用SiC基板之碳化矽半導體裝置中，以Si面或C面為主面之晶圓與以除Si面及C面以外之結晶面為主面之晶圓相比，容易大口徑化。因此，於形成於SiC基板上之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)中，考慮對通道使用作為主面之Si面或C面、或者相對於基板之主面垂直之a面或m面。 於本實施形態之碳化矽半導體裝置中，使用包含圖21～圖24所說明之4H-SiC之半導體基板SB(參照圖1)。於圖21中示出上表面為C面201且下表面為Si面202之六方晶，但由六方晶所構成之半導體基板SB(參照圖1)之上表面為Si面，下表面為C面。如圖1所示般，本實施形態之碳化矽半導體裝置具備包含n型之SiC基板1及n型之磊晶層3之半導體基板SB。半導體基板SB具有圖21～圖24所示之六方晶系之晶格構造。SiC基板1及磊晶層3具有向包含SiC之半導體層導入有例如N(氮)作為n型雜質之構造。SiC基板1之n型雜質濃度高於磊晶層3之n型雜質濃度。 半導體基板SB之背面、即SiC基板1之背面被背面電極2覆蓋。與半導體基板SB之背面相接之背面電極2係由例如含有Au(金)之導電體所構成，例如被施加Vdd電位之電極。於nMOS區域1B中，於半導體基板SB之主面之一部分、即磊晶層3之上表面之一部分形成有p型擴散層(p型半導體層)4。p型擴散層4之下表面未到達SiC基板1與磊晶層3之界面，而到達磊晶層3之中途深度。於p型擴散層4之上表面沿X方向並列形成有複數個在Y方向上延伸之槽8。槽8之深度較p型擴散層4之深度淺。再者，於圖1中僅示出2個槽8，但亦可沿X方向並列形成更多之槽8。X方向係沿半導體基板SB之主面之方向。Y方向係沿半導體基板SB之主面之方向且係相對於X方向正交之方向。 槽8之側面係相對於半導體基板SB之主面即Si面垂直之面，且為半導體基板SB之a面。即，槽8之側面且於Y方向上延伸之側面之結晶面係包含SiC之磊晶層3之a面。換言之，Y方向係沿由主面為Si面之六方晶所構成之半導體基板SB之a面及m面的方向。 如圖1及圖3所示般，於槽8內介隔閘極絕緣膜9而完全地嵌入有閘極電極10。閘極絕緣膜9例如由氧化矽膜構成，且覆蓋槽8之側面及底面。閘極電極10例如包含多晶矽、Al(鋁)或W(鎢)。於在X方向上相鄰之槽8彼此之間，於p型擴散層4之上表面依序形成有汲極區域5、源極區域6及p型接觸層7。 汲極區域5及源極區域6分別為n型半導體區域，係藉由向半導體基板SB之主面導入n型雜質(例如N(氮))而形成。p型擴散層4及p型接觸層7為p型半導體區域，係藉由向半導體基板SB之主面導入p型雜質(例如Al(鋁))而形成。汲極區域5及源極區域6各自之n型雜質濃度高於磊晶層3之n型雜質濃度。又，p型擴散層4之p型雜質濃度高於p型接觸層7之p型雜質濃度。p型接觸層7具有固定p型擴散層4之電位且保持閘極電極10與p型擴散層4之間之電位差的作用。 汲極區域5與源極區域6之間於Y方向上隔開，且於汲極區域5與源極區域6之間之區域的半導體基板SB之主面形成有p型擴散層4。汲極區域5、源極區域6及p型接觸層7各自之X方向之兩端係以相互相鄰之槽8之側面終止。即，汲極區域5、源極區域6及p型接觸層7各自之X方向之兩端與閘極絕緣膜9之側面相接。換言之，汲極區域5、源極區域6及p型接觸層7分別形成於槽8之側面。同樣地，Y方向上之汲極區域5與源極區域6之間的p型擴散層4之X方向之兩端係以相互相鄰之槽8之側面終止，且與閘極絕緣膜9之側面相接。 於Y方向上，源極區域6與p型接觸層7相互相接。如圖3所示般，p型接觸層7於Y方向上被2個源極區域6夾著。此處，於Y方向上依序形成有汲極區域5、p型擴散層4、源極區域6、p型接觸層7、源極區域6、p型擴散層4及汲極區域5。 nMOS101係由槽8內之閘極電極10、汲極區域5及源極區域6所構成。即，nMOS101係所謂溝槽閘極型之MOSFET。於相互相鄰之汲極區域5與源極區域6之間，介隔閘極絕緣膜9而與閘極電極10鄰接之p型擴散層4之側面係於nMOS101之動作時形成通道之區域(通道區域)。即，nMOS101係於半導體基板SB之側面即槽8之側面而非半導體基板SB之主面(Si面)具有通道之場效電晶體。 槽8之在Y方向上延伸之側面係相對於半導體基板SB之主面垂直之a面。再者，於汲極區域5與源極區域6之間，nMOS101之動作時之電流主要係於槽8之在Y方向上延伸之側面、即p型擴散層4之側面流動，而即便於汲極區域5與源極區域6之間之p型擴散層4內，於在X方向上相鄰之槽8彼此之間之區域且遠離槽8之該側面之區域流動之電流亦非常小。 又，於半導體基板SB上形成有複數個接觸插塞(導電性連接部)15。各接觸插塞15與形成於其等之上之電極(配線、端子)電性連接。輸入端子103、輸出電極(輸出端子)104、電極105及106均形成於接觸插塞15上。以跨及源極區域6及p型接觸層7各自之上表面之方式配置且分別電性連接於源極區域6及p型接觸層7之接觸插塞15與被施加Vss電位之電極106連接。連接於汲極區域5之上表面之接觸插塞15與輸出電極104電性連接。連接於閘極電極10之上表面之接觸插塞15與輸入端子(閘極配線)103電性連接。 如圖1及圖3所示般，於pMOS區域1A中，在半導體基板SB之主面、即磊晶層3之上表面形成有相互於Y方向上延伸且於X方向上相鄰之一對汲極區域11及源極區域12。汲極區域11及源極區域12於X方向上相互隔開，於在X方向上相鄰之汲極區域11與源極區域12之間的半導體基板SB之主面形成有n型之磊晶層3。汲極區域11及源極區域12分別係向磊晶層3之上表面導入p型雜質(例如Al(鋁))而形成之p型半導體區域。 於在X方向上相鄰之汲極區域11與源極區域12之間的磊晶層3之上表面之正上方，介隔閘極絕緣膜(未圖示)形成有閘極電極14。閘極電極14例如含有多晶矽、Al(鋁)或W(鎢)。閘極絕緣膜(未圖示)例如由氧化矽膜構成。閘極電極14於Y方向上延伸。再者，於圖3中並未圖示出閘極電極14，但閘極電極14形成於輸入端子(閘極配線)103中之於Y方向上延伸之部分之正下方。 以與作為源極區域12之側面且不與汲極區域11對向之側面相接之方式，於半導體基板SB之主面形成有n型接觸層13。閘極電極14與n型接觸層13於俯視下不重疊。n型接觸層13係向磊晶層3之上表面導入n型雜質(例如N(氮))而形成之n型半導體區域，n型接觸層13之n型雜質濃度高於磊晶層3之n型雜質濃度。汲極區域5、11、源極區域6、12及n型接觸層13各自之深度相互相同，均未到達磊晶層3與SiC基板1之界面。n型接觸層13具有固定磊晶層3之電位而將閘極電極14與磊晶層3之間之電位差保持為固定之作用。 形成於pMOS區域1A之汲極區域11、源極區域12及閘極電極14構成pMOS102。即，pMOS102係所謂平面型之MOSFET。於相互相鄰之汲極區域11與源極區域12之間，介隔閘極絕緣膜(未圖示)而與閘極電極14鄰接之磊晶層3之上表面係於pMOS102之動作時形成通道之區域(通道區域)。即，pMOS102係於作為半導體基板SB之主面之結晶面的Si面具有通道之場效電晶體。 如圖3所示般，與源極區域12及n型接觸層13分別電性連接之接觸插塞15連接於被施加Vdd電位之電極105。與汲極區域11之上表面連接之接觸插塞15電性連接於輸出電極104。與閘極電極10之上表面連接之接觸插塞15電性連接於輸入端子(閘極配線)103。與nMOS101之汲極區域5及pMOS102之汲極區域11電性連接之輸出電極104具有梳齒狀之佈局，且與nMOS101之源極區域6及p型接觸層7電性連接之電極106具有梳齒狀之佈局。即，輸出電極104及電極106分別具有於Y方向上延伸之圖案及與該圖案連接且於X方向上延伸之梳齒狀之複數個圖案。再者，於圖中僅示出構成電極106之梳齒狀之複數個圖案中之1個。構成輸出電極104之梳齒狀之圖案與構成電極106之梳齒狀之圖案以交錯之方式而配置。 本實施形態之主要特徵在於，由平面型之pMOS102與溝槽閘極型之nMOS101構成CMOS，pMOS102之形成通道之結晶面為Si面，nMOS101之形成通道之結晶面為a面。 ＜碳化矽半導體裝置之製造方法＞ 以下，使用圖4～圖10對本實施形態之碳化矽半導體裝置之製造方法進行說明。圖4～圖10係作為本實施形態1之碳化矽半導體裝置之CMOS之製造步驟中的立體圖。於圖4～圖10中，與圖1同樣地示出pMOS區域1A及nMOS區域1B。此處，考慮具有Si面作為主面之SiC晶圓而進行說明，但當然亦可根據結晶面而適當變更MOSFET之構造。又，此處亦對在圖1中省略了圖示之閘極絕緣膜、層間絕緣膜、接觸插塞及電極等之製造步驟進行說明。 首先，如圖4所示般，準備具有主面及主面之相反側之背面的n+ 型之SiC基板1。SiC基板1係含有SiC(碳化矽)且具有六方晶系之結晶構造之半導體基板。SiC基板1之主面之結晶面為Si面。繼而，於SiC基板1之主面上利用磊晶生長法形成磊晶層3。磊晶層3具有六方晶系之結晶構造，磊晶層3之主面之結晶面為Si面。此處，藉由一面向磊晶層3導入n型雜質(例如N(氮))一面使磊晶層3生長，而能夠以所需之雜質濃度形成磊晶層3。 其次，如圖5所示般，利用光微影技術及離子佈植法，向磊晶層3之上表面注入p型之雜質(例如Al(鋁))。藉此，於磊晶層3之上表面形成作為p+ 型半導體區域之p型接觸層7、汲極區域11、源極區域12及元件分離層(未圖示)。p型接觸層7自磊晶層3之上表面到達至磊晶層3之中途深度，且形成於nMOS區域1B。汲極區域11與源極區域12自磊晶層3之上表面到達至磊晶層3之中途深度，且形成於pMOS區域1A。汲極區域11與源極區域12相互隔開。 其次，利用光微影技術及離子佈植法，將p型之雜質(例如Al(鋁))注入磊晶層3之上表面。藉此，於nMOS區域1B之磊晶層3之上表面形成作為p型半導體區域之p型擴散層4。p型擴散層4之p型雜質濃度低於p型接觸層7，深度比p型接觸層7更深。但是，p型擴散層4之下表面並未到達磊晶層3與SiC基板1之界面。此處，於在俯視下與p型接觸層7及其周圍之區域重疊之位置形成p型擴散層4。 其次，如圖6所示般，利用光微影技術及離子佈植法，向磊晶層3之上表面注入n型之雜質(例如N(氮))。藉此，於磊晶層3之上表面形成作為n+ 型半導體區域之汲極區域5、源極區域6及n型接觸層13。汲極區域5及源極區域6形成於nMOS區域1B，n型接觸層13形成於pMOS區域1A。汲極區域5及源極區域6以相互隔開之方式而形成，源極區域6鄰接於p型接觸層7而形成。汲極區域5及源極區域6之深度較p型擴散層4之深度淺。n型接觸層13形成於與源極區域12鄰接之位置。 其次，如圖7所示般，利用光微影技術及蝕刻法，於nMOS區域1B之p型擴散層4之主面形成複數個槽8。於俯視下，該槽8形成於p型擴散層4內，且槽8之底部未到達p型擴散層4之下表面與磊晶層3之交界。此處，以於X方向上隔著在Y方向上排列之汲極區域5、源極區域6及p型接觸層7之方式，形成2個以上之槽8。於槽8之側面中之在Y方向上延伸之1個側面中，露出汲極區域5、源極區域6及p型接觸層7。作為槽8之側面且露出汲極區域5、源極區域6及p型接觸層7之面、即於Y方向上延伸之面之結晶面為a面。 其次，如圖8所示般，於磊晶層3上，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)法，依序形成相對較薄之絕緣膜22及導電膜，藉此，將槽8內完全地填埋。絕緣膜22例如由氧化矽膜構成，導電膜例如包含多晶矽、Al(鋁)或W(鎢)等。 繼而，藉由利用光微影技術及蝕刻法對該導電膜進行加工，使絕緣膜22之一部分之上表面露出。藉此，形成包含該導電膜之閘極電極10、14。閘極電極10形成於nMOS區域1B之複數個槽8各自之內部，閘極電極14於pMOS區域1A中，介隔絕緣膜22而形成於汲極區域11與源極區域12相互之間之磊晶層3上。閘極電極10、汲極區域5及源極區域6構成nMOS101。閘極電極14、汲極區域11及源極區域12構成pMOS102。 此處，嵌入槽8內且覆蓋閘極電極10之側面及底面之絕緣膜22構成閘極絕緣膜9。相接於槽8之側面之閘極絕緣膜9之厚度與相接於槽8之底面之閘極絕緣膜9之厚度相互相等。 於藉由不同材料形成閘極電極10、14之各者之情形時，例如於形成絕緣膜22及閘極電極10之後，於絕緣膜22及閘極電極10之各者之上形成導電膜，繼而對該導電膜進行加工，藉此，形成閘極電極14。 於藉由半導體膜形成閘極電極10、14之各者之情形時，此處，使閘極電極10、14兩者之導電型一致為n型或p型。藉此，與藉由不同導電型之半導體膜形成閘極電極10、14之各者之情形相比，能夠降低碳化矽半導體裝置之製造成本。作為向該半導體膜導入雜質之方法之例，有於利用CVD法成膜時向該半導體膜內導入雜質之方法、及於該半導體膜之成膜後利用離子佈植法對該半導體膜導入雜質之方法。作為向該半導體膜導入之n型雜質，例如有P(磷)，作為向該半導體膜導入之p型雜質，例如有B(硼)。 其次，如圖9所示般，例如利用CVD法，於磊晶層3、絕緣膜22、閘極電極10及14之各者之上形成層間絕緣膜19。層間絕緣膜19例如由氧化矽膜構成。此處，藉由層間絕緣膜19覆蓋閘極電極14之側面及上表面、閘極電極10之上表面、及絕緣膜22之上表面。繼而，對層間絕緣膜19使用光微影技術及蝕刻法，貫通層間絕緣膜19及絕緣膜22，而形成露出磊晶層3之上表面之複數個連接孔。於各連接孔之底部，源極區域6(參照圖7)、12、汲極區域5、11、p型接觸層7(參照圖7)或n型接觸層13自包含層間絕緣膜19及絕緣膜22之積層膜露出。藉由利用該步驟對絕緣膜22進行加工，而於閘極電極14之正下方形成由絕緣膜22構成之閘極絕緣膜23。 於圖9中，並未示出於閘極電極10及14之各者之正上方開口之連接孔。該等連接孔形成於未圖示之區域。源極區域12及n型接觸層13於同一連接孔之底部露出。又，源極區域6(參照圖7)及p型接觸層7(參照圖7)於同一連接孔之底部露出。 其次，如圖10所示般，例如利用濺鍍法於包含各連接孔內在內之磊晶層3上及層間絕緣膜19上形成金屬膜。金屬膜例如含有Al(鋁)，且完全地嵌埋至上述複數個連接孔之各者之內部。繼而，藉由利用光微影技術及蝕刻法對層間絕緣膜19上之該金屬膜進行加工，而使層間絕緣膜19之上表面之一部分露出。藉由利用該加工步驟使該金屬膜分離為複數個，而形成由該金屬膜所構成之複數個電極。即，形成被施加Vdd電位之電極105、被施加Vss電位之電極106、及輸出電極104。 電極105係經由以連接孔內之上述金屬膜所構成之接觸插塞而與n型接觸層13及源極區域12連接。電極106係經由以連接孔內之上述金屬膜所構成之接觸插塞而與p型接觸層7(參照圖7)及源極區域6(參照圖7)連接。輸出電極104係經由接觸插塞而與汲極區域5、11連接。繼而，利用例如濺鍍法，形成覆蓋SiC基板1之背面之背面電極2。背面電極2例如為含有Au(金)之導電膜，例如係被施加Vdd電位之電極。相互之汲極彼此連接之nMOS101及pMOS102構成CMOS。 藉由以上之步驟，能夠形成作為本實施形態之碳化矽半導體裝置之CMOS。 ＜本實施形態之效果＞ 以下，使用圖25作為比較例，對本實施形態之效果進行說明。圖25係表示比較例之碳化矽半導體裝置之剖視圖。 作為用於半導體裝置之半導體基板之材料，可考慮使用Si(矽)。然而，於設置於汽車之引擎部、航空機之渦輪引擎、自身發出高溫之鍋爐等發出高熱之機械附近的工業機器等中，由於暴露於無法驅動使用Si基板之半導體裝置之高溫下，故而難以於該種半導體裝置中使用Si基板。又，若設置用以冷卻在高溫環境下使用之半導體裝置之冷卻裝置，則阻礙裝置之小型輕量化、低成本化。 又，考慮將無法耐受高溫之資訊處理裝置設置於遠離發出高熱之機器之場所。然而，有即便自高耐熱之感測器輸出微小之輸出信號，亦會因電流路徑較長而無法充分確保信噪比之問題。因此，需要進行複雜之雜訊處理，此亦阻礙小型輕量化、低成本化。為了低成本地減少雜訊之影響，有效的是即便於高溫環境下亦能於感測器跟前處理輸出信號之所謂邊緣計算，創造出維持該邊緣計算之高耐熱之積體器件、LSI(Large Scale Integration，大規模集成電路)必不可少。 對此，作為能夠於高溫環境下使用之器件，有使用含有SiC(碳化矽)之基板之碳化矽半導體元件，作為於高溫環境下使用之碳化矽半導體裝置之基板之材料，4H-SiC較為適宜。另一方面，4H-SiC之通道移動率低於Si。作為其對策，可考慮形成作為比較例之如圖25所示般之碳化矽半導體裝置。 如圖25所示般，比較例之碳化矽半導體裝置係於包含SiC基板1及其上之磊晶層3之半導體基板SB之主面附近具備nMOS107。於磊晶層3之上表面形成有相互隔開之一對p- 型SiC區域321，且於各p- 型SiC區域321之上表面形成有相互鄰接之n+ 型SiC區域322及p+ 型SiC區域323。又，自一對p- 型SiC區域321各自之對向之端部起遍及至n+ 型SiC區域322之端部，於各p- 型SiC區域321之上表面形成有通道區域(缺陷減少層)324。於通道區域324之上表面上形成有與該上表面相接之BN對構造絕緣膜325。 通道區域324係藉由向磊晶層3之上表面導入C(碳)而減少了C(碳)缺陷之區域。又，BN對構造絕緣膜325係藉由使N(氮)於擴散至通道區域324之上表面而形成之膜。於BN對構造絕緣膜325內，p- 型SiC區域321內之B(硼)牽引該N(氮)，而形成穩定之BN對。 於一對p- 型SiC區域321之各者之間的磊晶層3之上表面上，介隔閘極絕緣膜330形成有閘極電極340。閘極絕緣膜330及閘極電極340覆蓋一對p- 型SiC區域321各自之上表面之BN對構造絕緣膜325、通道區域324、及n+ 型SiC區域322之一部分。於在一對p- 型SiC區域321中之一p- 型SiC區域321之上表面形成的n+ 型SiC區域322及p+ 型SiC區域323之上表面連接有源極電極350，於在另一p- 型SiC區域321之上表面形成的n+ 型SiC區域322及p+ 型SiC區域323之上表面連接有源極電極350。 此處，為了改善nMOS107之移動率(通道移動率)，設置導入有C之通道區域324。又，為了使nMOS107之閾值電壓穩定化，於通道區域324與由氧化膜等構成之閘極絕緣膜330之間，藉由N擴散而形成BN對構造絕緣膜325。 然而，於比較例之MOSFET中，並未考慮提高pMOS之移動率，而有未必能夠提高組合nMOS與pMOS而得之CMOS之性能之問題。 此處，表示電晶體等中電流之流動難易度之通道移動率根據六方晶之結晶面而值不同，亦根據載子(電子或電洞)而產生變化。其原因在於，根據結晶面不同，妨礙電子流動之缺陷之存在比率與妨礙電洞流動之缺陷之存在比率存在差。移動率與界面缺陷相關，例如以電子作為載子之nMOS可謂較佳為於傳導帶附近之界面缺陷為1×1012 cm2 eV以下之a面形成通道。然而，於以電洞作為載子之pMOS中，a面之界面缺陷為3×1012 ～5×1012 cm2 eV而較大，故而於pMOS之通道形成於a面之情形時，難以提高移動率。另一方面，pMOS之通道形成於Si面之情形時之價帶附近之界面缺陷低為5×1011 cm2 eV，從而可期待移動率提高。 本實施形態中，於在由六方晶所構成之SiC基板上形成nMOS及pMOS之情形時，藉由選擇各MOSFET之通道之結晶面而提高nMOS及pMOS兩者之移動率者。即，此處著眼於，在以電洞作為載子之pMOS中，藉由將通道設於Si面或C面，而相較於在其他結晶面形成通道之情形移動率提高。在以電子作為載子之nMOS中，藉由將通道設於a面，而相較於在其他結晶面形成通道之情形移動率提高。 因此，如圖1所示般，藉由將構成CMOS之MOSFET中之pMOS102形成為平面型之MOSFET，而於作為Si面之半導體基板SB之主面形成其通道(通道區域)。又，藉由將構成CMOS之MOSFET中之nMOS101形成為溝槽閘極型之MOSFET，而於相對於作為Si面之半導體基板SB之主面垂直之a面形成其通道(通道區域)。藉此，並非如比較例般僅提高nMOS之移動率，而能夠同時實現pMOS102之移動率之提高及nMOS101之移動率之提高。由此，能夠提高包含由nMOS101及pMOS102所構成之CMOS的本實施形態之碳化矽半導體裝置之性能。 再者，於本實施形態中，對pMOS102之形成通道之結晶面為Si面之情形進行說明，但於pMOS102之形成通道之結晶面為C面之情形時，亦能夠獲得同樣之效果。 又，於本實施形態中，對nMOS101之形成通道之結晶面為a面之情形進行說明。相對於此，於該通道形成於m面之情形時，nMOS101之移動率較通道形成於a面之情形時差，但與nMOS之通道形成於除a面及m面以外之結晶面之情形時相比，能夠提高移動率。換言之，藉由形成a面或m面具有通道之nMOS101，能夠提高移動率，尤其是於在a面具有通道之nMOS101中，能夠顯著地提高移動率。a面及m面係相對於Si面及C面垂直之面，故而藉由在主面之結晶面為Si面或C面之半導體基板SB之該主面形成槽，能夠使a面或m面於槽8之側面露出。 以下，對本實施形態之變化例及其他實施形態進行記載，於任一實施形態及變化例中，均能夠藉由形成通道形成於Si面之pMOS及通道形成於a面之nMOS，而兼顧pMOS102之移動率之提高及nMOS101之移動率之提高。 ＜變化例1＞ 於圖11中示出作為本實施形態1之變化例1之碳化矽半導體裝置之俯視圖。於本實施形態之溝槽閘極型之nMOS中，考慮形成與源極區域鄰接之p型接觸層，而以2個源極區域夾著p型接觸層，但於此情形時，nMOS之源極區域寬度變大，故而難以實現碳化矽半導體裝置之微細化。此處所謂源極區域寬度係指於源極區域及汲極區域排列之方向即溝槽閘極電極之延伸方向(Y方向)上設置複數個由源極區域及汲極區域夾著之通道區域之情形時，該方向上之該源極區域之兩個端部之間的距離，且係作為源極區域之兩端之通道區域與源極區域之交界彼此之間的距離。因此，所謂以2個源極區域夾著p型接觸層之情形時的源極區域寬度係指2個源極區域各自之端部中之與鄰接於p型接觸層之端部為相反側之端部彼此之間的距離。 因此，於本變化例中，於圖11中示出能夠縮短nMOS之源極區域寬度之佈局。如圖11所示般，以於俯視下包圍複數個槽8之方式形成環狀之p型接觸層7。藉此，無須於與源極區域6鄰接之位置形成p型接觸層7，因此，能夠縮短Y方向上之源極區域寬度。又，藉由以包圍槽8之方式形成p型接觸層7，能夠使p型接觸層7兼具作為元件分離層之功能。 ＜變化例2＞ 於圖12中示出作為本實施形態1之變化例2之碳化矽半導體裝置之俯視圖。於本實施形態之溝槽閘極型之nMOS中，為了縮小源極區域寬度，考慮形成於俯視下包圍複數個溝槽閘極電極之p型接觸層。然而，於此情形時，於源極區域與汲極區域之間形成之通道與p型接觸層之距離相對較大，因此，通道附近之p型擴散層之電位可能會不穩定。即，有p型擴散層與溝槽閘極電極之間之電位差變大之虞。 因此，於圖12中示出能夠縮短nMOS101之源極區域寬度且能夠使p型擴散層4之電位更穩定之佈局。此處，於俯視下槽8未被p型接觸層7包圍，於在X方向上與槽8鄰接之區域介隔源極區域6而形成p型接觸層7。即，於X方向上，於相鄰之槽8彼此之間配置有2個源極區域6及被該等源極區域6夾著之p型接觸層7。p型接觸層7相接於該p型接觸層7與槽8之間之源極區域6。 於本變化例中，於相鄰之槽8彼此之間不形成p型接觸層7，與以於俯視下包圍各槽8之方式形成p型接觸層7之情形相比，能夠抑制p型擴散層4之電位之面內偏差，故而能夠使nMOS101之閾值電壓穩定。 ＜變化例3＞ 於圖13中示出作為本實施形態1之變化例3之碳化矽半導體裝置之立體圖。 如圖13所示般，於本變化例中，以較汲極區域11、源極區域12及p型接觸層7深且較nMOS101之閘極電極10淺之深度形成汲極區域5、源極區域6及n型接觸層13之各者。藉由以此種方式較深地形成汲極區域5及源極區域6，而使汲極區域5與源極區域6對向之區域之寬度、即通道寬度增大，因此，相較於汲極區域5及源極區域6之深度與汲極區域11及源極區域12等相等之情形，能夠降低nMOS101之通道電阻。 再者，此處由於n型接觸層13係藉由與汲極區域5及源極區域6相同之離子佈植步驟而形成，故而與汲極區域5及源極區域6同樣地形成為較深。 ＜變化例4＞ 於圖14中示出作為本實施形態1之變化例4之碳化矽半導體裝置之立體圖。本變化例之構造與圖1所示之構造相比，僅閘極絕緣膜9之一部分之厚度不同，其他構造與圖1所示之構造相同。 如圖14所示般，本變化例之CMOS之特徵在於：與槽8之底面相接而形成之閘極絕緣膜9之厚度較與槽8之側面相接而形成之閘極絕緣膜9之厚度大。根據該特徵，與相接於槽8之底面之閘極絕緣膜9之厚度為與相接於槽8之側面之閘極絕緣膜9之厚度相等的薄度之情形相比，於槽8之底面難以產生反轉層。藉此，能夠使槽8之底面上之nMOS101之閾值電壓大於槽8之側面上之nMOS101之閾值電壓。即，能夠減小在槽8之底面流動之電流對在nMOS101流動之電流產生之影響。 於溝槽閘極型之nMOS101中，在槽8之側面形成通道之結晶面與在槽8之底面形成通道之結晶面不同。因此，於覆蓋槽8之側面及底面之各者的閘極絕緣膜9之厚度均相等之情形時，電流分別於不同之2個結晶面流動。例如，於nMOS101之槽8之側面之結晶面為a面之情形時，槽8之底面之結晶面為Si面或C面。於此情形時，對nMOS101而言，槽8之底面成為界面缺陷較側面更大之面。界面缺陷係因製造條件或基板之狀態等而產生之難以控制之因素，若界面缺陷之大小不均一，則會產生nMOS101之溫度依存性脫離設計值之問題。 於本變化例中，藉由增加覆蓋槽8之底面之閘極絕緣膜9之厚度，能夠減小在槽8之表面中之界面缺陷較大之底面流動之通道電流，因此，nMOS101之特性取決於槽8之側面之狀態。藉此，器件之溫度依存性穩定。 於形成圖14所示之閘極絕緣膜9之情形時，在形成槽8(參照圖7)後，形成覆蓋槽8之側面及底面且未完全填埋槽8之較薄之氮化矽膜(絕緣膜)。繼而，藉由進行各向異性蝕刻，而於殘留與槽8之側面相接之氮化矽膜之情形下去除與槽8之底面相接之氮化矽膜，使該底面露出。繼而，例如利用氧化法，形成覆蓋槽8之底面且具有相對較大之第1膜厚之氧化矽膜(絕緣膜)。 繼而，去除覆蓋槽8之側面之氮化矽膜，使該側面露出。其後，如使用圖8所說明般，形成覆蓋槽8之側面及半導體基板SB之主面且具有第2膜厚之絕緣膜22、及閘極電極10、14。藉此，能夠形成包含與槽8之側面相接之絕緣膜22、及與槽8之底面相接之上述氮化矽膜的閘極絕緣膜9(參照圖14)。第2膜厚小於第1膜厚。再者，視需要去除半導體基板SB之主面上、即較槽8更靠上方之上述氧化矽膜。 ＜變化例5＞ 於圖15中示出作為本實施形態1之變化例5之碳化矽半導體裝置之立體圖。本變化例之構造與圖1所示之構造相比，不同之處在於在槽8之底部附近之半導體基板SB內形成有p型半導體區域20，其他構造與圖1所示之構造相同。 如圖15所示般，以覆蓋槽8之底面之方式，於磊晶層3內形成有p型半導體區域20。又，p型半導體區域20之一部分亦覆蓋與槽8之底面連續之槽8之側面之一部分、即槽8之底面附近之槽8之側面。於槽8之側面之下端附近形成有p型半導體區域20，但槽8之側面之大部分係由p型擴散層4所構成。p型半導體區域20係自p型擴散層4內起遍及至較p型擴散層4更靠下方之磊晶層3內而形成。p型半導體區域20之p型雜質濃度高於p型擴散層4之p型雜質濃度。換言之，槽8之底面之p型雜質濃度高於槽8之側面之p型雜質濃度。 於本變化例中，於槽8之底部附近形成有p型半導體區域20作為導電型與通道之導電型(n型)不同之高濃度雜質區域。換言之，於槽8之底部附近形成有導電型與nMOS101之汲極區域5及源極區域6之導電型(n型)不同之p型半導體區域20。藉此，與上述變化例4同樣地，於nMOS101中能夠使槽8之底面之閾值電壓大於槽8之側面之閾值電壓。因此，能夠減小槽8之底面對nMOS101之特性產生之影響，故而能夠使nMOS101之特性穩定。 ＜變化例6＞ 於圖16中示出作為本實施形態1之變化例6之碳化矽半導體裝置之CMOS的立體圖。本變化例之構造與圖15所示之構造相比，不同之處在於形成有p型半導體區域24，其他構造與圖15所示之構造相同，該p型半導體區域24覆蓋在X方向上相鄰之槽8彼此之間之區域且在Y方向上相鄰之汲極區域5及源極區域6之相互之間的磊晶層3之上表面。 p型半導體區域24之深度較汲極區域5及源極區域6之各者之深度淺。因此，雖然於槽8之側面之上端附近形成有p型半導體區域24，於槽8之側面之下端附近形成有p型半導體區域20，但槽8之側面之大部分係由p型擴散層4構成。p型半導體區域24之p型雜質濃度高於p型擴散層4之p型雜質濃度。換言之，形成有p型半導體區域24之部位之磊晶層3之上表面的p型雜質濃度高於p型半導體區域24之下之槽8之側面的p型雜質濃度。 此處，於汲極區域5與源極區域6之間的磊晶層3之上表面形成p型半導體區域24。藉此，於nMOS101中能夠減少在Si面即磊晶層3之上表面(主面)流動之電流，故而能夠使nMOS101之特性更穩定化。 (實施形態2) 使用圖17及圖18，對本實施形態2之CMOS進行說明。圖17係表示本實施形態之碳化矽半導體裝置之立體圖，圖18係表示本實施形態之碳化矽半導體裝置之俯視圖。圖17及圖18所示之構造除在nMOS101之外周形成有具有與槽8及閘極電極10相同之構造之元件分離區域之方面以外，具有與上述實施形態1相同之構造。 如圖17及圖18所示般，本實施形態之CMOS之特徵在於，將複數個槽8中之最外周之槽8內的溝槽閘極電極(導電體部)21之電位與p型擴散層4電性連接。即，以於俯視下包圍在X方向上排列之複數個槽8及其等內部之閘極電極10、汲極區域5及源極區域6之方式，形成有環狀之槽8，且於環狀之槽8內介隔閘極絕緣膜9形成有溝槽閘極電極21。溝槽閘極電極21係藉由閘極電極10之形成步驟而形成之導電體部，溝槽閘極電極21之材料與閘極電極10之材料相同。 溝槽閘極電極21經由接觸插塞15及電極106而與p型接觸層7及p型擴散層4電性連接。即，對在X方向上排列之複數個槽8中的最靠外側之槽8內之溝槽閘極電極21，施加與在X方向上排列之複數個槽8中的除最靠外側之槽8以外之槽8內之閘極電極10不同之電位。此處，於在X方向上排列之複數個槽8中的最靠端部之槽8與和該槽8相鄰之槽8之間，在p型擴散層4之上表面之一部分形成有p型接觸層7。該p型接觸層7具有降低p型擴散層4與接觸插塞15之連接電阻之作用、及提取電洞電流之作用。 根據上述構成，於本實施形態中，可於不追加製造步驟之情況下抑制CMOS之閂鎖動作。 此處，對閂鎖動作及其對策進行說明。於未藉由絕緣膜進行元件分離之CMOS寄生有雙極電晶體，例如以源極區域6作為發射極、以p型擴散層4作為基極、以磊晶層3作為集電極，而存在npn電晶體構造。同樣地，亦寄生有pnp電晶體，若該2個電晶體之電流增益之積超過1，則發生閂鎖，而流動大電流。 寄生npn電晶體之穿透(breakthrough)有時係以於被夾在源極區域6與磊晶層3之間的p型擴散層4之電阻中流動之電流為起點，若由此產生之電壓下降超過內建電壓，則寄生元件(寄生npn電晶體)成為導通狀態，而變得無法控制寄生元件。尤其是於使用SiC之半導體基板SB中，p型擴散層4之薄片電阻為100～300 kΩ/□，相對較高。因此，謀求藉由減少在p型擴散層4流動之電流而控制閂鎖動作。 如圖17所示般，若於在俯視下包圍複數個槽8之環狀之槽8內形成與p型擴散層4電性連接之溝槽閘極電極21，則自磊晶層3向p型擴散層4流動之橫向之電流變得難以流動。藉此，於p型擴散層4流動之電流減少，因此能夠防止閂鎖之發生。又，藉由將最外周之槽8內之溝槽閘極電極21設為與p型擴散層4相同之電位，而使複數個nMOS101中之最外周之nMOS101始終成為斷開狀態。藉此，能夠減少向磊晶層3流動之電子電流，故而能夠防止寄生雙極電晶體成為導通狀態。 又，於在X方向上位於最靠外側之槽8與位於自外側起第2個位置之槽8之間設有用於提取電洞電流之p型接觸層7，藉此防止閂鎖動作。再者，亦可並非僅於與最外周之槽8鄰接之p型擴散層4之上表面之一部分，而於與最外周之槽8鄰接之p型擴散層4之整個上表面形成p型接觸層7。即，亦可以包圍於俯視下位於最外周之槽8之內側的所有槽8之方式，沿最外周之槽8形成環狀之p型接觸層7。藉此，容易地將p型擴散層4之整體設為與溝槽閘極電極21相同之電位，故而能夠更穩定地防止寄生雙極電晶體成為導通狀態。 (實施形態3) 於圖19中示出作為本實施形態3之碳化矽半導體裝置之CMOS之立體圖。本實施形態之構造與圖1所示之構造相比，不同之處在於形成有覆蓋槽8之側面及底面之氮化矽膜16，其他構造與圖1所示之構造相同。即，僅對nMOS101之閘極絕緣膜9與p型擴散層4之間之界面進行氮化處理，藉此形成氮化矽膜16。 此種氮化矽膜16可藉由在閘極絕緣膜9(參照圖8)之形成步驟後且閘極電極10之形成步驟前，於N2 (氮氣)及O2 (氧氣)之混合氣體之氛圍下，對半導體基板SB例如以1200～1300℃進行熱處理而形成。該熱處理係於形成有露出槽8之表面且覆蓋半導體基板SB之主面之硬質遮罩(絕緣膜)之狀態下進行，藉此，防止於pMOS區域1A中半導體基板SB之主面被氮化處理。於該氮化處理之後，去除該硬質遮罩。又，於本變化例中，於形成閘極電極10後，藉由與構成閘極電極10之電膜不同之導電膜而形成閘極電極14。 於nMOS101中，藉由對與閘極絕緣膜9相接之通道區域之表面進行氮化處理，能夠獲得減少該表面之缺陷、即妨礙電子流動之缺陷之數量之效果。但是，於假設對pMOS102之通道區域之表面進行過氮化處理之情形時，有pMOS102之移動率降低之虞。 因此，此處未對pMOS102之與閘極絕緣膜(未圖示)相接之通道區域之表面進行氮化處理，而對nMOS101之與閘極絕緣膜9相接之通道區域之表面進行氮化處理。因此，能夠於不降低pMOS102之移動率之情況下提高nMOS101之移動率。因此，能夠進一步提高CMOS之性能。 (實施形態4) 於圖20中示出作為本實施形態4之碳化矽半導體裝置之CMOS之立體圖。 本實施形態之CMOS之整體之構造與圖1所示之構造相同，但於本實施形態中，nMOS101之槽8內之閘極電極17之功函數小於pMOS102之閘極電極14之功函數。 於碳化矽半導體裝置中，用於半導體基板之SiC之帶隙較大，故而nMOS之閾值電壓容易變高，且pMOS之閾值電壓容易變低。此處，閘極電極17包含導入有作為n型雜質之P(磷)的作為n型半導體之多晶矽、或Al(鋁)或W(鎢)。藉此，相較於閘極電極17係由p型半導體膜所構成之情形，閘極電極17之功函數變低。因此，能夠降低nMOS101之閾值電壓。 又，閘極電極18包含導入有作為p型雜質之B(硼)的p型半導體多晶矽。藉此，相較於閘極電極18係由n型半導體膜、Al(鋁)膜或W(鎢)膜所構成之情形，閘極電極18之功函數變高。具體而言，閘極電極18之閾值電壓為負值，由於藉由p型半導體膜構成閘極電極18，閘極電極18之閾值電壓接近0 V。因此，能夠增高pMOS102之閾值電壓。 於藉由不同導電型之半導體膜形成閘極電極17、18之各者之情形時，只要於使用圖8所說明之閘極電極10、14之形成步驟中，向閘極電極10、14之各者導入不同導電型之雜質即可。 於本實施形態中，藉由降低nMOS101之閾值電壓且增高pMOS102之閾值電壓，能夠減小nMOS101及pMOS102各自之閾值電壓之差。即，由於能夠使nMOS101及pMOS102之各者之閾值電壓最佳化，而能夠進一步提高本實施形態之碳化矽半導體裝置之性能。 以上，對由本發明者等人完成之發明，基於其實施形態而具體地進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變更。 例如，於上述實施形態1～4中以溝槽構造形成nMOS，以平面構造形成pMOS，但亦可根據所使用之晶圓之面方位，將nMOS形成為平面型MOS，且將pMOS形成為溝槽閘極型MOS 。於該情形時，交換在上述實施形態1～4中說明之nMOS與pMOS之各者之形狀。即，例如於使用主面之結晶面為a面之晶圓形成碳化矽半導體裝置之情形時，形成在該主面具有通道之平面型之nMOS，且形成在作為於該主面形成之槽之側面的Si面或C面具有通道之pMOS。 又，於上述實施形態1～4中，對半導體基板之導電型為n型之情形進行說明，但該導電型亦可為p型。於該情形時，雖然於本實施形態中並未進行說明，但於形成pMOS之通道之區域的半導體基板之主面形成n型井。 又，於圖3、圖11及圖12中示出之佈局為一例，例如可將圖3及圖11各自之佈局彼此組合，亦可將圖11及圖12各自之佈局組合。
1‧‧‧SiC基板1A‧‧‧pMOS區域1B‧‧‧nMOS區域2‧‧‧背面電極3‧‧‧磊晶層4‧‧‧p型擴散層5‧‧‧汲極區域6‧‧‧源極區域7‧‧‧p型接觸層8‧‧‧槽9‧‧‧閘極絕緣膜10‧‧‧閘極電極11‧‧‧汲極區域12‧‧‧源極區域13‧‧‧n型接觸層14‧‧‧閘極電極15‧‧‧接觸層插塞16‧‧‧氮化矽膜17‧‧‧閘極電極18‧‧‧閘極電極19‧‧‧層間絕緣膜20‧‧‧p型半導體區域21‧‧‧溝槽閘極電極22‧‧‧絕緣膜23‧‧‧閘極絕緣膜24‧‧‧p型半導體區域101‧‧‧nMOS102‧‧‧pMOS103‧‧‧輸入端子104‧‧‧輸出端子105‧‧‧電極106‧‧‧電極107‧‧‧nMOS201‧‧‧C面202‧‧‧Si面203‧‧‧a面204‧‧‧m面205‧‧‧S面206‧‧‧r面321‧‧‧p-型SiC區域322‧‧‧n+型SiC區域323‧‧‧p+型SiC區域324‧‧‧通道區域325‧‧‧BN對構造絕緣膜330‧‧‧閘極絕緣膜340‧‧‧閘極電極350‧‧‧源極電極a1‧‧‧橫軸a2‧‧‧橫軸a3‧‧‧橫軸c‧‧‧縱軸SB‧‧‧半導體基板
圖1係表示作為本發明之實施形態1之碳化矽半導體裝置之立體圖。 圖2係表示作為本發明之實施形態1之碳化矽半導體裝置之電路圖。 圖3係表示作為本發明之實施形態1之碳化矽半導體裝置之俯視圖。 圖4係作為本發明之實施形態1之碳化矽半導體裝置之製造步驟中之立體圖。 圖5係繼圖4之碳化矽半導體裝置之製造步驟中之立體圖。 圖6係繼圖5之碳化矽半導體裝置之製造步驟中之立體圖。 圖7係繼圖6之碳化矽半導體裝置之製造步驟中之立體圖。 圖8係繼圖7之碳化矽半導體裝置之製造步驟中之立體圖。 圖9係繼圖8之碳化矽半導體裝置之製造步驟中之立體圖。 圖10係繼圖9之碳化矽半導體裝置之製造步驟中之立體圖。 圖11係表示作為本發明之實施形態1之變化例1之碳化矽半導體裝置的俯視圖。 圖12係表示作為本發明之實施形態1之變化例2之碳化矽半導體裝置的俯視圖。 圖13係表示作為本發明之實施形態1之變化例3之碳化矽半導體裝置的立體圖。 圖14係表示作為本發明之實施形態1之變化例4之碳化矽半導體裝置的立體圖。 圖15係表示作為本發明之實施形態1之變化例5之碳化矽半導體裝置的立體圖。 圖16係表示作為本發明之實施形態1之變化例6之碳化矽半導體裝置的立體圖。 圖17係表示作為本發明之實施形態2之碳化矽半導體裝置之立體圖。 圖18係表示作為本發明之實施形態2之碳化矽半導體裝置之俯視圖。 圖19係表示作為本發明之實施形態3之碳化矽半導體裝置之立體圖。 圖20係表示作為本發明之實施形態4之碳化矽半導體裝置之立體圖。 圖21係模式性地表示六方晶系之晶格模型之立體圖。 圖22係模式性地表示六方晶系之晶格模型之立體圖。 圖23係模式性地表示六方晶系之晶格模型之立體圖。 圖24係模式性地表示六方晶系之晶格模型之立體圖。 圖25係表示作為比較例之碳化矽半導體裝置之剖視圖。
1‧‧‧SiC基板
1A‧‧‧pMOS區域
1B‧‧‧nMOS區域
2‧‧‧背面電極
3‧‧‧磊晶層
4‧‧‧p型擴散層
5‧‧‧汲極區域
6‧‧‧源極區域
7‧‧‧p型接觸層
8‧‧‧槽
9‧‧‧閘極絕緣膜
10‧‧‧閘極電極
11‧‧‧汲極區域
12‧‧‧源極區域
13‧‧‧n型接觸層
14‧‧‧閘極電極
101‧‧‧nMOS
102‧‧‧pMOS
SB‧‧‧半導體基板

Claims (14)

  1. 一種碳化矽半導體裝置，其具有：半導體基板，其含有碳化矽，且具有六方晶系之結晶構造；及互補型場效電晶體，其係由分別形成於上述半導體基板之主面附近之n型場效電晶體及p型場效電晶體而構成；且上述n型場效電晶體具備形成於上述半導體基板之結晶面中之(11-20)面或(0-110)面之第1通道區域；上述p型場效電晶體具備形成於上述半導體基板之結晶面中之(000-1)面或(0001)面之第2通道區域。
  2. 如請求項1之碳化矽半導體裝置，其中上述n型場效電晶體具備形成於上述半導體基板之結晶面中之(11-20)面之上述第1通道區域。
  3. 如請求項1之碳化矽半導體裝置，其中上述n型場效電晶體於上述半導體基板之上述主面具有上述第1通道區域，上述p型場效電晶體於形成於上述半導體基板之上述主面之槽之側面具有上述第2通道區域。
  4. 如請求項1之碳化矽半導體裝置，其中上述n型場效電晶體係由第1閘極電極與第1源極區域及第1汲極區域構成，該第1閘極電極介隔第1閘極絕緣膜而形成於在上述半導體基板之上 述主面形成之槽內，第1源極區域及第1汲極區域形成於上述槽之側面且相互隔開；上述p型場效電晶體係由第2閘極電極與第2源極區域及第2汲極區域構成，該第2閘極電極介隔第2閘極絕緣膜而形成於上述半導體基板之上述主面上，第2源極區域及第2汲極區域形成於上述半導體基板之上述主面且相互隔開；且上述第1汲極區域與上述第2汲極區域相互電性連接，上述第1閘極電極與上述第2閘極電極相互電性連接。
  5. 如請求項4之碳化矽半導體裝置，其中與上述槽之底面相接之上述第1閘極絕緣膜之第1膜厚大於與上述槽之側面相接之上述第1閘極絕緣膜之第2膜厚。
  6. 如請求項4之碳化矽半導體裝置，其中上述槽之底面之p型雜質濃度高於上述槽之上述側面之p型雜質濃度。
  7. 如請求項4之碳化矽半導體裝置，其中上述槽於沿上述半導體基板之上述主面之第1方向上排列形成有2個，於2個上述槽之間，在沿上述半導體基板之上述主面之方向且與上述第1方向正交之第2方向上並列配置之上述第1源極區域及上述第1汲極區域之間的上述半導體基板之上述主面之p型雜質濃度高於上述槽之上述側 面之p型雜質濃度。
  8. 如請求項4之碳化矽半導體裝置，其中上述槽於沿上述半導體基板之上述主面之第1方向上排列形成有複數個；複數個上述槽形成於在上述半導體基板之上述主面形成的p型半導體層之上表面；且上述第1方向之最靠外側之上述槽內所形成之上述第1閘極電極與上述p型半導體層電性連接。
  9. 如請求項4之碳化矽半導體裝置，其進而具有形成於上述槽與上述第1閘極絕緣膜之間之氮化矽膜。
  10. 如請求項4之碳化矽半導體裝置，其中上述第1閘極電極之功函數低於上述第2閘極電極之功函數。
  11. 一種碳化矽半導體裝置之製造方法，其具有如下步驟：(a)準備含有碳化矽且具有六方晶系之結晶構造之半導體基板；(b)於上述半導體基板之主面，使第1源極區域與第1汲極區域相互隔開地排列於第1方向上而形成；(c)於上述半導體基板之第1區域之上述主面形成在1個側面露出上述第1源極區域及上述第1汲極區域之槽；(d)於上述半導體基板之第2區域之上述主面，使第2源極區域與第2 汲極區域相互隔開地形成；(e)於上述槽內介隔第1閘極絕緣膜形成第1閘極電極，於上述第2區域之上述半導體基板之上述主面上介隔第2閘極絕緣膜形成第2閘極電極；且上述第1閘極電極、上述第1源極區域及上述第1汲極區域構成n型場效電晶體；上述第2閘極電極、上述第2源極區域及上述第2汲極區域構成p型場效電晶體；上述半導體基板之上述主面為上述半導體基板之結晶面中之(000-1)面或(0001)面，上述槽之上述側面為上述半導體基板之結晶面中之(11-20)面或(0-110)面。
  12. 如請求項11之碳化矽半導體裝置之製造方法，其中上述(e)步驟包括如下步驟：(e1)形成覆蓋上述槽之上述側面且露出上述槽之底面之第1絕緣膜；(e2)於上述(e1)步驟後，形成覆蓋上述槽之上述底面且具有第1膜厚之第2絕緣膜；(e3)於上述(e2)步驟後，藉由去除上述第1絕緣膜而使上述槽之上述側面露出；(e4)於上述(e3)步驟後，藉由形成覆蓋上述槽之上述側面及上述半導體基板之上述主面且具有較上述第1膜厚小之第2膜厚之第2絕緣膜，而形成包含上述第1絕緣膜及覆蓋上述槽之上述側面之上述第2絕緣膜的上述第1閘極絕緣膜、以及包含覆蓋上述半導體基板之上述主面之上述第2絕緣膜的上述第2閘極絕緣膜； (e5)形成上述槽內之上述第1閘極電極、及上述第2閘極絕緣膜上之上述第2閘極電極。
  13. 如請求項11之碳化矽半導體裝置之製造方法，其進而具有如下步驟：(c1)於上述(c)步驟後且上述(e)步驟之前，藉由將p型雜質導入至上述槽之底面，而使上述槽之上述底面之p型雜質濃度高於上述槽之上述側面之p型雜質濃度。
  14. 如請求項11之碳化矽半導體裝置之製造方法，其中上述(e)步驟包括如下步驟：(e6)形成上述第1閘極絕緣膜及上述第2閘極絕緣膜；(e7)於上述(e6)步驟後，形成覆蓋上述半導體基板之上述主面且露出上述槽之表面之硬質遮罩；(e8)於上述(e7)步驟後，藉由對上述第1閘極絕緣膜與上述槽之表面之界面進行氮化處理，而於上述第1閘極絕緣膜與上述槽之表面之間形成氮化矽膜；(e9)於上述(e8)步驟後，去除上述硬質遮罩，繼而，形成上述槽內之上述第1閘極電極、及上述第2閘極絕緣膜上之上述第2閘極電極。
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