TWI669717B - 電子裝置、電子裝置的電源供應器切換方法與記憶體裝置 - Google Patents

電子裝置、電子裝置的電源供應器切換方法與記憶體裝置 Download PDF

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李政宏
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Chen-Lin Yang
廖宏仁
Hung-Jen Liao
琮永 張
Jonathan Tsung-Yung Chang
許育豪
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Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

一種電子裝置，包含：內部供電軌；用於將內部供電軌耦 接至第一電源供應器的多個第一主要標頭開關；用於將內部供電軌耦接至第二電源供應器的多個第二主要標頭開關；輔助電路，包含用於將內部供電軌耦接至第一電源供應器的第一輔助標頭開關及用於將內部供電軌耦接至第二電源供應器的第二輔助標頭開關；回饋電路，回饋電路追蹤第一主要標頭開關及第二主要標頭開關的狀態；以及控制電路，控制電路回應於開關控制信號及回饋電路的輸出而控制第一主要標頭開關、第二主要標頭開關以及第一輔助標頭開關及第二輔助標頭開關。

Description

電子裝置、電子裝置的電源供應器切換方法與 記憶體裝置
本發明的實施例是有關於一種電子裝置、電子裝置的電源供應器切換方法與記憶體裝置。
諸如電腦、伺服器及智慧型電話的現代電子裝置可具有內部系統，例如記憶體，其可自多個外部(面對面(vis a vis)內部系統)電壓且亦自內部電壓供應操作。若不仔細地控制用於外部電源供應器之間的切換的切換程序，則可能出現問題。舉例而言，若在一段時間內使電源供應器共同短路，尤其在多個切換循環之後，則標頭開關可受應力。隨後，此可導致可靠度問題及裝置故障。
本申請的一些實施例提供一種電子裝置，包括：內部供電軌；多個第一主要標頭開關，用於將所述內部供電軌耦接至第一電 源供應器，所述第一主要標頭開關定位成回應於開關控制信號連續地觸發；多個第二主要標頭開關，用於將所述內部供電軌耦接至第二電源供應器，所述第二主要標頭開關定位成回應於所述開關控制信號連續地觸發；輔助電路，包括用於將所述內部供電軌耦接至所述第一電源供應器的第一輔助標頭開關及用於將所述內部供電軌耦接至所述第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤所述第一主要標頭開關及所述第二主要標頭開關的狀態；以及控制電路，所述控制電路回應於所述開關控制信號及所述回饋電路的輸出控制所述第一主要標頭開關、第二主要標頭開關以及第一及第二輔助標頭開關。
此外，本申請的其他實施例提供一種電子裝置的電源供應器切換的方法，包括以下步驟：接收電源開關控制信號，所述電源開關控制信號表示對來自第一電源供應器及第二電源供應器的將連接至內部供電軌的電源供應器的選取；在偵測到所述開關控制信號的轉變後接通對應於取消選取電源供應器的輔助標頭開關；以及在接通所述輔助標頭開關之後，回應於所述開關控制信號及關於第一主要標頭開關及第二主要標頭開關的狀態的回饋來控制所述第一主要標頭開關及所述第二主要標頭開關。
另外，本申請的其他實施例提供一種記憶體裝置，包括：記憶體陣列，耦接至內部供電軌；主要電源開關，包括：多個第一主要標頭開關，用於將所述內部供電軌耦接至第一電源供應器，所述第一主要標頭開關沿所述記憶體陣列定位成回應於開關控制信號連續地觸發；以及多個第二主要標頭開關，用於將所述內部供電軌耦接至第二電源供應器，所述第二主要標頭開關沿所述記憶體 陣列定位成回應於所述開關控制信號連續地觸發；輔助電路，包括用於將所述內部供電軌耦接至所述第一電源供應器的第一輔助標頭開關及用於將所述內部供電軌耦接至所述第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤所述第一主要標頭開關及所述第二主要標頭開關的狀態；功率偵測器，用於偵測所述第一電源供應器高於參考電壓的時間；以及控制電路，所述控制電路控制所述第一主要標頭開關、第二主要標頭開關以及第一及第二輔助標頭開關，所述控制電路被設定為在所述第一電源供應器低於所述參考電壓時斷開所述第一主要標頭開關且接通所述第二主要標頭開關且被設定為在所述第一電源供應器高於所述參考電壓時根據所述開關控制信號及所述回饋電路的輸出控制所述第一主要標頭開關及所述第二主要標頭開關以及輔助開關。
10‧‧‧記憶體裝置
12‧‧‧I/O
14‧‧‧控制區域
16‧‧‧記憶體陣列
18‧‧‧字線驅動器
20‧‧‧電源開關部分
40‧‧‧電源開關控制電路
42‧‧‧輔助電源開關
44‧‧‧第一標頭開關
46‧‧‧第二標頭開關
47‧‧‧回饋控制邏輯
48‧‧‧內部供電軌
50‧‧‧主要電源開關
50a‧‧‧第一例項
50b‧‧‧第一例項
50c‧‧‧第一例項
52‧‧‧第一標頭開關
54‧‧‧反相器
56‧‧‧第二標頭開關
58‧‧‧反相器
60‧‧‧濾波器
60A‧‧‧濾波器
62‧‧‧轉變偵測器/控制件
62A‧‧‧虛線區塊/轉變偵測器
62B‧‧‧虛線區塊/轉變偵測器
64‧‧‧控制件
64A‧‧‧虛線區塊
64B‧‧‧虛線區塊
66‧‧‧電源開關
68‧‧‧主要標頭
68A‧‧‧虛線區塊
68B‧‧‧虛線區塊
70‧‧‧輔助標頭
70A‧‧‧實施例
71‧‧‧PMOS
72‧‧‧回饋控制件
72A‧‧‧電路
73‧‧‧PMOS
75‧‧‧NAND閘
77‧‧‧反相器
100‧‧‧電源開關控制電路
102‧‧‧反相器
104‧‧‧NAND閘
106‧‧‧位準偏移器
108a‧‧‧PMOS/第一VDDM_ext標頭開關
108n‧‧‧PMOS/最末VDDM_ext標頭開關
110‧‧‧VDD_VDDM供電軌
112a‧‧‧PMOS/第一VDD_ext標頭開關
112n‧‧‧PMOS/最末VDD_ext標頭開關
114‧‧‧NOR閘
116‧‧‧NAND閘
118‧‧‧NOR閘
120‧‧‧NAND閘
122‧‧‧區塊
124‧‧‧PMOS VDDM_ext標頭開關
126‧‧‧PMOS VDD_ext標頭開關
128‧‧‧NAND閘
130‧‧‧NOR閘
132‧‧‧AND閘
134‧‧‧反相器/鎖存器
136‧‧‧鎖存器
138‧‧‧NAND閘
140‧‧‧XNOR閘
142‧‧‧延遲反相器
144‧‧‧延遲反相器
146‧‧‧反相器
148‧‧‧NOR閘
150‧‧‧反相器
152‧‧‧反相器
154‧‧‧NOR閘
156‧‧‧NOR閘
158‧‧‧反相器
200‧‧‧功率偵測器
302‧‧‧NOR閘
304‧‧‧反相器
400‧‧‧步驟
402‧‧‧步驟/輔助VDDM_ext標頭開關
404‧‧‧步驟/輔助VDD_ext標頭開關
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
414‧‧‧步驟
500‧‧‧步驟/電源開關控制電路
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟/位準偏移器
508‧‧‧步驟/VDDM_ext標頭開關
508a‧‧‧標頭開關
508n‧‧‧標頭開關
510‧‧‧步驟
512‧‧‧步驟/VDD_ext標頭開關
512a‧‧‧標頭開關
512n‧‧‧標頭開關
514‧‧‧步驟
524‧‧‧VDDM_ext標頭開關
526‧‧‧VDD_ext標頭開關
536‧‧‧鎖存器
540‧‧‧XNOR
570‧‧‧NAND閘
572‧‧‧NAND閘
574‧‧‧反相器
576‧‧‧反相器
580‧‧‧反相器
602‧‧‧步驟/NAND閘
604‧‧‧步驟/反相器
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
702‧‧‧NAND閘
704‧‧‧反相器
802‧‧‧低通濾波器
802a‧‧‧上部部分
802b‧‧‧下部部分
804‧‧‧反相器
806‧‧‧反相器
808‧‧‧反相器
810‧‧‧NAND閘
812‧‧‧NOR閘
814‧‧‧PMOS開關
816‧‧‧NMOS開關
818‧‧‧鎖存器
820‧‧‧第一堆疊
824‧‧‧第二堆疊
828‧‧‧電晶體堆疊
830‧‧‧MOS電容器
832‧‧‧電晶體堆疊
834‧‧‧MOS電容器
836‧‧‧反相器
MO‧‧‧NMOS電晶體
M1‧‧‧NMOS電晶體
M2‧‧‧NMOS電晶體
M3‧‧‧NMOS電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
M10‧‧‧電晶體
M11‧‧‧電晶體
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
t15‧‧‧時間
t16‧‧‧時間
t17‧‧‧時間
t18‧‧‧時間
t19‧‧‧時間
t20‧‧‧時間
t21‧‧‧時間
t22‧‧‧時間
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的實施例的態樣。應注意，各個特徵不必按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1A繪示根據某些實施例的具有主要電源開關及輔助電源開關的記憶體裝置。
圖1B根據某些實施例繪示圖1A的記憶體裝置中的電源開關控制信號的路徑。
圖2是根據某些實施例的繪示電源開關控制架構的各種組件的方塊圖。
圖3根據某些實施例繪示非重疊電源供應器環境中的電源開 關控制方法。
圖4根據某些實施例繪示重疊電源供應器環境中的電源開關控制方法。
圖5根據某些實施例繪示在通電/斷電期間用於在電源供應器之間保護避免短路的電源開關控制方法。
圖6A至圖6D根據某些實施例繪示供用於非重疊電源供應器環境中的電源開關控制電路。
圖7根據某些實施例繪示用於圖6A至圖6D的電源開關控制電路的信號時序圖。
圖8A至圖8C根據某些實施例繪示供用於重疊電源供應器環境中的電源開關控制電路。
圖9根據某些實施例繪示用於圖8A至圖8C的電源開關控制電路的信號時序圖。
圖10繪示根據某些實施例的濾波器的實例。
以下揭露描述用於實施主題的不同特徵的各種示例性實施例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，應理解，當元件被稱作「連接至」或「耦接至」另一元件時，其可直接連接至或耦接至所述另一元件，或可存在一或多個插入元件。
在本文中所描述的某些實施例中，電源切換方案經實施以用於控制電源供應器之間的切換。在實施例中，切換的電源供應器不同且切換過程受控，使得電源供應器之間不存在短路。在實施 例中，電源供應器相同或實質上相同，且切換過程受控，使得在電源供應器之間的切換期間存在操作性電源(例如，用於記憶體存取)。在實施例中，至電源供應器的連接亦受控，使得在電子裝置的通電/斷電期間電源供應器之間不發生短路。
電子裝置可具有選取性地由兩個不同外部電源供應器供電的部分。記憶體裝置，諸如但不限於靜態隨機存取記憶體(static random access memory，SRAM)裝置是此類電子裝置的實例。記憶體裝置包含IO部分及利用內部供應VDD操作的控制部分。記憶體陣列選取性地自兩個外部電源供應器，具體而言VDD_ext(其對應於內部供應VDD)或VDDM_ext中的一者操作。因此，記憶體陣列的電源域(power domain)在本文中可被稱作「VDD_VDDM」。裝置包含字線驅動器部分，所述字線驅動器部分提供驅動信號且可被視為在內部電源域VDD及外部電源域VDD_VDDM兩者中操作。沿陣列的周邊提供電源開關以用於外部域VDD_ext與VDDM_ext之間的切換。
諸如上文所描述的電子裝置包含用於在外部電源供應器(VDD_ext或VDDM_ext)之間切換內部供電軌(supply rail)的電源開關部分。內部供電軌在本文中被稱作VDD_VDDM軌，其實際上連接至VDD_ext或VDDM_ext。在位準偏移器(level shifter)處接收開關控制信號(PSwitch)，所述位準偏移器將開關控制信號自低內部VDD域位準偏移至所需的較高域(VMAX)以驅動PMOS標頭開關。電壓VMAX由一對電路在與電壓VDD_ext及VDDM_ext中的較高者相關聯的軌處供應。舉例而言，第一電路可包含連接在VDD_ext及VDDM_ext與VMAX軌之間的一對 PMOS傳輸器，其中PMOS電晶體的閘極端子與VMAX軌相關聯。第二電路可包含連接在VDD_ext及VDDM_ext與VMAX軌之間的第二對PMOS傳輸器，其中PMOS電晶體的閘極端子分別交叉耦接至VDDM_ext及VDD_ext。VDD_VDDM軌經由PMOS標頭開關連接至第一外部電壓供應(VDD_ext)且經由另一PMOS標頭開關連接至第二外部電壓供應(VDDM_ext)。自位準偏移器至VDDM_ext PMOS標頭開關的路徑長於自位準偏移器至VDD_ext PMOS標頭開關的路徑且包含經由至少一個反相器的延遲。VDDM_ext與VDD_ext PMOS標頭開關之間的控制時序的差值可能導致外部電源供應器VDDM_ext與外部電源供應器VDD_ext之間經由VDD_VDDM軌的短路。此異常電流流經PMOS標頭開關且向PMOS標頭開關加應力，其在多個循環之後可導致可靠性問題。
具體而言，達至VDD_ext標頭(「較短路徑」)及達至VDDM_ext標頭(「較長路徑」)的電源開關控制信號之間的時序的延遲產生其中較短路徑控制信號及較長路徑控制信號兩者較低的短暫時間，意謂接通兩個標頭開關。因此，短路存在於兩個外部電源供應器VDD_ext與VDDM_ext之間，由此向兩個標頭開關加應力。
圖1A繪示根據某些實施例的記憶體裝置10。記憶體裝置10包含電源開關部分20。記憶體裝置10的電源開關部分20包含電源開關控制電路40，所述電源開關控制電路在某些實施例中包含於控制區域14中且在圖1A中未詳細繪示但將在下文詳細描述。電源開關部分20亦包含主要控制區域14中的輔助電源開關 42。此輔助電源開關42包含連接於內部供電軌48(標記為VDD_VDDM)與外部電源供應器VDDM_ext之間的第一標頭開關44。第一標頭開關44回應於控制信號GDME，所述控制信號將在下文詳細描述。輔助電源開關42亦包含連接於內部供電軌48與外部電源供應器VDD_ext之間的第二標頭開關46。第二標頭開關46回應於控制信號GDDE，所述控制信號將在下文詳細描述。然而，在實施例中，輔助電源開關42僅包含於主要控制區域14中，如下文所論述主要電源開關50分佈遍及記憶體陣列16、I/O 12以及字線驅動器18。此分佈導致來自從時序控制的角度來看主要電源開關50的例項之間的若干閘延遲差異。
如所提及，記憶體裝置10包含跨越全部記憶體巨集分佈的主要電源開關50。舉例而言，主要電源開關50的例項沿記憶體陣列的整個周邊得以包含，且包含例如第一例項50a，及中間例項50b以及最末例項50c，以及50a與50b之間的例項及50b與50c之間的例項。主要電源開關50在每次出現時包含連接於內部供電軌48(同樣標記為VDD_VDDM)與外部電源供應器VDDM_ext之間的第一標頭開關52。第一標頭開關42回應於控制信號GDM，所述控制信號由信號ON_GM提供至反相器54。信號ON_GM用於選取VDDM_ext且將在下文詳細描述。主要電源開關50亦包含連接於內部供電軌48與外部電源供應器VDD_ext之間的第二標頭開關56。第二標頭開關56回應於控制信號GDD，所述控制信號由信號ON_GD提供至反相器58。信號ON_GD用於選取VDD_ext且將在下文詳細描述。
記憶體裝置10亦包含在圖1A中未詳細繪示但將在下 文詳細描述的回饋控制邏輯47。在實施例中，回饋控制邏輯47位於經定位距電源開關控制電路40最遠端的位置處。「最遠端」意謂其接近於主要電源開關中的最後一者定位以接收由電源開關控制電路40提供的電源開關控制信號ON_GM及ON_GD。
圖1B繪示記憶體裝置10且繪示源自電源開關控制電路40的電源開關控制信號ON_GM及ON_GD。開關控制信號ON_GM及ON_GD提供至主要電源開關50的每一例項，其中最接近於開關控制電路40的例項(亦即圖1A中的例項50a)在主要電源開關的較遠端例項(亦即圖1A中的例項50b及例項50c)之前接收開關控制信號ON_GM及ON_GD。
圖2是根據某些實施例的繪示電源開關控制架構的各種組件的方塊圖。下文結合圖3至圖5描述使用圖2的組件的電源開關控制序列的實施例。如圖2中所示，電源開關控制架構回應於開關控制信號PSwitch。在實施例中，藉由任選的濾波器60濾波PSwitch控制信號以提供有效電源開關控制信號，如下文結合圖3更詳細地描述。有效開關控制信號經提供至偵測有效開關控制信號的邏輯位準的轉變的轉變偵測器62。當轉變偵測器偵測到時，控制邏輯64對這些開關產生回應。控制邏輯64控制電源開關，在實施例中包含主要標頭開關68及輔助標頭開關70，所述電源開關在下文更詳細地描述。另有回饋控制邏輯72且將回饋信號提供至控制邏輯以用於控制電源開關66。
圖3根據某些實施例繪示非重疊外部電源域情境中的電源開關控制序列。「非重疊」意謂VDD_ext高於VDDM_ext或VDDM_ext高於VDD_ext，且VDDM_ext及VDD_ext標頭開關因 往標頭開關的路徑的不同延遲而不同時觸發，諸如上文所描述。在步驟400處，將開關控制信號(PSwitch)提供至主要電源開關及輔助電源開關的控制電路。在實施例中，若PSwitch為邏輯1，則電源域VDD_ext被選定；且若PSwitch為邏輯0，則電源域VDDM_ext被選定。在實施例中，在步驟402處，開關控制信號PSwitch經濾波以提供有效電源開關控制信號。圖10中繪示可使用的濾波器的實施例。在晶片級中，存在可在PSwitch信號上引起故障的雜訊。濾波器可用於消除雜訊以提供有效電源開關控制信號。在步驟404處，轉變偵測器(「TD」)偵測PSwitch中是否存在轉變，即其邏輯狀態的變化。信號PTD表示已偵測到PSwitch轉變。在步驟406處，在偵測到PSwitch控制信號的邏輯狀態的轉變後，接通對應於當前接通的主要標頭(其現經取消選取)的輔助標頭(圖1A)。當PTD較高時接通輔助標頭的目的在於在斷開取消選取的主要標頭時維持內部功率位準。作為一實例，假定VDD_ext標頭當前接通且VDDM_ext標頭當前斷開。接著，取消選取VDD_ext，意謂選取VDDM_ext以供使用。在表示此改變的電源開關轉變偵測後，在步驟406處，VDD_ext輔助標頭接通以維持VDD_ext處的內部功率位準，同時斷開VDD_ext主要標頭開關。接通記憶體裝置的主要控制部分中的輔助標頭開關用於支援潛在漏電(leakage)。即，並不准許在電源切換期間操作，但存在來自例如SRAM巨集10中的裝置(PMOS/NMOS)的固有漏電。「接通的」標頭開關的數目應足夠大以在電源切換期間自裝置支援漏電，否則儲存於SRAM單元中的內容可能被破壞。在步驟408處，當控制信號達至主要電源開關的例項時相繼斷開取消選取的 主要標頭開關。在此實例中，VDD_ext主要標頭開關是斷開的。由於斷開所有取消選取的主要標頭開關會花費一些時間，取消選取的輔助標頭開關(其在步驟406處接通)保持接通而對應的主要標頭開關斷開。接通的對應取消選取輔助標頭開關將在所有取消選取的主要標頭開關斷開之後斷開。在步驟410處上文結合圖1A引入的自定時控制邏輯用於表示所有取消選取的主要標頭斷開的時間。在此實例中，取消選取的電源供應器是VDD_ext。因此，當所有VDD_ext主要標頭開關斷開(經由步驟408)時，設定自定時控制邏輯的旗標(例如，圖6A及圖6C(下文描述)中所示出的HD_OFFB邏輯高)，意謂現在可以(i)斷開對應的取消選取輔助標頭(步驟412)，所述對應的取消選取輔助標頭負責維持內部供應線上的功率位準及(ii)接著接通所選主要標頭(414)。以此方式，在某些實施例中，僅在已知所有取消選取的主要標頭開關(VDD_ext標頭開關)斷開之後接通所選主要標頭開關(實例中的VDDM_ext標頭開關)。此方法防止任何VDD_ext主要標頭開關及VDDM_ext主要標頭開關同時接通，且因此防止VDD_ext電源供應器與VDDM_ext電源供應器之間的意外短路。此方法防止標頭開關的不當加應力。
圖4根據某些實施例繪示無浮動(no floating)電源域情境中的電源開關控制序列。「無浮動」意謂VDD_ext與VDDM_ext相同或此兩個電源供應器足夠相同，使得當自一者切換至另一者時兩個電源供應器之間存在短路是可接受的。在某些實施例中，VDD_ext及VDDM_ext可能相同或實質上相同的原因在於裝置具有將內部供電軌在切換之後分離成多個軌道的能力。 在某些實施例中，使用方法使得足夠數目個標頭在電源供應器之間的切換期間接通以為記憶體巨集供應充足內部電力從而允許存取操作而不降低性能。出於說明的目的，假定VDD_ext主要標頭開關當前接通且VDDM_ext主要標頭開關當前斷開，且發出開關控制信號以不選取VDD_ext主要標頭開關而選取VDDM_ext主要標頭開關。步驟500至步驟506與上文所描述的步驟400至步驟406相同並結合圖3的方法。為了確定，在吾人的實例中，在步驟506處，接通VDD_ext輔助標頭開關。接通記憶體裝置的主要控制部分中的輔助標頭開關提供用於主要控制電路的消耗的所有電力，因為分佈式主要電力開關不能對主要控制電路提供足夠供應。此可為介面雙軌(Interface Dual Rail，IDR)組態中的情況，其中所有輸入控制信號連接至位準偏移器，所述位準偏移器自VDD域移位至VDDM域而非VMAX域。因此，在此情況下，幾乎所有巨集10處於VDDM電源域而非VMAX域中。圖3及圖4的方法在步驟508處產生差異。在步驟508處，接通所選主要標頭開關，意謂接通VDDM_ext主要標頭開關。此時，VDD_ext主要標頭開關及VDDM_ext主要標頭開關兩者均接通。在步驟510處，使用自定時控制邏輯偵測已接通足夠的主要標頭開關(此處，VDDM_ext標頭開關)，所述自定時控制邏輯指示其接著適於斷開在步驟506中接通的取消選取的輔助標頭開關。在實施例中，回饋點可能在最末主要電源開關處，諸如圖1A中繪示且在與圖3的方法一起使用時，其將是最保守方法。在其他實施例中，回饋點可能在主要電力開關的例項的中間處或在其周圍，例如在圖1A中的例項50b處或在例項50b與例項50c之間的任何點處，其將是更 積極的方法。在其他實施例中，時序延遲不必由傳播至主要電力開關的例項的控制信號觸發而是可由確保所要結果(內部供電軌上的充足操作電力以允許存取操作)的任何內部延遲或觸發點觸發。在步驟512處，在偵測到充足的所選主要標頭開關接通後，接著斷開取消選取的輔助標頭。最終，在步驟514處，斷開取消選取的主要標頭開關(例如VDD_ext主要標頭開關)。在實施例中，圖4的方法的主要益處在於記憶體巨集在電力軌切換期間仍可執行讀取及寫入操作，其在圖3的方法的非重疊情境中是不可能的。
圖5繪示在某些實施例中在電子裝置，諸如記憶體裝置的通電/斷電期間可採用的電源控制方法。在實施例中，方法用以在非重疊情境中的裝置通電/斷電期間防止電源短路。如上所解釋，在非重疊情境中，VDD_ext大於VDDM_ext，或反之亦然。此等外部電源供應器VDD_ext及VDDM_ext兩者將自地上升或放電至地且需要在此時間期間防止供應器之間的短路。
在步驟602處，電力開始上升/下降，例如VDD_ext的上升/下降。在步驟604處，方法監測VDD_ext大於參考電壓Vdetected的時間。在某些實施例中，Vdetected為2*Vt或約2*Vt，即，NMOS/PMOS電晶體的臨限電壓的兩倍。假定當VDD_ext大於此臨限電壓時外部電力軌就緒，因為在通常情況下VDDM_ext應在VDD_ext之前就緒。在實施例中，功率偵測器的電源供應器是VDDM(亦即來自VDDM_ext)，且VDD(亦即來自VDD_ext)是偵測到的電力軌。在偵測到VDD大於參考或臨限電壓Vdetected後，接著在步驟606處，主要電源開關受信號PSwitch控制。在實施例中，其以上文結合圖3所描述的方式受信號PSwitch控制。當 VDD_ext並不大於Vdetected時，在步驟608處，斷開VDD_ext主要標頭開關且接通VDDM_ext主要標頭開關。這樣做是因為VDDM_ext應首先就緒。此方法如下防止在通電及斷電兩者時VDD_ext供應器與VDDM_ext供應器之間的短路。在通電期間，最初VDD_ext及VDDM_ext兩者低於Vdetected，且VDDM_ext主要標頭開關接通且所有VDD_ext主要標頭開關斷開(按步驟608)，此意謂在其間不可能存在短路。接著，VDDM_ext大於Vdetected但所有VDD_ext標頭開關保持斷開且所有VDDM_ext開關保持接通。一旦VDD_ext大於Vdetected，則圖3的方法起作用(按步驟606)，以防止VDD_ext供應器與VDDM_ext供應器之間的短路。在斷電期間，VDD_ext及VDDM_ext兩者最初高於Vdetected。在此時間期間，圖3的方法控制且確保不存在短路，因為VDD_ext標頭開關及VDDM_ext標頭開關將不會同時接通。當VDD_ext最終下降低於Vdetected時，VDDM_ext標頭開關接通且VDD_ext標頭開關斷開(步驟608)。
在某些實施例中，圖3及圖5的電源開關控制序列實施於圖6A、圖6B、圖6C及圖6D的電路中。圖7繪示說明圖6A至圖6D的電路的操作的信號時序圖。在圖6A中，虛線區塊62A繪示對應於圖2的方塊圖中的轉變偵測器62的實施例的組件。虛線區塊64A繪示對應於圖2的方塊圖中的控制件64的實施例的組件。在實施例中，圖6B的任選功率偵測器可為控制件62的部分。虛線區塊68A繪示對應於圖2的方塊圖中的電源開關66的主要標頭68的實施例的組件。電源開關66的輔助標頭70的實施例70A繪示於圖6D中。
圖6A繪示電源開關控制電路100。虛線左方的裝置在內部VDD域中且用於自信號PSwitch及信號PWR_RDY產生信號PS。信號PWR_RDY及其反相PWR_RDYB由功率偵測器200(圖6B)提供，所述功率偵測器偵測VDD_ext超過參考電壓(例如，如上文結合圖5所解釋的2*Vt)的時間。在一個實施例中，功率偵測器200為電壓位準偵測器，例如包含半套施密特(Schmitt)觸發電路。在所說明的實施例中，PWR_RDY在VDD_ext高於Vdetected閾值時為邏輯高，且在VDD_ext低於Vdetected閾值時為邏輯低。在圖6A中，將PSwitch提供至反相器102。將反相器102的輸出(亦即反相PSwitch)以及信號PWR_RDY提供至NAND閘104。NAND閘104的輸出藉由位準偏移器106自VDD域位準偏移至Vmax域。電路100操作使得當PWR_RDY為邏輯低(0)(亦即每當VDD_ext低於2*Vt)時信號PS為邏輯高(1)，且當PWR_RDY為邏輯高時PS將在信號PSwitch之後。圖6A說明連接於VDDM_ext與VDD_VDDM供電軌110之間的第一主要VDDM_ext標頭開關，亦即PMOS 108a，及亦連接於VDDM_ext與VDD_VDDM供電軌110之間的最末VDDM_ext標頭開關，亦即PMOS 108n。如上文結合圖1A所解釋，多個其他主要VDDM_ext標頭開關分別以相同方式連接在第一VDDM_ext標頭開關108a與最末VDDM_ext標頭開關108n之間。第一主要VDDM_ext標頭開關，亦即PMOS 112a連接於VDDM_ext與VDD_VDDM供電軌110之間，且最末VDDM_ext標頭開關，亦即PMOS 112n連接於VDDM_ext與VDD_VDDM供電軌110之間。如上文結合圖1A所解釋，多個其他主要VDD_ext標頭開關以相同方式連接在第一 VDD_ext標頭開關112a與最末VDD_ext標頭開關112n之間。
信號GDM耦合至VDDM_ext主要標頭開關的PMOS 108a至108n的閘極端子。當然，信號GDM的最慢路徑是至VDDM_ext標頭開關108n的路徑。信號GDM提供自NOR閘114，所述NOR閘的輸入是ON_GM及PWR_RDYB。每當PWR_RDYB為邏輯高(亦即每當PWR_RDY為邏輯低)時，意謂每當VDD_ext低於Vdetector時，GDM為邏輯低。此組態實施圖5的步驟608，因為標頭開關108在GDM為邏輯低時接通，所述標頭開關將VDD_VDDM軌110連接至VDDM_ext。當PWR_RDYB為邏輯低時，GDM僅為ON_GDM的反相。
相反地，VDD_ext標頭開關112受信號GDD控制。信號GDD由NAND閘116的輸出提供，所述NAND閘具有如輸入ON_GD及PWR_RDY。當PWR_RDYB邏輯高時PWR_RDY邏輯低。當PWR_RDY邏輯低時，NAND 116的輸出邏輯高(亦即GDD)。此條件斷開VDD_ext標頭開關112。當PWR_RDY邏輯高時，GDD是ON_GO的反相。
如圖6A中所示，最末VDDM_ext標頭開關108n受自NOR閘118提供的GDM(最慢)控制，其接收如輸入ON_GM(最慢)及PWR_RDYB。最末VDD_ext標頭開關112n受提供自NAND閘120的GDD(最慢)控制，其接收如輸入ON_GD(最慢)及PWR_RDY。圖6C繪示回應於ON_GM(最慢)及ON_GD(最慢)的自定時或回饋電路72A。此電路72A對應於圖2的方塊圖中的回饋控制件72的實施例。自定時電路72A包含NOR閘302及反相器304且在其輸出信號HD_OFFB處提供。自定時電路操作使 得每當ON_GM(最慢)及ON_GD(最慢)中的至少一者為邏輯1時HD_OFFB為邏輯高(1)，意謂GDM(最慢)及GDD(最慢)中的一者為邏輯零。當ON_GM(最慢)及ON_GD(最慢)中的至少一者為邏輯高時，NOR閘302的輸出為邏輯低且反相器304的輸出為邏輯高。當ON_GM(最慢)及ON_GD(最慢)兩者為邏輯低時，意謂兩者GDM(最慢)及GDD(最慢)為邏輯高，且最末VDDM_ext及VDD_ext標頭開關108n、112n分別皆為斷開的，接著HD_OFFB為邏輯低(0)。
圖2的方塊圖中所繪示的輔助標頭電路70的實施例繪示於圖6D中。圖6D的輔助標頭電路70A包含以連接於VDDM_ext與VDD_VDDM軌110之間的PMOS 71的形式的輔助VDDM_ext標頭開關及以連接於VDD_ext與VDD_VDDM軌110之間的PMOS 73的形式的輔助VDD_ext標頭開關。PMOS 71在其閘極處受信號GDME控制。信號GDME提供自NAND閘75，所述NAND閘具有如其輸入信號PTD及反相PS(亦即藉由反相器77的PS的反相)。PMOS 73在其閘極處受信號GDDE控制。信號GDDE提供自NAND閘77，所述NAND閘具有如其輸入PTD及PS。在操作中，信號GDME為邏輯低，意謂VDDM_ext輔助標頭接通且將VDDM_ext連接至VDD_VDDM軌110，每當PTD且反相PS兩者同時為邏輯高。即，VDDM_ext輔助標頭開關71在於信號PS中偵測到轉變(其由PTD為邏輯高表示)且PS為邏輯低時接通，此意謂取消選取VDDM_ext。相反地，信號GDDE為邏輯低，意謂VDD_ext輔助標頭接通且將VDD_ext連接至VDD_VDDM軌110，每當PTD為邏輯高並且PS為邏輯高兩者。即，VDD_ext輔助標 頭開關40在於信號PS中偵測到轉變(亦即PTD高)且PS為邏輯高時接通，此意謂取消選取VDD_ext。
圖6A的區塊122標記為「在主要控制件中」且位於圖1A的控制部分14中。區塊122用於將非覆疊時間段最小化至一個閘延遲。區塊122包含連接於VDDM_ext與VDD_VDDM軌110之間的PMOS VDDM_ext標頭開關124及連接於VDD_ext與VDD_VDDM軌110之間的PMOS VDD_ext標頭開關126。開關124受信號GDMI控制，所述信號由NOR閘130提供。NOR閘130接收如輸入PWR_RDYB及AND閘132的輸出。AND閘132接收如輸入信號GDDE及開關控制信號PS的延遲版本。開關126受信號GDDI控制，所述信號由NAND閘128提供。NAND閘128接收如輸入信號PWR_RDY、GDME以及開關控制信號PS的延遲版本。標頭開關124及126與其對應主要標頭開關108a、112a相比於若干閘延遲之前被觸發。
電源開關控制電路100包含用於產生轉變偵測信號PTD的邏輯，所述邏輯表示PSwitch(或PS)的邏輯位準中已存在轉變。此邏輯包含反相器134、鎖存器136(其在某些實施例中為R-S鎖存器)、NAND閘138且不包括NOR(XNOR)閘140，所述反相器提供信號PTD，所述鎖存器包含一對交叉耦接的NOR閘，所述NAND閘將第一輸入饋入至鎖存器136。XNOR 140具有如輸入開關控制信號PS及由延遲反相器142提供的PS的延遲及反相版本。NAND閘138具有如來自自定時電路300的輸入HD_OFFB及電源就緒信號PWR_RDY。反相器142用於產生信號PS的延遲、反相版本以使XNOR 140的輸出較高以設定鎖存器 136。
如所說明，除PWR_RDY信號的位準偏移功能及任選用途以外，轉變偵測器62A的核心功能由XNOR閘140實施，其在信號PS及PS的延遲版本(來自延遲元件142)上操作。XNOR閘140操作以提供輸出信號，所述輸出信號每當信號PS轉變(自邏輯低至邏輯高或自邏輯高至邏輯低)時針對延遲時間段(由延遲元件142設定)為邏輯高。否則XNOR閘140的輸出為邏輯低。因此，每當電源開關控制信號轉變時轉變偵測器62A提供輸出脈衝。
如上文所描述，VDDM_ext標頭開關108回應於信號ON_GM，且VDD_ext標頭開關112回應於信號ON_GD。電源開關控制電路100包含用於回應於開關控制信號PS及轉變偵測信號PTD產生此等信號的邏輯。具體而言，開關控制信號PS的延遲版本(PSD)經由延遲反相器142及延遲反相器144提供。反相器142的延遲應足夠長以確保恰當地設定鎖存器134的狀態，且反相器144的延遲應長於自反相器142的輸出至節點PTD的傳播延遲。信號PSD使用反相器146反相且提供至NOR閘，所述NOR閘亦具有輸入轉變偵測信號PTD。將NOR閘148的輸出提供至反相器150、152以提供信號ON_GM。關於信號ON_GD，信號PTD及PSD提供為至NOR閘154的輸入。NOR閘154的輸出通過反相器156及158以提供信號ON_GD。
如自圖8的時序圖可見，信號PS最初較高(邏輯1)，此意謂標頭VDDM_ext是當前所選的且並未選取VDD_ext。在時間t1處，PS轉變較低，其表示取消選取VDDM_ext且選取VDD_ext。此轉變被偵測到且使得轉變偵測信號PTD在時間t2處 變高。此轉變使信號GDME在時間t3處變低，此轉變接通輔助VDDM_ext標頭開關402。此轉變亦使得信號GDMI在時間t4處變得邏輯高，此轉變斷開開關124，且亦使ON_GM在時間t5處變低。信號ON_GM低使VDDM_ext標頭開關108a至108n依序斷開。當VDDM_ext標頭開關108n中的最慢或最末者斷開時，自定時電路300在時間t6處使HD_OFFB較低。HD_OFFB低的轉變使轉變偵測信號PTD在時間t7處變低。當PTD變低時，信號GDME在時間t8處變高。PTD低及GDME高的組合使GDDI在時間t9處變低。PTD的轉變亦使ON_GD在時間t10處變高。在ON_GD高的情況下，信號GDD低，其使VDD_ext標頭開關112開始自第一VDD_ext標頭開關112a至最末(最慢)VDD_ext標頭開關112n依序接通。應注意，如上文結合圖3所描述，時序控制電路100操作以延遲接通所選VDD_ext標頭開關112直到VDDM_ext標頭開關108中的最末者斷開。在ON_GD高的情況下，HD_OFFB轉變在時間t11處返回較高。
仍參考圖7，在某一延遲期間之後的時間t12處，開關控制信號PS變高，此意謂選取VDDM_ext且取消選取VDD_ext。此轉變經偵測到且使得轉變偵測信號PTD在時間t13處在一段時間內變高。此轉變使信號GDDE在時間t14處變低，此轉變接通輔助VDD_ext標頭開關404。此轉變亦使得信號GDDI在時間t15處變得邏輯高，其斷開開關126，且亦使ON_GD在時間t16處變低。信號ON_GD低使VDD_ext標頭開關112a至1128n依序斷開。當VDD_ext標頭開關112n中的最慢或最末者斷開時，自定時電路300在時間t17處使HD_OFFB較低。HD_OFFB低的轉變使 轉變偵測信號PTD在時間t18處變低。當PTD變低時，信號GDDE在時間t19處變高。PTD低及GDDE高的組合使GDMI在時間t20處變低。PTD的轉變亦使ON_GM在時間t21處變高。在ON_GM高的情況下，信號GDM低，其使VDDM_ext標頭開關108開始自第一VDDM_ext標頭開關108a至最末(最慢)VDDM_ext標頭開關108n依序接通。應注意，如上文結合圖3所描述，時序控制電路100操作以延遲接通所選VDDM_ext標頭開關108直到VDD_ext標頭開關112中的最末者斷開。在ON_GM高的情況下，HD_OFFB轉變在時間t22處返回較高。
在本文中所描述的某些實施例中，例如結合圖3及圖6A至圖6D，電源開關控制方案將轉變偵測器用於檢驗電源開關控制信號是否雙態觸變(toggling)來防止VDD_ext與VDDM_ext之間的電源短路。在雙態觸變期間斷開主要電源開關。接通輔助標頭以防止內部供電軌上的浮動。自延時技術用於確保不出現電源短路。並且功率偵測器在通電/斷電期間防止電源短路。在實施例中，濾波器用於濾除電源開關控制信號中的信號故障。
在某些實施例中，圖4的電源開關控制序列實施於圖8A、圖8B以及圖8C的電路中。圖9繪示說明圖8A至圖9D的電路的操作的信號時序圖。如上文所描述，圖4的方法用於無浮動電源域情境中，其中VDD_ext與VDDM_ext相同或兩個電源供應器足夠相同，使得當自一者切換至另一者時兩個電源供應器之間存在短路是可接受的。圖4及圖3的方法之間的一個差異在於在接通輔助標頭之後，接通所選主要標頭開關(圖4的步驟508)，接著在自自定時電路回饋(來自圖4的步驟510)之後斷開取消選 取的主要標頭開關(圖4的步驟514)，而在圖3的方法中，斷開取消選取的主要標頭開關(圖3的步驟408)，接著在自自定時電路回饋(圖3的步驟410)之後接通所選的主要標頭開關(圖3的步驟414)。
圖8A繪示電源開關控制電路500。虛線左方的裝置在內部VDD域中且用於自信號PSwitch及信號PWR_RDYB產生信號PS。在實施例中，信號PWR_RDY及其反相PWR_RDYB由上文結合圖6B所描述的功率偵測器200提供，所述功率偵測器偵測VDD_ext超過參考電壓(例如，如上文結合圖5所解釋的2*Vt)的時間。在圖8A中，虛線區塊62B繪示對應於圖2的方塊圖中的轉變偵測器62的實施例的組件。轉變偵測器62B以上文所論述的方式操作並結合轉變偵測器62A。虛線區塊64B繪示對應於圖2的方塊圖中的控制件64的實施例的組件。在實施例中，圖6B的任選功率偵測器可為控制件62的部分。虛線區塊68B繪示對應於圖2的方塊圖中的電源開關66的主要標頭68的實施例的組件。連同圖6B的任選功率偵測器或除了所述任選功率偵測器之外，圖8A的剩餘組件可被視為圖2的方塊圖中的控制件64的實施例。
在許多態樣中，電源開關控制電路500與上文所描述的電源開關控制電路100相同，並且相似參考編號用於指代相似組件。舉例而言，圖8A中的VDDM_ext標頭開關標記為508a至508n，而此等VDDM_ext標頭開關在圖6A中標記為108a至108n。同樣地，圖8A中的VDD_ext標頭開關標記為512a至512n，而此等VDD_ext標頭開關在圖6A中標記為112a至112n。圖8A將僅在下文關於圖6A及圖8A的操作之間的相關差異，亦即關於圖3 及圖4的方法之間的差異而描述。
圖8A的電源開關控制電路500與圖6A的電源開關控制電路100之間的一個明顯差異在於圖8A的電路500使用NAND閘570而非NOR閘148且使用NAND閘572而非NOR閘154。NAND閘570具有作為輸入的PSD的反相版本及PTD(亦即PTDB)的反相版本。NAND 572具有輸入PSD及PTDB。此改變確保所選標頭開關(所有或其某一部分)在斷開取消選取的標頭開關之前接通。此外，NAND 570及NAND 572的輸出分別將信號ON_GMI及ON_GDI提供至反相器574及576，其分別將控制信號GDMI及GDDI提供至VDDM_ext標頭開關524及VDD_ext標頭開關526。標頭開關524、526是輔助標頭開關，在所說明的實施例中，其包含於巨集的主要控制區域(圖1A中的CNT)中。參考信號PTDB的產生，如同鎖存器136一樣，鎖存器536的NOR閘中的第一者具有一輸出耦合至XNOR 540的輸入。與鎖存器136不同，鎖存器536的NOR閘中的第二者具有作為輸入的信號指定OVERLAP及信號PWR_RDYB。信號PWR_RDYB已於上文結合圖6B描述。使用圖8B的電路600產生信號OVERLAP。電路600包含耦接至反相器604的NAND閘602。NAND閘具有ON_GMI及ON_GDI的輸入。此實施例在觸發信號OVERLAP之前使用約4個閘延遲的延遲(例如，經由NAND 602、反相器604、鎖存器536以及反相器580)，所述延遲應足夠接通約一半的所選標頭開關。在某些實施例中，可使用圖8C的電路700產生信號OVERLAP，其為圖5的方法中用於定時的最保守方法。電路700包含NAND閘702及反相器704。在此實施例中，信號ON_GM及ON_GD用 於關於所選標頭開關中的最末接通者定時信號OVERLAP。圖8B及圖8C的電路600、700分別繪示圖2的方塊圖中的回饋控制件72的實施例。
下文結合圖9的時序圖描述圖8A的電路的操作。如自圖10的時序圖可見，信號PS最初為高(邏輯1)，此意謂標頭VDDM_ext是當前所選的且並未選取VDD_ext。在時間t1處，PS轉變至低，其表示取消選取VDDM_ext且選取VDD_ext。此轉變經偵測到且使得轉變偵測信號PTDB在時間t2處變低。此轉變在時間t3處使信號ON_GD變高，其使GDD變低。在GDD為低的情況下，所選VDD_ext標頭開關512開始接通，以標頭開關512a開始且以標頭開關512n結束。信號ON_GM保持較高，意謂信號GDM較低且取消選取的VDDM_ext標頭開關508保持接通。當ON_GM變低時，VDDM_ext標頭開關508及VDD_ext標頭開關512兩者在時間t3至時間t6的時間段內接通。然而，在此情境下不存在此等電源供應器之間的短路的問題，因為VDD_ext及VDDM_ext相同或實質上相同。在時間t4處，在某一延遲之後信號OVERLAP變高。有充足時間以確保在外部電源供應器切換期間不存在電力浮動。即，有充足時間以允許足夠數目個所選電源供應器標頭開關接通，從而確保如上文所描述的內部供應線上的操作電源。此在時間t5處促使PTDB變高。在PTDB為高的情況下，信號ON_GM在時間t6處變低，其斷開取消選取的VDDM_ext標頭開關508。當ON_GM(假定圖8C的實施例)或ON_GMI(假定圖8B的實施例)變低時，信號OVERLAP在時間t7處變低。
仍參考圖9，在某一延遲之後的時間t8處，開關控制信 號PS變高，此意謂選取VDDM_ext且取消選取VDD_ext。此轉變經偵測到且在時間t9處使得轉變偵測信號PTDB變低。此轉變在時間t10處使信號ON_GM變高，其使GDM變低。在GDM為低的情況下，所選VDDM_ext標頭開關508開始接通，以標頭開關508a開始且以標頭開關508n結束。信號ON_GD保持為高，意謂信號GDD為低且取消選取的VDD_ext標頭開關512保持接通。當ON_GD變低時，VDDM_ext標頭開關508及VDD_ext標頭開關512兩者在時間t10至時間t13的時間段內接通。又，在此情境下不存在此等電源供應器之間的短路的問題。在時間t11處，在某一延遲之後信號OVERLAP變高。此在時間t12處促使PTDB變高。在PTDB為高的情況下，信號ON_GD在時間t13處變低，其斷開取消選取的VDD_ext標頭開關512。當ON_GD(假定圖8C的實施例)或ON_GDI(假定圖8B的實施例)變低時，信號OVERLAP在時間t14處變低。
圖10繪示圖2的方塊圖中的任選濾波器60的實施例60A。此濾波器60A可用於執行上文所描述的圖3的濾波操作402或圖4的濾波操作502，以便將信號「PSwitch」濾波成彼等圖中的信號「有效PS」。關於圖6A及圖8A的電路，濾波器60A可連接至輸入(亦即，連接至圖6A中的反相器102或圖8A的位準偏移器506的輸入)，使得基於信號PSwitch而輸入信號有效PS(在彼等實施例中，而非信號Pswitch)。濾波器60A包含低通濾波器802，具體而言，是一個RC低通濾波器。基本上，濾波器包含在信號的上升邊緣及下降邊緣上操作的級聯NMOS電晶體及MOS電容器。如果脈衝寬度足夠寬，那麼有效信號將藉由濾波器傳播至 輸出。在實施例中，低通濾波器具有經由反相器804耦合至輸入信號PSwitch的上部部分802a及經由反相器806及反相器808耦合至輸入信號PSwitch的下部部分802b。上部部分802a的輸出與反相器804的輸出(亦即反相信號PSwitch)一起耦合至NAND閘810的輸入。NAND閘810的輸出控制PMOS開關814。下部部分802b的輸出經由反相器836與反相器806的輸出(亦即反相信號PSwitch)一起耦合至NOR閘812的輸入。NOR閘812的輸出控制NMOS開關816。電晶體開關814、電晶體開關816的汲極端子耦接至輸出節點，其中信號有效PS經由鎖存器818提供。
低通濾波器802的上部部分802a包含電晶體的第一堆疊820及電晶體的第二堆疊824，所述第一堆疊具有耦接至反相器804的輸出的閘極，所述第二堆疊具有耦接至第一堆疊820的輸出的閘極。應理解，堆疊820及堆疊824以反相器組態配置，其中觸發點受電晶體的大小及堆疊中的PMOS電晶體與NMOS電晶體的比率控制。在所說明的實施例中，NMOS電晶體MO、NMOS電晶體M1、NMOS電晶體M2及NMOS電晶體M3的長度大於堆疊中的其他電晶體。電晶體M10及M11配置為耦接至所繪示節點的MOS電容器。低通濾波器的下部部分802b以與上部部分802a類似的方式配置且包含電晶體堆疊828及電晶體堆疊832以及MOS電容器830及834。電晶體M4、電晶體M5、電晶體M6以及電晶體M7的長度大於堆疊中的其他電晶體。
本文中描述提供有效控制以確保供用於不同應用中的電源開關的品質及可靠性的電源開關控制方案的各種實施例。在某些實施例中，轉變偵測器防止在電力軌改變期間出現電源短路。 在某些實施例中，在重疊時期准許電源短路以確保供應充分電力以用於在電源切換期間進行操作(諸如記憶體存取操作)。在實施例中，輔助標頭用於在非重疊情境的電力切換期間支援潛在漏電。在實施例中，輔助標頭在無浮動情境的電源切換期間為主要控制件提供電源供應器。在某些實施例中，功率偵測器用於在裝置的通電/斷電期間防止電源供應器之間的短接。在某些實施例中，濾波器用於濾除開關控制信號中的非預期故障以實現對有效的開關控制信號轉變的識別。
在一實施例中，電子裝置包含：內部供電軌；多個第一主要標頭開關，用於將內部供電軌耦接至第一電源供應器，所述第一主要標頭開關定位成回應於開關控制信號連續地觸發；多個第二主要標頭開關，用於將所述內部供電軌耦接至第二電源供應器，所述第二主要標頭開關定位成回應於開關控制信號連續地觸發；輔助電路，包括用於將內部供電軌耦接至第一電源供應器的第一輔助標頭開關及用於將內部供電軌耦接至第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤第一主要標頭開關及第二主要標頭開關的狀態；以及控制電路，所述控制電路回應於開關控制信號及回饋電路的輸出控制第一主要標頭開關、第二主要標頭開關以及第一輔助標頭開關及第二輔助標頭開關。在電子裝置的實施例中，控制電路被設定為在偵測到開關控制信號的轉變後接通對應於取消選取的電源供應器的第一輔助標頭開關及第二輔助標頭開關中的一者。在一實施例中，第一電源供應器及第二電源供應器具有不同值，且在偵測到開關控制信號的轉變後，控制電路被設定為延遲至對應於取消選取電源供應器的所有主要標頭開 關斷開後才接通對應於所選電源供應器的主要標頭開關。在一實施例中，回饋電路被設定為表示對應於取消選取電源供應器的所有主要標頭開關斷開的時間，且控制電路進一步被設定為回應於回饋電路斷開輔助標頭開關中的所述一者。在一實施例中，第一電源供應器及第二電源供應器具有實質上相同的值，以及在偵測到開關控制信號的轉變後，控制電路被設定為延遲至對應於所選電源供應器的所選數目的所述主要標頭開關接通後才斷開對應於取消選取電源供應器的主要標頭開關。在一實施例中，回饋電路被設定為表示對應於所選電源供應器的主要標頭開關中的最後一者接通的時間。在一實施例中，回饋電路被設定為表示對應於所選電源供應器的主要標頭開關的第一者與最後一者之間的中間一者接通的時間。在一實施例中，控制電路進一步被設定為回應於回饋電路斷開輔助標頭開關中的一者及斷開對應於取消選取電源供應器的主要標頭開關。在一實施例中，電子裝置進一步包含耦接至內部供電軌的記憶體陣列，其中對應於取消選取電源供應器的主要標頭開關的延遲斷開經選取使得內部供電軌上具有充足電力以允許在電源切換期間對記憶體陣列進行存取操作。在一實施例中，電子裝置進一步包含耦接至內部供電軌的記憶體陣列。在一實施例中，控制電路耦接至不同於內部供電軌的第二電力軌，第二電力軌與第一電源供應器及第二電源供應器中的較高者相關聯。在一實施例中，電子裝置進一步包含位準偏移器，所述位準偏移器將開關控制信號自內部電源域移位至控制電路的電源域。在一實施例中，電子裝置進一步包含濾波器，所述濾波器用於對開關控制信號進行濾波以濾除所述開關控制信號上的故障，由此防止非預期電源切換。 在一實施例中，電子裝置進一步包含功率偵測器，所述功率偵測器用於偵測第一電源供應器高於參考電壓的時間，其中控制電路被設定為在第一電源供應器低於參考電壓時斷開第一主要標頭開關且接通第二主要標頭開關，且其中控制電路被設定為在第一電源供應器高於參考電壓時根據開關控制信號控制第一主要標頭開關及第二主要標頭開關。在一實施例中，控制電路控制第一主要標頭開關及第二主要標頭開關以在第一電源供應器與第二電源供應器之間的切換期間防止所述第一電源供應器與所述第二電源供應器之間經由所述內部供電軌的短路。
在一實施例中，電子裝置的電源供應器切換的方法包含以下步驟：接收電源開關控制信號，所述電源開關控制信號表示對來自第一電源供應器及第二電源供應器的將連接至內部供電軌的電源供應器的選取；在偵測到開關控制信號的轉變後接通對應於取消選取電源供應器的輔助標頭開關；及在接通輔助標頭開關之後，回應於開關控制信號及關於第一主要標頭開關及第二主要標頭開關的狀態的回饋來控制第一主要標頭開關及第二主要標頭開關。在一實施例中，第一電源供應器及第二電源供應器具有不同值，且其中控制步驟包含在偵測到開關控制信號的轉變後，(i)斷開對應於取消選取電源供應器的主要標頭開關及(ii)在斷開對應於所述取消選取電源供應器的所有主要標頭開關之後接通對應於所選電源供應器的主要標頭開關。在一實施例中，第一電源供應器及第二電源供應器具有實質上相同的值，且其中控制步驟包含在偵測到開關控制信號的轉變後，(i)接通對應於所選電源供應器的主要標頭開關及(ii)延遲至對應於所選電源供應器的所選數目的 所述主要標頭開關接通後才斷開對應於取消選取電源供應器的主要標頭開關。在一實施例中，所述延遲(i)直至對應於所選電源供應器的主要標頭開關中的最後一者接通為止或(ii)直至對應於所選電源供應器的主要標頭開關中的第一者與最後一者之間的中間一者接通為止。
在記憶體裝置的實施例中，記憶體裝置包含：記憶體陣列，耦接到內部供電軌；主要電源開關，包含(i)用於將內部供電軌耦接至第一電源供應器的多個第一主要標頭開關，所述第一主要標頭開關沿記憶體陣列定位成回應於開關控制信號連續地觸發，及(ii)用於將內部供電軌耦接至第二電源供應器的多個第二主要標頭開關，所述第二主要標頭開關沿記憶體陣列定位成回應於開關控制信號連續地觸發；輔助電路，包括用於將內部供電軌耦接至第一電源供應器的第一輔助標頭開關及用於將內部供電軌耦接至第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤第一主要標頭開關及第二主要標頭開關的狀態；功率偵測器，用於偵測第一電源供應器高於參考電壓的時間；以及控制電路，所述控制電路控制第一主要標頭開關、第二主要標頭開關以及第一輔助標頭開關及第二輔助標頭開關，所述控制電路被設定為在第一電源供應器低於參考電壓時斷開第一主要標頭開關且接通第二主要標頭開關，且被設定為在第一電源供應器高於參考電壓時根據開關控制信號及回饋電路的輸出控制第一主要標頭開關及第二主要標頭開關以及輔助開關。在一實施例中，控制電路耦接至不同於內部供電軌的第二電力軌，所述第二電力軌與第一電源供應器及第二電源供應器中的較高者相關聯；且記憶體裝置進一步 包含位準偏移器，所述位準偏移器將開關控制信號自內部電源域移位至控制電路的電源域。在一實施例中，控制電路控制第一主要標頭開關及第二主要標頭開關以在第一電源供應器與第二電源供應器之間的切換期間防止所述第一電源供應器與所述第二電源供應器之間經由所述內部供電軌的短路。在一實施例中，第一電源供應器及第二電源供應器實質上相同，且控制電路控制第一主要標頭開關及第二主要標頭開關，使得內部供電軌上具有充足電力以允許在所述第一電源供應器與所述第二電源供應器之間的切換期間對記憶體陣列進行存取操作。
前文概述若干實施例的特徵，使得一般熟習此項技術者可較佳地理解本揭露的態樣。熟習此項技術者應理解，其可易於使用本發明的實施例作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且熟習此項技術者可在不脫離本揭露內容的精神及範疇的情況下在本文中進行改變、替代及更改。

Claims (10)

  1. 一種電子裝置，包括：內部供電軌；多個第一主要標頭開關，用於將所述內部供電軌耦接至第一電源供應器，所述第一主要標頭開關定位成回應於開關控制信號連續地觸發；多個第二主要標頭開關，用於將所述內部供電軌耦接至第二電源供應器，所述第二主要標頭開關定位成回應於所述開關控制信號連續地觸發；輔助電路，包括用於將所述內部供電軌耦接至所述第一電源供應器的第一輔助標頭開關及用於將所述內部供電軌耦接至所述第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤所述第一主要標頭開關及所述第二主要標頭開關的狀態；以及控制電路，所述控制電路回應於所述開關控制信號及所述回饋電路的輸出控制所述第一主要標頭開關、第二主要標頭開關以及第一及第二輔助標頭開關。
  2. 如申請專利範圍第1項所述的電子裝置，其中所述控制電路被設定為在偵測到所述開關控制信號的轉變後接通對應於取消選取電源供應器的所述第一輔助標頭開關及所述第二輔助標頭開關中的一者。
  3. 如申請專利範圍第1項所述的電子裝置，更包括耦接至所述內部供電軌的記憶體陣列。
  4. 如申請專利範圍第1項所述的電子裝置，更包括濾波器，所述濾波器用於對所述開關控制信號進行濾波以濾除所述開關控制信號上的故障，由此防止非預期電源切換。
  5. 如申請專利範圍第1項所述的電子裝置，更包括用於偵測所述第一電源供應器高於參考電壓的時間的功率偵測器，其中所述控制電路被設定為在所述第一電源供應器低於所述參考電壓時斷開所述第一主要標頭開關及接通所述第二主要標頭開關，以及其中所述控制電路被設定為在所述第一電源供應器高於所述參考電壓時根據所述開關控制信號控制所述第一主要標頭開關及所述第二主要標頭開關。
  6. 如申請專利範圍第1項所述的電子裝置，其中所述控制電路控制所述第一主要標頭開關及所述第二主要標頭開關以在所述第一電源供應器與所述第二電源供應器之間的切換期間防止所述第一電源供應器與所述第二電源供應器之間經由所述內部供電軌的短路。
  7. 一種電子裝置的電源供應器切換的方法，包括以下步驟：接收電源開關控制信號，所述電源開關控制信號表示對來自第一電源供應器及第二電源供應器的將連接至內部供電軌的電源供應器的選取；在偵測到所述開關控制信號的轉變後接通對應於取消選取電源供應器的輔助標頭開關；以及在接通所述輔助標頭開關之後，回應於所述開關控制信號及關於第一主要標頭開關及第二主要標頭開關的狀態的回饋來控制所述第一主要標頭開關及所述第二主要標頭開關。
  8. 如申請專利範圍第7項所述的電子裝置的電源供應器切換的方法，其中所述第一電源供應器及所述第二電源供應器具有不同值，其中所述控制步驟包括在偵測到所述開關控制信號的所述轉變後，(i)斷開對應於所述取消選取電源供應器的所述主要標頭開關及(ii)在對應於所述取消選取電源供應器的所有所述主要標頭開關斷開之後接通對應於所選電源供應器的所述主要標頭開關。
  9. 如申請專利範圍第7項所述的電子裝置的電源供應器切換的方法，其中所述第一電源供應器及所述第二電源供應器具有實質上相同的值，且其中所述控制步驟包括在偵測到所述開關控制信號的所述轉變後，(i)接通對應於所選電源供應器的所述主要標頭開關及(ii)延遲至對應於所述所選電源供應器的所選數目的所述主要標頭開關接通後才斷開對應於所述取消選取電源供應器的所述主要標頭開關。
  10. 一種記憶體裝置，包括：記憶體陣列，耦接至內部供電軌；主要電源開關，包括：多個第一主要標頭開關，用於將所述內部供電軌耦接至第一電源供應器，所述第一主要標頭開關沿所述記憶體陣列定位成回應於開關控制信號連續地觸發；以及多個第二主要標頭開關，用於將所述內部供電軌耦接至第二電源供應器，所述第二主要標頭開關沿所述記憶體陣列定位成回應於所述開關控制信號連續地觸發；輔助電路，包括用於將所述內部供電軌耦接至所述第一電源供應器的第一輔助標頭開關及用於將所述內部供電軌耦接至所述第二電源供應器的第二輔助標頭開關；回饋電路，所述回饋電路追蹤所述第一主要標頭開關及所述第二主要標頭開關的狀態；功率偵測器，用於偵測所述第一電源供應器高於參考電壓的時間；以及控制電路，所述控制電路控制所述第一主要標頭開關、第二主要標頭開關以及第一及第二輔助標頭開關，所述控制電路被設定為在所述第一電源供應器低於所述參考電壓時斷開所述第一主要標頭開關且接通所述第二主要標頭開關且被設定為在所述第一電源供應器高於所述參考電壓時根據所述開關控制信號及所述回饋電路的輸出控制所述第一主要標頭開關及所述第二主要標頭開關以及輔助開關。
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