TWI669588B - 用於芯片低功耗數位電路的線性電壓管理器 - Google Patents
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Abstract
本發明涉及一種用於芯片低功耗數位電路的線性電壓管理器，包括：跟隨閾值電壓變化的基準電壓、由放大器構成的緩衝器、補償電容；基準電壓做為緩衝器的輸入端，緩衝器輸出電壓和基準電壓一致，具有電流驅動能力，補償電容用來減少電流負載變化時輸出電壓的波動範圍。基準電壓包括兩個工作在亞閾值區的MOS柵源電壓，參考電壓Vref滿足關係式：Vref β(|VGS1|+VGS2)；參考電壓Vref經過由放大器組成的輸出緩衝器後，給數位電路提供電壓。採用MOS的閾值電壓相關的基準，當工藝條件和環境溫度發生變化時，基準電壓也跟隨發生變化，從而線性穩壓器的輸出可以反應這種條件的變化，降低數位電路的工作電源電壓，功耗也隨之大幅度降低。
Description
本發明涉及電壓管理技術領域，更具體地說，涉及一種用於芯片低功耗數位電路的線性電壓管理器。
在現在的晶片設計中，通常需要多個電壓域，數位電路、類比電路及外部介面電路的電壓都不同，給這些電路提供電源的一種有效方式是線性電壓管理器，目前通用的線性電壓管理器如專利電流沉負載電路及低壓差線性電壓管理器(CN106200741A)圖1所示，由帶隙基準源、誤差放大器、功率管、採樣電路組成。此類電壓管理器的一個重要特點是保持輸出電壓在各種條件下的穩定性。基準電壓採用的帶隙基準源，保證參考電壓在各種條件下的變化很小，從而線性穩壓器的電壓保持穩定。在實際應用中，如高溫條件下，MOS管的閾值電壓降低，實際電路需要的工作電源可以降低。但由於穩壓器的輸出恒定，導致晶片的漏電流加大。
數位電路的功耗由三部分組成：電路開關的動態功耗、短路電流、靜態漏電流，減少這三種電流的一種有效方式是降低電源電壓。傳統的線性穩壓器電路為了保證晶片在各種工藝條件下都能工作，設定電壓以最壞情況下需要的最低工作電壓為門限，這樣導致數位電路的電源電壓偏高，功耗增加。
因此，現有技術亟待有很大的進步。
本發明要解決的技術問題在於，針對現有技術的上述的缺陷，提供一種用於芯片低功耗數位電路的線性電壓管理器，包括：跟隨閾值電壓變化的基準電壓、由放大器構成的緩衝器、補償電容，所述基準電壓做為所述緩衝器的輸入端，所述緩衝器輸出電壓和基準電壓一致，具有電流驅動能力，所述補償電容用來減少電流負載變化時輸出電壓的波動範圍，所述基準電壓包括兩個工作在亞閾值區的MOS柵源電壓，參考電壓Vref滿足關係式：
Vref β(|VGS1|+VGS2)；所述參考電壓Vref經過由放大器組成的輸出緩衝器後，給數位電路提供電壓。
實施本發明的用於芯片低功耗數位電路的線性電壓管理器，具有以下有益效果：採用MOS的閾值電壓相關的基準，當工藝條件和環境溫度發生變化時，基準電壓也跟隨發生變化，從而線性穩壓器的輸出可以反應這種條件的變化，降低數位電路的工作電源電壓，功耗也隨之大幅度降低。
10‧‧‧基準電壓
20‧‧‧緩衝器
CL‧‧‧補償電容
M1、M2‧‧‧亞閾值區
圖1是傳統的線性電壓管理器的電路原理圖；圖2本發明用於芯片低功耗數位電路的線性電壓管理器的線性穩壓器電路原理圖；圖3是採用傳統線性電壓管理器的數位電路在125C下的漏電流；圖4是採用本發明的電壓管理器的數位電路在125C下的漏電流。
茲為便於更進一步對本發明之構造、使用及其特徵有更深一層明確、詳實的認識與瞭解，爰舉出較佳實施例，配合圖式詳細說明如下：
請參閱圖1，為傳統的線性電壓管理器的電路原理圖。以40nmCMOS工藝為例，按照傳統的線性電壓管理器設計，核心器件的標準電壓為1.1V。
請參閱圖2，為本發明用於芯片低功耗數位電路的線性電壓管理器的第一實施例的模組示意圖。如圖2所示，在本發明第一實施例提供的用於芯片低功耗數位電路的線性電壓管理器中，至少包括，跟隨閾值電壓變化的基準電壓10、由放大器構成的緩衝器20、補償電容CL。基準電壓10由兩個工作在亞閾值區M1、M2的MOS柵源電壓VGS構成。參考電壓Vref滿足下面的關係式為：Vref β(|VGS1|+VGS2)，其中VGS1為第一工作在亞閾值區M1的MOS柵源電壓，並設為PMOS柵源電壓，VGS2為第二工作在亞閾值區M2的MOS柵源電壓，並設為NMOS柵源電壓。參考電壓Vref經過由放大器組成的輸出緩衝器20後，給數位電路提供電壓，因此，線性電壓管理器的輸出電壓Vout同樣跟隨閾值電壓的變化。
以40nmCMOS工藝為例，核心器件的標準電壓為1.1V。為了盡可能地降低數位電路的功耗，採用低於標準電壓的電源電壓。當工藝角處於SS且溫度為-40℃時，本發明的輸出電壓Vout最大1.05V。
當工藝角和溫度發生變化時，如FF(fast fast快速)、125℃時，傳統的線性電壓管理器設計依然為1.1V；本發明由於跟蹤了閾值電壓的變化，其輸出電壓為0.62V，相比傳統結構明顯降低採用1000個倒相器進行了對比模擬。
圖3是採用傳統線性電壓管理器的數位電路在125C下的漏電流。圖4是採用本發明的電壓管理器的數位電路在125C下的漏電流。從圖中可以看出，本發明的電路漏電流僅為傳統結構的1/3，採用本發明的電壓管理器，可以明顯降低數位電路的漏電流。
對於數位電路的動態功耗來說，其大小正比於電源電壓的平方。傳統線性電壓管理器輸出的是恒定的電壓，其大小必須滿足最壞情況下的電壓，動態功耗相對穩定。本發明的電壓管理器的電壓輸出是動態變化的，除了在最壞情況下和傳統結構一致外，其他條件下的動態功耗都相對較小。
本發明實現的是採用MOS的閾值電壓相關的基準，當工藝條件和環境溫度發生變化時，基準電壓也跟隨發生變化，從而線性穩壓器的輸出可以反應這種條件的變化，降低數位電路的工作電源電壓，功耗也隨之大幅度降低。
為了降低MOS管的漏電流，需要電源電壓隨工作環境的變化動態調整，因此採用了隨閾值電壓變化的基準。由於基準跟隨了閾值電壓的變化，就可以保證數位電路正常工作的情況下，盡可能地降低電源電壓，從降低MOS管的漏電流。
本發明透過以上實施例的設計，可以做到採用MOS的閾值電壓相關的基準，當工藝條件和環境溫度發生變化時，基準電壓也跟隨發生變化，從而線性穩壓器的輸出可以反應這種條件的變化，降低數位電路的工作電源電壓，功耗也隨之大幅度降低。
本發明是根據特定實施例進行描述的，但本領域的技術人員應明白在不脫離本發明範圍時，可進行各種變化和等同替換。此外，為適應本發明技術的特定場合，可對本發明進行諸多修改而不脫離其保護範圍。因此，本發明並不限於在此公開的特定實施例，而包括所有落入到權利要求保護範圍的實施例。
Claims (1)
- 一種用於芯片低功耗數位電路的線性電壓管理器，包含：跟隨閾值電壓變化的基準電壓、由放大器構成的緩衝器、補償電容，所述基準電壓做為所述緩衝器的輸入端，並能再依據工藝條件和環境溫度的變化而改變電壓大小，所述緩衝器輸出電壓和基準電壓一致，具有電流驅動能力，所述補償電容用來減少電流負載變化時輸出電壓的波動範圍，所述基準電壓包括兩個工作在亞閾值區的MOS柵源電壓，而其中一個工作在亞閾值區的MOS柵源電壓設為PMOS柵源電壓，則另一個工作在亞閾值區的MOS柵源電壓設為NMOS柵源電壓，參考電壓Vref滿足關係式：Vref β(|VGS1|+VGS2)；所述參考電壓Vref經過由放大器組成的輸出緩衝器後，給數位電路提供電壓。
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