TWI654525B - 用於可撓性熔絲傳輸之裝置與方法 - Google Patents

用於可撓性熔絲傳輸之裝置與方法

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TWI654525B TW106128867A TW106128867A TWI654525B TW I654525 B TWI654525 B TW I654525B TW 106128867 A TW106128867 A TW 106128867A TW 106128867 A TW106128867 A TW 106128867A TW I654525 B TWI654525 B TW I654525B
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Abstract

本發明描述用於將熔絲資料自熔絲陣列傳輸至鎖存器之裝置與方法。一種實例性裝置包含：複數個熔絲陣列，該複數個熔絲陣列中之各熔絲陣列經組態以儲存輸入資料；一熔絲電路，其接收該輸入資料並將該輸入資料提供於一匯流排上；及複數個冗餘鎖存器電路，其等耦合至該匯流排，該複數個冗餘鎖存器電路包含複數個指標及將資料載入於該匯流排上之與該複數個對應指標相關聯之複數個鎖存器。該熔絲電路可藉由回應於該輸入資料而控制一指標在該複數個對應指標之中之一位置來控制該輸入資料之載入。

Description

用於可撓性熔絲傳輸之裝置與方法
高資料可靠性、高速記憶體存取、低電力消耗及經減小晶片大小係自半導體記憶體要求之特徵。達成高資料可靠性之一種方式係藉由引入包含複數個熔絲集合之熔絲陣列及對應於該複數個熔絲集合之複數個冗餘解碼器來為一記憶體陣列中之胞之有缺陷列/行提供記憶體胞之取代列/行。各熔絲集合可儲存一有缺陷胞之一位址(有缺陷位址)。各冗餘位址解碼器接收列/行位址信號，且比較經接收列/行位址信號與儲存於熔絲中之有缺陷位址。若經接收列/行位址信號與儲存於任一熔絲中之一有缺陷位址對應，則停用對經接收列/行位址之存取，且可代替地對冗餘列/行位址進行存取。可藉由諸如一製造程序中之一前端(FE)測試及一封裝程序中之一封裝後修復(PPR)/後端(BE)測試之複數個測試而獲得並載入有缺陷位址。 各冗餘解碼器可包含啟用其熔絲載入之一指標(例如，一正反器電路)。複數個冗餘解碼器之正反器電路經串聯(諸如依菊鏈方式)耦合。指標在菊鏈中之一位置在每時脈循環移位，且可在每時脈循環傳輸各熔絲集合之位址。在此菊鏈組態中，基於熔絲陣列之一資料結構及一指標結構修復在熔絲載入期間指標與對應熔絲陣列之間之關係。
根據本發明之一實施例之一實例性裝置可包含：一匯流排；複數個鎖存器，其可耦合至該匯流排且可擷取該匯流排上之資料；及一控制電路，其可在該複數個鎖存器之一第一鎖存器啟動時提供有效資料給該匯流排，且可進一步在該複數個鎖存器之一第二鎖存器啟動時提供無效資料給該匯流排。 根據本發明之一實施例之另一實例性裝置可包含：複數個熔絲陣列，其中該複數個熔絲陣列中之各熔絲陣列可儲存輸入資料；一熔絲電路，其可接收該輸入資料且可進一步將該輸入資料提供於一匯流排上；及複數個冗餘鎖存器電路，其等可耦合至該匯流排且可包含複數個指標及與該複數個對應指標相關聯且可將資料載入於該匯流排上之複數個鎖存器。該熔絲電路可藉由回應於該輸入資料而控制一指標在該複數個對應指標之中之一位置來控制該輸入資料之載入。 根據本發明之一實施例傳輸熔絲資料之一實例性方法可包含：接收儲存於一熔絲陣列中之輸入資料；回應於該輸入資料而控制一指標之一位置；將該輸入資料提供於一匯流排上；及將該匯流排上之該輸入資料載入至耦合至該匯流排之複數個鎖存器之中之與該指標相關聯之一鎖存器中。
下文將參考附隨圖式詳細解釋本發明之各項實施例。以下詳細描述參考藉由圖解展示具體態樣及本發明可實踐於其中之實施例之附隨圖式。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例，且可在不脫離本發明之範疇之情況下做出結構、邏輯及電氣改變。本文揭示之各項實施例不一定互相排斥，因為揭示之一些實施例可與揭示之一或多個其他實施例組合以形成新實施例。 圖1係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路1之一方塊圖。舉例而言，冗餘資料載入/傳輸電路1可包含一熔絲區塊2及一冗餘鎖存器區塊3。熔絲區塊2可包含一熔絲陣列電路4及一熔絲電路5。熔絲陣列電路4可包含熔絲陣列[1:n] 6a至6g。熔絲陣列6a至6g中之各者可包含複數個熔絲，且可進一步儲存一符記及複數個Token_Control_bits。各熔絲可係任一種類熔絲。舉例而言，各熔絲可係一雷射熔絲、一反熔絲等等。符記可包含一有缺陷位址(DA) (其包含一有缺陷胞之一列位址及/或一行位址)及指示有缺陷位址(DA)係有效還是無效之一啟用位元(EB)。複數個Token_Control_bits可指示待略過以啟用或停用自熔絲陣列6a至6g中之各者中之複數個熔絲載入熔絲資料之數個指標。熔絲區塊2可用作包含熔絲電路5之一控制電路。熔絲電路5可安置於熔絲陣列電路4與冗餘鎖存器區塊3之間。熔絲電路5可接收一參考時脈信號Fuse_Load_Clk作為一參考時脈信號。熔絲電路5可進一步接收一Fuse_Data_Out信號及複數個Token_Control_bits。Fuse_Data_Out信號可包含有缺陷位址(DA)及啟用位元(EB)。熔絲電路5可處理複數個Token_Control_bits，且可進一步藉由控制一作用中指標之一位置來控制有缺陷位址(DA)之載入。舉例而言，控制指標之位置可包含使待略過之數個指標移位或移位至下一指標以用於載入有缺陷位址(DA)而無需略過。熔絲電路5可回應於參考時脈信號Fuse_Load_Clk及複數個Token_Control_bits將一參考時脈信號Fuse_Load_Clk_sub提供至熔絲陣列電路4。熔絲電路5可藉由回應於參考時脈信號Fuse_Load_Clk_sub而接收熔絲資料輸出信號並提供有缺陷位址(DA)及啟用位元(EB)來使符記移位以載入有缺陷位址(DA)，而無需略過。熔絲電路5可回應於參考時脈信號Fuse_Load_Clk將一參考時脈信號Fuse_Load_Clk1提供至冗餘鎖存器區塊3。熔絲電路5可進一步將一Fuse Data Bus 8之包含有效資料(諸如有缺陷位址(DA))或無效資料(例如，指示「0」或設定至一邏輯低位準之所有位元)之熔絲資料信號提供至冗餘鎖存器區塊3。應注意，因為無效資料伴有表示無效狀態(諸如邏輯低位準)之至少啟用位元(EB)集合，故其剩餘位元可採用邏輯低位準或一邏輯高位準。此外，在其中無效狀態係由邏輯高位準表示之情況中，無效資料之全部位元可採用邏輯高位準。 冗餘鎖存器區塊3可包含針對複數個各自庫(例如，Bank0至Bank7)串聯耦合之複數個冗餘鎖存器(RL)電路7。耦合至熔絲資料匯流排8之複數個冗餘鎖存器(RL)電路7可回應於參考時脈信號Fuse_Load_Clk1鎖存Fuse_Data_Bus信號之邏輯狀態。可在Bankn與Bank(n+1)之間傳輸一庫指標信號PtrBk＜n＞ (n係一整數)。舉例而言，冗餘鎖存器(RL)電路Bank0 7可將一庫指標信號PtrBk＜0＞提供至冗餘鎖存器(RL)電路Bank1 7。庫指標信號PtrBk＜n＞可表示複數個冗餘鎖存器(RL)電路7中之一鎖存器之一指標，RL電路7可經啟動以鎖存Fuse_Data_Bus信號之一邏輯狀態。在冗餘資料載入/傳輸電路1之一初始化期間，可提供一重設信號Fuse_Pointer_Rst以重設熔絲電路5及複數個冗餘鎖存器(RL)電路7。 圖2A係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之一熔絲陣列20之資料結構之一示意圖。舉例而言，在圖1中，熔絲陣列20可用作熔絲陣列6a至6g。熔絲陣列20可包含複數個熔絲。熔絲陣列20可儲存Token_Control_Bits[1:0]，然而複數個Token_Control_Bits中之位元之數目可不限於2。熔絲陣列20可進一步儲存熔絲資料，其包含各庫之一有缺陷位址(DA)及一啟用位元(EB)。圖2B係根據本發明之一實施例之熔絲陣列20之資料組合之一表。Token_Control_Bits[1:0]可係表示待略過以啟用或停用自各熔絲陣列20中之複數個熔絲載入熔絲資料之指標之數目之一二進制數目。舉例而言，當Token_Control_Bits[1:0]係「00」時，待略過以用於載入之冗餘鎖存器(RL)電路7之數目可係0，且啟用載入(例如，一啟用狀態)。類似地，當Token_Control_Bits[1:0]分別係「01」、「10」或「11」時，待略過以用於載入之冗餘鎖存器(RL)電路7之數目可係1、2或3，且停用至由當前指標定址之一鎖存器之載入(例如，一停用狀態)。 圖3係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之一冗餘鎖存器(RL)電路30之一電路圖。舉例而言，圖3中之冗餘鎖存器(RL)電路30可用作圖1中之冗餘鎖存器(RL)電路7。在圖3中，「x」係識別Bankx之一正整數(x≥0)。冗餘鎖存器(RL)電路Bankx 30可包含複數個正反器電路31a至31d及複數個鎖存器(LT) 32a至32d。在圖3中，複數個正反器電路(FF) 31a至31d之數目及複數個鎖存器32a至32d之數目係4，然而，複數個鎖存器32a至32d之數目及複數個正反器電路(FF) 31a至31d之數目不限於4。舉例而言，複數個正反器電路(FF) 31之一實際數目及複數個鎖存器(LT) 32之一實際數目可係幾百。複數個鎖存器32a至32d可擷取待載入之資料，且複數個正反器電路(FF) 31a至31d可用作分別與用於載入資料之鎖存器32a至32d相關聯之指標。 複數個正反器電路(FF) 31a至31d中之各者可在一時脈輸入處接收來自熔絲區塊2之一參考時脈信號Fuse_Load_Clk1。舉例而言，若x係0，則冗餘鎖存器(RL)電路Bank0 30可包含正反器電路(FF) 31a，FF 31a可在一重設輸入處接收一電力供應器電壓Vss (例如，處於一接地位準)及在一設定輸入處接收一Fuse_Pointer_Rst信號。至於各剩餘冗餘鎖存器(RL)電路Bank (x不係0)，冗餘鎖存器(RL)電路Bankx 30可包含正反器電路(FF) 31a，FF 31a可在一設定輸入處接收一庫指標PtrBk＜x-1＞及在一重設輸入處接收一Fuse_Pointer_Rst信號。正反器電路(FF) 31b至31d可分別在一設定輸入處接收正反器電路(FF) 31a至31c之輸出信號及在一重設輸入處接收Fuse_Pointer_Rst信號。正反器電路(FF) 31d可將一庫指標PtrBk＜x＞作為一輸出信號提供至一冗餘鎖存器(RL)電路Bankx+1 30 (圖中未展示)。 複數個邏輯閘33a至33d (例如，一AND電路)可接收複數個正反器(FF) 31a至31d之各自輸出信號及參考時脈信號Fuse_Load_Clk1。複數個邏輯閘33a至33d可回應於複數個正反器(FF) 31a至31d之對應輸出信號分別提供輸出信號Pointerx＜0＞至Pointerx＜3＞，且進一步提供至參考時脈信號Fuse_Load_Clk1之各預定邊緣(例如，一上升邊緣或一下降邊緣)。 串聯耦合之複數個鎖存器32a至32d可接收熔絲資料，該熔絲資料包含耦合至熔絲區塊2之Fuse Data Bus 8上之各庫之一有缺陷位址(DA)及一啟用位元(EB)。複數個鎖存器32a至32d可回應於各自輸出信號Pointerx＜0＞至Pointerx＜3＞進一步擷取熔絲資料。儘管圖中未展示，然複數個鎖存器32a至32d中之各者提供至複數個冗餘列及/或冗餘行中之一相關聯者以選擇各記憶體庫中之冗餘記憶體胞。儘管圖中未展示，然各記憶體庫進一步包含複數個正常列及行以選擇複數個正常記憶體胞。此處，複數個正常列及行可包含一或多個有缺陷列及/或行，可以複數個冗餘列及/或行之中之一或多個對應冗餘列及/或行分別取代一或多個有缺陷列及/或行。因此，複數個鎖存器32a至32d中之各者經組態以識別複數個冗餘列及/或行之一對應著，其將用於複數個正常列或行之一有缺陷者。 圖4A係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之一熔絲電路40之一簡化邏輯電路圖。舉例而言，熔絲電路40可用作圖1中之熔絲電路5。熔絲電路40可包含包括一計數器42之一閘控制電路41。計數器42可自圖1中之熔絲陣列電路4接收Token_Control_Bits，且將待略過之鎖存器之數目設定為如圖2B中展示之一計數。若計數不係「0」，則計數器42可使計數在參考時脈信號Fuse_Load_Clk之各預定邊緣(例如，一上升邊緣或一下降邊緣)處遞減直至計數達到「0」。當回應於Token_Control_Bits設定至計數器42之計數係「0」時，計數保持恆定(例如，「0」)。 閘控制電路41可回應於計數器42之計數提供一符記控制信號Token_Ctrl。舉例而言，可在計數器42之計數係「0」時，撤銷啟動符記控制信號Token_Ctrl (例如，設定至一邏輯低位準「0」)。可在計數器42之計數不係「0」時，啟動符記控制信號Token_Ctrl (例如，設定至一邏輯高位準「1」)。熔絲電路40可包含耦合至閘控制電路41之一反相器44及一AND電路45。反相器44可自閘控制電路41接收符記控制信號Token_Ctrl，且可進一步提供一經反相符記控制信號。當計數器42之計數值係「0」時，AND電路45可接收經反相符記控制信號及參考時脈信號Fuse_Load_Clk，且可進一步將一參考時脈信號Fuse_Load_Clk_sub提供至熔絲陣列電路4。因此，可回應於參考時脈信號Fuse_Load_Clk_sub自熔絲陣列電路4提供熔絲資料輸出信號。熔絲電路40可包含一延遲電路46，延遲電路46可提供一參考時脈信號Fuse_Load_Clk1，延遲電路46具有關於參考時脈信號Fuse_Load_Clk之一個時脈循環延遲。 熔絲電路40可進一步包含一多工器MUX 46。多工器MUX 46可自熔絲陣列電路4接收電力供應器電壓Vss (即，邏輯低位準「0」)及熔絲資料輸出信號。多工器MUX 46可回應於作用中符記控制信號Token_Ctrl (例如，邏輯高位準「1」)或非作用中符記控制信號Token_Ctrl (例如，邏輯低位準「0」)提供電力供應器電壓Vss或熔絲資料輸出信號。一重設信號Fuse_Pointer_Rst可用於初始化熔絲電路40，其包含重設計數器42以及重設冗餘鎖存器區塊3中之RL 7。舉例而言，可在自正接收參考時脈信號Fuse_Load_Clk之熔絲陣列電路4接收熔絲資料輸出信號之前產生重設信號Fuse_Pointer_Rst作為一單擊脈衝信號。 圖4B係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之熔絲陣列電路4之一資料結構之一示意圖。圖4C係對應於圖4B之冗餘資料載入/傳輸電路1中之熔絲資料匯流排上之熔絲資料之一資料序列之一示意圖。因此，熔絲資料匯流排上之熔絲資料可按資料序列之次序經鎖存至如圖3中展示之RL電路庫0至7 30之複數個鎖存器32中。圖4D係對應於圖4B之冗餘資料載入/傳輸電路1中之信號之一時序圖。 一旦在T01自熔絲陣列電路4接收到符記控制位元「01」，則一計數「01」經設定至計數器42，閘控制電路41可提供作用中符記控制信號Token_Ctrl。回應於自T01至T12之作用符記控制信號Token_Ctrl，多工器MUX 43可將一全部「0」信號提供於熔絲資料匯流排8上，無關於提供一第一有缺陷位址DA1之Fuse_Data_Out信號。可回應於自T01至T12之非作用中參考時脈信號Fuse_Load_Clk_sub而提供第一有缺陷位址DA1作為來自熔絲陣列電路4之熔絲陣列[1] 6a之Fuse_Data_Out信號直至T23，非作用中參考時脈信號Fuse_Load_Clk係回應於自T01至T12之作用中符記控制信號Token_Ctrl。 在T12，計數器42使計數遞減至「00」。回應於T12之計數「00」，閘控制電路41可提供非作用中符記控制信號Token_Ctrl。回應於自T12至T23之非作用中符記控制信號Token_Ctrl，多工器MUX 43可將熔絲陣列[1] 6a之第一有缺陷位址DA1提供於熔絲資料匯流排8上。可回應於自T12至T23之作用中參考時脈信號Fuse_Load_Clk_sub而第一有缺陷位址DA1提供作為來自熔絲陣列電路4之熔絲陣列[1] 6a之Fuse_Data_Out信號直至T23，作用中參考時脈信號Fuse_Load_Clk_sub回應於自T12至T23之非作用中符記控制信號Token_Ctrl。回應於在T23來自熔絲陣列[2] 6b及在T34來自熔絲陣列[3] 6c之表示「00」之符記控制位元，將計數「00」設定至計數器42。回應於T23及T34之計數「00」，閘控制電路41可提供非作用中符記控制信號Token_Ctrl。熔絲陣列電路4可回應於作用中參考時脈信號Fuse_Load_Clk_sub在T23提供熔絲陣列[2] 6b之一有缺陷位址DA2且在T34提供熔絲陣列[3] 6c之一有缺陷位址DA3作為Fuse_Data_Out信號，作用中參考時脈信號Fuse_Load_Clk_sub係回應於自T23至T45之非作用中符記控制信號Token_Ctrl。多工器MUX 43可回應於自T23至T45之非作用中符記控制信號Token_Ctrl將Fuse_Data_Out信號提供於熔絲資料匯流排8上。 一旦在T45自熔絲陣列[4] 6d接收到符記控制位元「11」，則計數「11」經設定至計數器42，且閘控制電路41可在三個時脈循環內提供作用中符記控制信號Token_Ctrl直至T78。回應於自T45至T78之作用中符記控制信號Token_Ctrl，多工器MUX 43可將一全「0」信號提供於熔絲資料匯流排8上直至T78，無關於自熔絲陣列[4] 6d提供一有缺陷位址DA4之Fuse_Data_Out信號，同時在T56、T67及T78計數器42使計數遞減。熔絲陣列電路4可回應於自T45至T78之非作用中參考時脈信號Fuse_Load_Clk_sub而提供來自熔絲陣列[4] 6d之有缺陷位址DA4作為Fuse_Data_Out信號直至T89，非作用中參考時脈信號Fuse_Load_Clk_sub係回應於自T45至T78之作用中符記控制信號Token_Ctrl。在T78，計數器42使計數遞減至「00」。回應於T78之計數「00」，閘控制電路41可提供非作用中符記控制信號Token_Ctrl。回應於自T78至T89之非作用中符記控制信號Token_Ctrl，多工器MUX 43可將有缺陷位址DA4提供於熔絲資料匯流排8上。 一旦在T89自熔絲陣列[5] 6e接收到符記控制位元「10」，則計數「10」經設定至計數器42，且閘控制電路41可在兩個時脈循環內提供作用中符記控制信號Token_Ctrl直至T1011。回應於自T89至T1011之作用中符記控制信號Token_Ctrl，多工器MUX 43可將一全「0」信號提供於熔絲資料匯流排8上直至T1011，無關於自熔絲陣列[5] 6e提供一有缺陷位址DA5之Fuse_Data_Out信號，同時在T910及T1011計數器42使計數遞減。熔絲陣列電路4可回應於自T89至T1011之非作用中參考時脈信號Fuse_Load_Clk_sub而提供來自熔絲陣列[5] 6e之有缺陷位址DA5作為Fuse_Data_Out信號，非作用中參考時脈信號Fuse_Load_Clk_sub係回應於自T89至T1011之作用中符記控制信號Token_Ctrl。在T1011，計數器42使計數遞減至「00」。回應於T1011之計數「00」，閘控制電路41可提供非作用中符記控制信號Token_Ctrl。回應於自T1011之非作用中符記控制信號Token_Ctrl，多工器MUX 43可將有缺陷位址DA5提供於熔絲資料匯流排8上。各自無效資料(全「0」)及有效資料(有缺陷位址DA1至DA5，有缺陷位址中之各者伴有啟用位元(EB))回應於各自T1至T11之參考時脈信號Fuse_Load_Clk1之各上升邊緣按圖4C中之資料序列之次序經鎖存至RL電路Bank0至7 30之複數個鎖存器32中。因此，複數個鎖存器32之一些鎖存器可經載入有無效資料，且其等之剩餘者載入有包含有缺陷位址及啟用位元資料之有效資料。 圖5A係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之複數個冗餘鎖存器(RL)電路50a及50b之一電路圖。舉例而言，圖5中之冗餘鎖存器(RL)電路50a及50b可用作圖1中之冗餘鎖存器(RL)電路7。 冗餘鎖存器(RL)電路Bank0 50a可包含複數個正反器電路(FF) 51a至51d及複數個鎖存器(LT) 52a至52d。在圖5A中，複數個正反器電路(FF) 51a至51d之數目及複數個鎖存器52a至52d之數目係4，然而，複數個鎖存器52a至52d之數目及複數個正反器電路(FF) 51a至51d之數目不限於4。冗餘鎖存器(RL)電路Bank0 50a可包含複數個RL群組501a及501b。RL群組501a可包含複數個FF 51a及51b及複數個鎖存器52a及52b。RL群組501b可包含複數個FF 51c及51d及複數個鎖存器52c及52d。 冗餘鎖存器(RL)電路Bank1 50b可包含複數個正反器電路(FF) 51e至51h及複數個鎖存器(LT) 52e至52h。在圖5A中，複數個正反器電路(FF) 51e至51h之數目及複數個鎖存器52e至52h之數目係4，然而，複數個鎖存器52e至52h之數目及複數個正反器電路(FF) 51e至51h之數目不限於4。冗餘鎖存器(RL)電路Bank1 50b可包含複數個RL群組501c及501d。RL群組501c可包含複數個FF 51e及51f及複數個鎖存器52e及52f。RL群組501d可包含複數個FF 51g及51h及複數個鎖存器52g及52h。 舉例而言，RL群組501a及501c在一鏈中，且該鏈中之包含鎖存器52a、52b、52e及52f之複數個鎖存器可儲存與在一封裝程序中之測試中偵測之有缺陷胞之列/行位址有關之封裝後修復(PPR)/後端(BE)有缺陷位址(DA)。RL群組501b及501d在另一鏈中，且另一鏈中之包含鎖存器52c、52d、52g及52h之複數個鎖存器可儲存與在一半導體晶圓(例如，晶片/晶粒)製造程序中之測試中偵測之有缺陷胞之列/行位址有關之前端(FE)有缺陷位址(DA)。 複數個正反器電路(FF) 51a至51h中之各者可在一時脈輸入處接收來自熔絲區塊2之一參考時脈信號Fuse_Load_Clk1。舉例而言，冗餘鎖存器(RL)電路Bank0 50a可包含正反器電路(FF) 51a，其可在一重設輸入處接收一電力供應器Vss (例如，處於一接地位準)及在一設定輸入處接收一Fuse_Pointer_Rst信號。不同於正反器電路51a，正反器電路51b至51h可在一重設輸入處接收一Fuse_Pointer_Rst信號。 冗餘鎖存器(RL)電路Bank0 50a中之正反器電路(FF) 51b可在一設定輸入處接收正反器電路(FF) 51a之一輸出信號。正反器電路(FF) 51b之一輸出可耦合至冗餘鎖存器(RL)電路Bank1 50b中之正反器電路(FF) 51e。因此，正反器電路(FF) 51e可在一設定輸入處接收正反器電路(FF) 51b之一輸出信號。正反器電路(FF) 51f可在一設定輸入處接收正反器電路(FF) 51e之一輸出信號。正反器電路(FF) 51f之一輸出可耦合至一冗餘鎖存器(RL)電路Bank2 (圖中未展示)中之PPR/BE資料之鏈中之一正反器電路(FF)。 RL Bank0 50a中之正反器電路(FF) 51c可在一設定輸入處接收一冗餘鎖存器(RL)電路Bank7中之正反器電路(FF) (例如，冗餘鎖存器(RL)電路Bank7之最後一FF (圖中未展示))之一輸出信號。正反器電路(FF) 51c之一輸出可耦合至正反器電路(FF) 51d。因此，正反器電路(FF) 51d可在一設定輸入處接收正反器電路(FF) 51c之一輸出信號。正反器電路(FF) 51d之一輸出可耦合至冗餘鎖存器(RL)電路Bank1 50b中之正反器電路(FF) 51g。因此，正反器電路(FF) 51g可在一設定輸入處接收正反器電路(FF) 51d之一輸出信號。正反器電路(FF) 51h可在一設定輸入處接收正反器電路(FF) 51g之一輸出信號。正反器電路(FF) 51g之一輸出可耦合至冗餘鎖存器(RL)電路Bank2中之FE資料之鏈中之一正反器電路(FF)。 圖5B係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之熔絲陣列電路4之一資料結構之一示意圖。圖5C係對應於圖5B之冗餘資料載入/傳輸電路1中之熔絲資料匯流排上之熔絲資料之一資料序列之一示意圖。熔絲陣列電路4可包含一PPR/BE熔絲資料區塊54a及一FE熔絲資料區塊54b。PPR/BE熔絲資料區塊54a可包含熔絲陣列，其儲存Bank0至Bank7之Token_Control_Bits及PPR/BE有缺陷位址PPR/BE-DA01至PPR/BE-DA7w，其中w係一正整數，且PPR/BE-DA01至PPR/BE-DA7w可經傳輸至包含鎖存器52a、52b、52e及52f之鏈。前端(FE)熔絲資料區塊54b可包含熔絲陣列，其儲存Bank0至Bank7之Token_Control_Bits及前端有缺陷位址FE-DA01至FE-DA7x，其中x係一正整數，且FE-DA01至FE-DA7x可經傳輸至包含鎖存器52c、52d、52g及52h之鏈。儘管圖中未展示，然熔絲資料中之各者可進一步包含與PPR/BE或FE有缺陷位址(DA)相關聯之一啟用位元(EB)。 一旦自熔絲陣列電路4接收到符記控制位元「01」，則可將一計數「01」設定至計數器42，且在多工器MUX 43將第一有缺陷位址FE-DA01提供至冗餘鎖存器(RL)電路Bank0 50a之前，多工器MUX 43可在一個時脈循環內將一全「0」信號提供於熔絲資料匯流排8上，如圖5C中展示。一旦自熔絲陣列電路4接收到符記控制位元「11」，則可將一計數「11」設定至計數器42，且在多工器MUX 43將第二有缺陷位址FE-DA02提供至冗餘鎖存器(RL)電路Bank0 50a之前，多工器MUX 43可在三個時脈循環內將一全「0」信號提供於熔絲資料匯流排8上，如圖5C中展示。對於Bank1，一旦自熔絲陣列電路4接收到符記控制位元「00」，則可將一計數「00」設定至計數器42，且多工器MUX 43可將一第一有缺陷位址FE-DA11提供至冗餘鎖存器(RL)電路Bank1 50b。一旦自熔絲陣列電路4接收到符記控制位元「10」，則可將一計數「10」設定至計數器42，且在多工器MUX 43將一第二有缺陷位址FE-DA12提供至冗餘鎖存器(RL)電路Bank1 50b之前，多工器MUX 43可在兩個時脈循環內將一全「0」信號提供於熔絲資料匯流排8上，如圖5C中展示。因此，封裝後修復(PPR)/後端(BE)有缺陷位址(DA)及前端(FE)有缺陷位址(DA)可據此針對各庫儲存於冗餘鎖存器(RL)電路50a、50b、…中。 在一些實施例中，諸如一有缺陷位址之有缺陷胞資訊可儲存於該兩個熔絲陣列中，以防該兩個熔絲陣列中之一個熔絲陣列可由於老化而變成有缺陷的。圖6A係根據本發明之一實施例之冗餘資料載入/傳輸電路1中之一熔絲電路60之一簡化邏輯電路圖。圖6B係對應於圖6A之冗餘資料載入/傳輸電路中之信號之一時序圖。舉例而言，熔絲電路60可用作圖1中之熔絲電路5。熔絲電路60可包含一一級計數器61。一級計數器61可接收一參考時脈信號Fuse_Load_Clk。一級計數器61可回應於圖6B中之T01、T23、T45、T67等等之參考時脈信號Fuse_Load_Clk之一下降邊緣而啟動一鎖存時脈信號LatClk及一符記控制信號Token_Ctrl，符記控制信號Token_Ctrl具有實質上相同於兩個時脈循環之一循環。鎖存時脈信號LatClk可具有一半時脈循環之一脈衝寬度。可回應於圖6B中之T01、T23、T45、T67等等之參考時脈信號Fuse_Load_Clk之下降邊緣而啟動Token_Ctrl信號。可進一步回應於圖6B中之T12、T34、T56、T78等等之參考時脈信號Fuse_Load_Clk之下降邊緣而撤銷啟動Token_Ctrl信號(例如，具有一下降邊緣)。熔絲電路60可包含一暫存器62，其可自一級計數器61接收鎖存時脈信號LatClk且可自熔絲陣列電路4接收熔絲資料輸出信號，且可進一步搭配鎖存時脈信號LatClk而鎖存熔絲資料輸出信號。舉例而言，暫存器62可回應於經啟動LatClk信號在T01、T23、T45及T67將有缺陷位址DA10、DA20、DA30及DA40儲存於熔絲資料輸出信號中。當有缺陷位址DA10、DA11、DA20、DA21、DA30、DA31、DA40及DA41儲存於熔絲陣列電路4之熔絲陣列中時，有缺陷位址DA11、DA21、DA31及DA41經儲存作為DA10、DA20、DA30及DA40之備份有缺陷位址。 熔絲電路60可進一步包含一邏輯閘電路64，其可接收熔絲資料輸出信號及經鎖存熔絲資料輸出信號，其表示在T12、T34、T56及T78來自暫存器62之一個先前時脈循環之熔絲資料輸出信號之資料。邏輯閘電路64可係計算經接收信號之一邏輯和之一OR電路或計算經接收信號之經反相信號之一經反相邏輯積之一NAND電路。取決於各邏輯位準之熔絲資料之定義，邏輯閘電路64可係計算經接收信號之一經反相邏輯和之一NOR電路或計算經接收信號之經反相信號之一邏輯積之一AND電路。熔絲電路60可進一步包含一多工器MUX 63。多工器MUX 63可接收一負功率電位Vss及邏輯閘電路64之一輸出信號。多工器MUX 63可回應於作用中符記控制信號Token_Ctrl (例如，邏輯高位準「1」)或非作用中符記控制信號Token_Ctrl (例如，邏輯低位準「0」)提供功率電位Vss或邏輯閘電路64之輸出信號。舉例而言，在T01、T23、T45、T67等等，多工器MUX 63可將全「0」資料提供於熔絲資料匯流排8上。多工器MUX 63可在T12提供有缺陷位址DA10與DA11之OR運算之一結果，在T34提供有缺陷位址DA20與DA21之OR運算之一結果，在T56提供有缺陷位址DA30與DA31之OR運算之一結果，及在T78提供有缺陷位址DA40與DA41之OR運算之一結果。因此，當包含一個熔絲陣列中之一有缺陷位址之熔絲資料劣化時，可藉由將熔絲資料儲存於兩個熔絲陣列中並計算儲存於複數個熔絲陣列(例如，兩個熔絲陣列)中之有缺陷位址之OR來擷取適當熔絲資料並將其提供於熔絲資料匯流排8上。 圖7A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路70之一方塊圖。舉例而言，冗餘資料載入/傳輸電路70可包含一熔絲區塊72及一冗餘鎖存器區塊73。熔絲區塊72可包含一解碼器電路76及一熔絲陣列電路744，熔絲陣列電路744包含複數個熔絲陣列[0:n] 74a至74g。熔絲陣列74a至74g中之各者可包含複數個熔絲，且可進一步儲存一符記及指示該符記與之相關聯之一庫ID之複數個庫選擇位元FuseBankSel[2:0]。因此，符記可儲存於與庫ID相關聯之任一冗餘鎖存器中。各熔絲可係任一種類熔絲。舉例而言，各熔絲可係一雷射熔絲、一反熔絲等等。 圖7B係根據本發明之一實施例之冗餘資料載入/傳輸電路70中之熔絲陣列電路74之一資料結構之一示意圖。圖7C係對應於圖7B之冗餘資料載入/傳輸電路70中之熔絲資料匯流排78上之熔絲資料之一資料序列之一示意圖。符記可包含一有缺陷位址(DA)，其包含一有缺陷胞之一列位址及一行位址。舉例而言，有缺陷位址(DA)可係由一製造(前端[FE])程序中之一測試所偵測之一有缺陷位址FE-DAxy (x表示由複數個庫選擇位元FuseBankSELB[2:0]表示之庫ID，y表示Bankx中之一次序)。有缺陷位址(DA)可係由一封裝程序(封裝後修復[PPR]/後端[BE])中之一測試所偵測之一有缺陷位址BEn-DAxy，其中n係與封裝程序中之一測試相關聯之一BE測試ID，在該封裝程序中偵測有缺陷位址。舉例而言，封裝程序中之一第一測試中之Bankx中之第y個有缺陷位址可經識別作為BE1-DAxy。封裝程序中之一第二測試中之Bankx中之第y個有缺陷位址可經識別作為BE2-DAxy。 一解碼器電路76可將複數個庫選擇位元FuseBankSel[2:0]轉換成複數個庫啟用位元FuseBankEn[7:0]。可回應於複數個庫選擇位元FuseBankSel[2:0]而啟動FuseBankEn＜0＞至FuseBankEn＜7＞中之各位元。舉例而言，可回應於複數個庫選擇位元FuseBankSel[2:0]中之「001」而啟動FuseBankEn＜1＞。可回應於複數個庫選擇位元FuseBankSel[2:0]中之「010」而啟動FuseBankEn＜2＞。可回應於複數個庫選擇位元FuseBankSel[2:0]中之「011」而啟動FuseBankEn＜3＞。可回應於複數個庫選擇位元FuseBankSel[2:0]中之「000」而啟動FuseBankEn＜0＞。可回應於複數個庫選擇位元FuseBankSel[2:0]中之「111」而啟動FuseBankEn＜7＞。 熔絲區塊72可將一參考時脈信號Fuse_Load_Clk提供至冗餘鎖存器區塊73。熔絲區塊72可進一步經由一資料匯流排熔絲資料匯流排 78將包含有效資料(諸如有缺陷位址(DA))或無效資料(例如，指示「0」或設定至一邏輯低位準之全部位元)之熔絲資料信號提供至冗餘鎖存器區塊73。冗餘鎖存器區塊73可包含針對複數個各自庫(例如，Bank0至Bank7)串聯耦合之複數個冗餘鎖存器(RL)電路77a至77h。耦合至熔絲資料匯流排 78之複數個冗餘鎖存器(RL)電路77a至77h可回應於參考時脈信號Fuse_Load_Clk且進一步回應於複數個庫啟用位元FuseBankEn[0:7]之一各自位元鎖存Fuse_Data_Bus信號之邏輯狀態。舉例而言，冗餘鎖存器(RL)電路Bank0 77a可回應於FuseBankEn＜0＞鎖存Fuse_Data_Bus信號。舉例而言，冗餘鎖存器(RL)電路Bank5 77f可回應於FuseBankEn＜5＞鎖存Fuse_Data_Bus信號。在冗餘資料載入/傳輸電路70之一初始化期間，一重設信號Fuse_Pointer_Rst可提供至複數個冗餘鎖存器(RL)電路77a至77h。 圖7D係根據本發明之一實施例之冗餘資料載入/傳輸電路70中之冗餘鎖存器(RL)電路77a至77h之一冗餘鎖存器(RL)電路Bankx 77x之一電路圖。冗餘鎖存器(RL) Bankx 77x類似於圖3之冗餘鎖存器(RL)電路Bankx 30。將不再重複對應於包含於先前描述之圖3中之組件之圖7D中之組件之描述。然而，與圖3之冗餘鎖存器(RL)電路Bankx 30相比而言，冗餘鎖存器(RL)電路77x可進一步包含一邏輯閘79，邏輯閘79接收一對應庫啟用位元FuseBankEn＜x＞。因此，可在對Bankx定址以將資料鎖存於熔絲資料匯流排78上時，參考時脈信號Fuse_Load_Clk可提供至FF 31a至31d。依此方式，按一不同次序或在封裝程序中之不同測試中儲存於熔絲陣列中之任一庫之有缺陷位址可儲存於與由儲存於熔絲陣列中之複數個庫選擇位元FuseBankSel[2:0]指示之對應庫ID相關聯之冗餘鎖存器中。 圖7E係對應於圖7A至圖7D之冗餘資料載入/傳輸電路70中之信號之一時序圖。在載入由製造(前端[FE])程序中之測試所偵測之有缺陷位址時，可啟動一庫啟用位元FuseBankEn＜0＞，且回應於時間Tf0之FuseBankSel[2:0]之「0」，按此次序啟動Pointer0＜0＞信號及Pointer0＜1＞信號，後續接著回應於時間Tf1之FuseBankSel[2:0]之「001」而啟動一作用中庫啟用位元FuseBankEn＜1＞，作用中庫啟用位元FuseBankEn＜1＞啟動Pointer1＜0＞信號及Pointer1＜1＞。在載入了由製造(前端[FE])程序中之測試所偵測之有缺陷位址之後，可載入由封裝(後端[BE])程序中之測試所偵測之有缺陷位址。可啟動一庫啟用位元FuseBankEn＜0＞，且回應於時間Tb0之FuseBankSel[2:0]之「0」，按此次序啟動Pointer0＜2＞信號及Pointer0＜3＞信號，後續接著回應於時間Tb1之FuseBankSel[2:0]之「001」而啟動一作用中庫啟用位元FuseBankEn＜1＞，作用中庫啟用位元FuseBankEn＜1＞啟動Pointer1＜2＞信號及Pointer1＜3＞。因此，可將在各庫之不同測試中偵測之有缺陷位址載入至各庫之對應冗餘鎖存器。 可由一計數器執行庫選擇，代替包含表示一庫ID之複數個庫選擇位元FuseBankSel[2:0]。圖8A係根據本發明之一實施例之冗餘資料載入/傳輸電路70中之一熔絲區塊82之一簡化邏輯電路圖。取代熔絲區塊72，熔絲區塊82可用於熔絲資料載入/傳輸電路70中。回應於一重設信號(圖中未展示)，一計數器88可將一計數設定至0。圖8B係根據本發明之一實施例之冗餘資料載入/傳輸電路70中之一熔絲陣列電路83之一資料結構之一示意圖。圖8C係對應於圖8B之冗餘資料載入/傳輸電路中之熔絲資料匯流排78上之熔絲資料(且因此，鎖存於各自冗餘鎖存器電路(RL)中之熔絲資料)之一資料序列之一示意圖。熔絲陣列電路83中之各熔絲陣列可儲存一有缺陷位址及庫控制熔絲位元BKCtrlFuse，庫控制熔絲位元BKCtrlFuse指示與一當前熔絲陣列之一有缺陷位址相關聯之一庫與相關聯於下一熔絲陣列之一有缺陷位址之一庫之間之一關係。當庫控制熔絲位元BKCtrlFuse係作用中(例如，「1」)時，下一熔絲陣列可包含下一庫之一有缺陷位址。舉例而言，藉由使與當前熔絲陣列之一有缺陷位址相關聯之一庫識別號碼累加來獲得與下一熔絲陣列之一有缺陷位址相關聯之一庫識別號碼。舉例而言，當前熔絲陣列包含Bank0及非作用中庫控制熔絲位元BKCtrlFuse (例如，「0」)之一有缺陷位址時，下一熔絲陣列可包含Bank0之另一有缺陷位址。相比而言，若當前熔絲陣列包含Bank0及作用中庫控制熔絲位元BKCtrlFuse (例如，「1」)之一有缺陷位址，則下一熔絲陣列包含Bank1之一有缺陷位址。 熔絲區塊82中之一邏輯閘87可自熔絲陣列電路83中之各熔絲陣列接收一庫控制熔絲位元BKCtrlFuse。若庫控制熔絲位元BKCtrlFuse係作用中(例如，「1」)時，則邏輯閘87可回應於一參考時脈信號Fuse_Load_Clk之一作用中週期而提供一作用中輸出信號。若庫控制熔絲位元BkCtrlFuse及參考時脈信號Fuse_Load_Clk中之至少一者係非作用中的，則邏輯閘87可撤銷啟動輸出信號。計數器88可回應於邏輯閘87之作用中輸出信號使計數累加。計數指示待啟用之一庫，且提供該計數作為複數個庫選擇位元FuseBankSel[2:0]。一解碼器電路86可將複數個庫選擇位元FuseBankSel[2:0]轉換成複數個庫啟用位元FuseBankEn[7:0]。 圖8D係對應於圖8A至圖8C之冗餘資料載入/傳輸電路70中之信號之一時序圖。在載入由製造(前端[FE])程序中之測試所偵測之有缺陷位址時，可啟動一庫啟用位元FuseBankEn＜0＞，且回應於時間Tf0之FuseBankSel[2::0]之「0」，按此次序啟動Pointer0＜0＞信號及Pointer0＜1＞信號。在製造程序中之測試中載入了Bank0之最後一有缺陷位址時，可將庫控制熔絲位元BKCtrlFuse設定至「1」。回應於作用中庫控制熔絲位元BKCtrlFuse，計數器可在時間Tf1提供FuseBankSel[2:0]之「001」，且解碼器電路86可回應於時間Tf1之FuseBankSel[2:0]之「001」而提供啟動Pointer1＜0＞信號及Pointer1＜1＞之一作用中庫啟用位元FuseBankEn＜1＞。在載入了由製造(前端[FE])程序中之測試所偵測之有缺陷位址之後，可載入由封裝(後端[BE])程序中之測試所偵測之有缺陷位址。可啟動一庫啟用位元FuseBankEn＜0＞，且可回應於時間Tb0之FuseBankSel[2:0]之「0」啟動Pointer0＜2＞信號，後續接著一連續作用中庫控制熔絲位元BKCtrlFuse。可回應於FuseBankSel[2:0]之「001」而提供一作用中庫啟用位元FuseBankEn＜1＞以啟動Pointer1＜2＞信號及Pointer1＜3＞，FuseBankSel[2:0]之「001」係回應於時間Tb1之連續作用中庫控制熔絲位元BKCtrlFuse。因此，可將在各庫之不同測試中偵測之有缺陷位址載入至各庫之對應冗餘鎖存器。 可在一冗餘鎖存器可係有缺陷時提供冗餘錯誤偵測資訊(REDErrorDetect)。圖9A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路90之一方塊圖。將不再重複對應於包含於先前描述之圖7A中之組件之圖9A中之組件之描述。舉例而言，冗餘資料載入/傳輸電路90可包含一熔絲區塊92及一冗餘鎖存器區塊93。熔絲區塊92可包含一熔絲陣列電路94。冗餘鎖存器區塊93可包含冗餘鎖存器(RL)電路97a至97h。冗餘鎖存器(RL)電路97a至97h可進一步接收除可接收來自一資料熔絲匯流排98之資料、一參考時脈信號Fuse_Load_Clk及一重設信號Fuse_Pointer_Rst外，亦可進一步接收一全部庫熔絲啟用信號FuseAllBankEn及一對應冗餘錯誤偵測信號REDErrorDetect＜0＞至＜7＞。 圖9B係根據本發明之一實施例之冗餘資料載入/傳輸電路90中之冗餘鎖存器(RL)電路97a至97h之一冗餘鎖存器(RL)電路Bankx 97x之一電路圖。將不再重複對應於包含於先前描述之圖7D中之組件之圖9B中之組件(諸如對應於鎖存器72a至72d之鎖存器102a至102d及對應於複數個邏輯閘33a至33d之複數個邏輯閘103a至103d)之描述。然而，與圖7D之冗餘鎖存器(RL)電路Bankx 77x相比而言，冗餘鎖存器(RL)電路Bankx 97x可進一步包含錯誤偵測鎖存器104a至104d及一邏輯閘100。若全部庫熔絲啟用信號FuseAllBankEn及對應庫啟用位元FuseBankEn＜x＞中之至少一者係作用中的，則邏輯閘100可接收全部庫熔絲啟用信號FuseAllBankEn及一對應庫啟用位元FuseBankEn＜x＞，且可進一步將一作用中輸出信號提供至一邏輯閘99。因此，可在對Bankx定址以將資料鎖存於熔絲資料匯流排98上時，參考時脈信號Fuse_Load_Clk可提供至FF 101a至101d。 圖9C係根據本發明之一實施例之冗餘資料載入/傳輸電路90中之熔絲陣列電路93之一資料結構之一示意圖。圖9D係對應於圖9C之鎖存於冗餘資料載入/傳輸電路90中之各自冗餘鎖存器電路(RL) 97x中之熔絲資料之一示意圖。熔絲陣列電路93除可儲存圖8A、圖8B及圖8D中描述之有缺陷位址(DA)及庫控制熔絲位元BKCtrlFuse外，亦可儲存冗餘錯誤偵測資訊(REDErrorDetect)。舉例而言，熔絲陣列電路93可包含熔絲陣列[0:N]，其用於 (分別地)儲存Pointerx＜0＞至Pointerx＜N＞之冗餘錯誤偵測資訊(REDErrorDetect)，其中N係各庫中指標之數目，且「x」係識別Bankx之一正整數(x≥0)。可在用於資料之一胞係有缺陷的時，啟動冗餘錯誤偵測資訊(REDErrorDetect)(例如，設定至「1」)，且錯誤偵測鎖存器104a至104d之一對應錯誤偵測鎖存器可回應於一對應於冗餘錯誤偵測資訊(REDErrorDetect)＜x＞而提供錯誤信號errx＜0＞。若經鎖存冗餘錯誤偵測資訊(REDErrorDetect)＜x＞係作用中時，則可略過指示冗餘資料之有缺陷胞之一對應指標，且可停用冗餘資料之缺陷胞。 舉例而言，一熔絲陣列[0]可儲存包含作用中Bank1之一位元(例如，「1」)之冗餘錯誤偵測資訊(REDErrorDetect)。可回應於熔絲陣列[0]中之冗餘錯誤偵測資訊之Bank1之位元，停用對應於Bank1之Pointer1＜0＞之冗餘資料之一胞之一鎖存器104a，如圖9D中展示。可回應於一熔絲陣列[1]中之Bank1及Bank0之冗餘錯誤偵測資訊(REDErrorDetect)之作用中位元，停用對應於Bank1之Pointer1＜1＞之冗餘資料之一胞之一鎖存器104b及對應於Bank0之Pointer0＜1＞之冗餘資料之一胞之一鎖存器104b，如圖9D中展示。熔絲陣列[2,3,…N]可不包含冗餘錯誤偵測資訊(REDErrorDetect)中之任一作用中位元，且可啟用全部庫指標。 可在載入包含有缺陷位址(DA)及庫控制熔絲位元BKCtrlFuse之熔絲資料之前載入冗餘錯誤偵測資訊(REDErrorDetect)＜x＞，如圖9C中展示。因此，可在有缺陷位址(DA)之前將冗餘錯誤偵測資訊(REDErrorDetect)＜x＞提供至冗餘鎖存器(RL)電路Bankx 97x。在載入冗餘錯誤偵測資訊(REDErrorDetect)中，可回應於一作用中全部庫熔絲啟用信號FuseAllBankEn (例如，「1」)啟動庫之鎖存器102a至102d來鎖存全部庫之REDErrorDetect＜x＞。冗餘鎖存器(RL)電路Bankx 97x中之錯誤偵測鎖存器104a至10d可回應於REDErrorDetect＜x＞及Pointerx＜0＞至Pointerx＜3＞之一對應指標信號提供錯誤信號Errx＜0＞至Errx＜3＞之一對應錯誤信號。舉例而言，當可啟動一個Errx＜0＞(例如，設定至「1」)時，且可將Errx＜0＞之一經保留信號提供至一邏輯閘103a以撤銷啟動一對應Pointerx＜0＞，且可回應於經撤銷啟動Pointerx＜0＞而停用一對應鎖存器102a。因此，在載入包含有缺陷位址(DA)及啟用位元(EB)之熔絲資料時，可回應於庫啟用位元FuseBankEn＜x＞、回應於錯誤信號Errx＜0＞至Errx＜3＞而啟動或撤銷啟動鎖存器102a至102d，且可不載入來自有缺陷胞之冗餘資料至冗餘鎖存器(RL)電路Bankx 97x中之經撤銷啟動鎖存器102a至102d之對應鎖存器。 圖9E係對應於圖9A至圖9D之冗餘資料載入/傳輸電路90中之信號之一時序圖。在載入由製造(前端[FE])程序中之測試所偵測之有缺陷位址之前，可啟動全部庫熔絲啟用信號FuseAllBankEn，且可載入冗餘錯誤偵測資訊(REDErrorDetect)。舉例而言，在啟動全部庫熔絲啟用信號FuseAllBankEn之後，熔絲資料匯流排上之第一資料「2」對應於圖9C中之熔絲陣列[0]。回應於第一資料「2」，Err[0]指示「2」。在第一資料「2」之前，熔絲資料匯流排上之第二資料「3」對應於圖9C中之熔絲陣列[1]。回應於第二資料「3」，Err[1]指示「3」。回應於Fuse_Pointer_Rst信號之一單擊脈衝信號，可載入來自製造(前端[FE])程序中之測試之熔絲資料。此處，可在T0啟動庫啟用位元FuseBankEn＜0＞。基於指示「2」之Err[0]，可不撤銷啟動Pointer0＜1＞(例如，維持「0」位準)。在一作用中庫控制熔絲位元BKCtrlFuse信號之前，可啟動庫啟用位元FuseBankEn＜1＞，且熔絲資料匯流排98可為Bank1提供資料。基於指示「3」之Err[1]，可不啟動Pointer1＜0＞及Pointer1＜1＞(例如，維持「0」位準)。因此，可逐指標地停用將冗餘資料自有缺陷胞載入至冗餘鎖存器。 圖10A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路100之一方塊圖。舉例而言，冗餘資料載入/傳輸電路100可包含一熔絲區塊102及一冗餘鎖存器區塊103。熔絲區塊102可包含一熔絲陣列電路104，熔絲陣列電路104包含複數個熔絲陣列[0:n] 104a至104g。熔絲陣列104a至104g中之各者可包含複數個熔絲。冗餘鎖存器區塊103可包含針對複數個各自庫(例如，Bank0至Bank7)串聯耦合之複數個冗餘鎖存器(RL)電路107a至107h。 圖10B係根據本發明之一實施例之冗餘資料載入/傳輸電路100中之熔絲陣列電路104之一資料結構之一示意圖。熔絲陣列電路104可包含複數個第一符記(例如，庫選擇符記：選擇Bankx，x係0至7)。複數個第一符記中之各者可將指定一庫之庫選擇資料儲存至待將熔絲資料載入/傳送至其中之地方。舉例而言，複數個第一符記中之各者之最高有效位元(MSB)可經程式化具有「1」以指示此符記經受庫選擇，且儲存後續三個位元與指示待選擇之庫之資訊之庫選擇資料。熔絲陣列電路104可進一步包含複數個第二符記(例如，有缺陷位址符記)。複數個第二符記中之各者可儲存一有缺陷位址(DA)，其包含一有缺陷胞之一列位址及一行位址。舉例而言，有缺陷位址(DA)可係由一製造(前端[FE])程序中之一測試所偵測之一有缺陷位址FE-DAxy (x表示由複數個庫選擇符記表示之庫ID，y表示Bankx中之一次序)。有缺陷位址(DA)可係由一封裝程序(封裝後修復[PPR]/後端[BE])中之一測試所偵測之一有缺陷位址BEn-DAxy，其中n係與封裝程序中之一測試相關聯之一BE測試ID，在該封裝程序中偵測有缺陷位址。舉例而言，封裝程序中之一第一測試中之Bankx中之第y個有缺陷位址可經識別作為BE1-DAxy。封裝程序中之一第二測試中之Bankx中之第y個有缺陷位址可經識別作為BE2-DAxy。舉例而言，有缺陷位址之第二符記中之各者之MSB可指示「0」以便使其區別於用於庫選擇之第一符記。第一符記及第二符記中之各者可具有n個位元(例如，n可係(但不限於) 16)，且回應於參考時脈信號Fuse_Load_Clk之各上升邊緣，其可自熔絲陣列電路104予以讀出，且可將其傳送至圖10A中之一熔絲資料匯流排108上。 圖10C係對應於圖10B之鎖存於冗餘資料載入/傳輸電路中之各自冗餘鎖存器電路(RL)中之熔絲資料之一示意圖。圖10D係根據本發明之一實施例之冗餘資料載入/傳輸電路中之冗餘鎖存器電路(RL)之一冗餘鎖存器(RL)電路Bankx之一電路圖。圖10E係對應於圖10A至圖10D之冗餘資料載入/傳輸電路中之信號之一時序圖。 BankX (X係0至7)之各冗餘鎖存器(RL)電路107x (諸如圖10A中之冗餘鎖存器電路107a至107h)可包含一解碼器110。舉例而言，圖10D中展示之decoder＜x＞ 110係用於Bank0。在熔絲資料匯流排108上具有n個位元熔絲資料，可將包含MSB之最高四個有效位元(例如，FuseBankSel＜3:0＞)提供至各自Bank0至Bank7之解碼器110。Bank0之decoder＜X＞可回應於參考時脈信號Fuse_Load_Clk之一下降邊緣將一庫啟用位元FuseBankEn＜0＞作為FuseBankEn＜X＞設定至一作用中位準(例如，一邏輯高位準)。因為作用中位準亦用於各自有缺陷位址之一啟用位元，故庫啟用位元FuseBankEn＜0＞與熔絲資料匯流排108上之(n-1)位元資料(例如，除MSB)合併。因此，Bank0 (選擇Bank0)之庫選擇符記之後之全部FE有缺陷位址按順序載入至冗餘鎖存器電路107x (例如，Bank0 107a之冗餘鎖存器電路)中，如圖10C及圖10E中展示。 當自熔絲陣列電路102讀出Bank1之一庫選擇符記時，庫啟用位元FuseBankEn＜0＞經設定至一非作用中位準(例如，一邏輯低位準)，且Bank1中之一庫啟用位元FuseBankEn＜1＞由Bank1之解碼器110設定至作用中位準。因此，針對Bank1之各自FE有缺陷位址以及針對剩餘Bank2至Bank7，執行上述操作。 當針對BE1有缺陷位址再次自熔絲陣列電路102讀出Bank0之庫選擇符記時，可將庫啟用位元FuseBankEn＜0＞設定至非作用中位準。此時，一指標之一位置移位至一邏輯閘33c以自一FF 31c提供信號，且有缺陷位址BE1-DA00及BE1-DA01分別鎖存於鎖存器32c及32d中。因此，可將在一製造程序中偵測之FE有缺陷位址及在一封裝程序中之複數個測試中偵測之有缺陷位址(諸如BE1有缺陷位址及BE2有缺陷位址)載入至各自Bank0至Bank7。 儘管已在某些較佳實施例及實例之背景內容中揭示了本發明，然熟習此項技術者應理解，本發明延伸超出具體揭示之實施例至其他替代實施例及/或本發明及明顯修改及其等之等效物之用途。另外，熟習此項技術者基於本發明將容易地明白在本發明之範疇內之其他修改。亦期望，可進行實施例之具體特徵與態樣之各種組合或子組合，且其仍落於本發明之範疇內。應理解，所揭示實施例之各種特徵及態樣可與另一者組合或代替另一者以便形成揭示之本發明之各種模式。因此，希望本文揭示之至少部分本發明之範疇不應受上文描述之特定揭示之實施例限制。
1‧‧‧冗餘資料載入/傳輸電路
2‧‧‧熔絲區塊
3‧‧‧冗餘鎖存器區塊
4‧‧‧熔絲陣列電路
5‧‧‧熔絲電路
6a-6g‧‧‧熔絲陣列
7‧‧‧冗餘鎖存器電路
8‧‧‧熔絲資料匯流排
20‧‧‧熔絲陣列
30‧‧‧冗餘鎖存器電路
31a-31d‧‧‧正反器電路
32a-32d‧‧‧鎖存器
33a-33d‧‧‧邏輯閘
40‧‧‧熔絲電路
41‧‧‧閘控制電路
42‧‧‧計數器
43‧‧‧多工器
44‧‧‧反相器
45‧‧‧AND電路
46‧‧‧延遲電路
51a-51h‧‧‧正反器電路
52a-52h‧‧‧鎖存器
501a-501d‧‧‧RL群組
54a‧‧‧PPR/BE熔絲資料區塊
54b‧‧‧FE熔絲資料區塊
60‧‧‧熔絲電路
61‧‧‧一級計數器
62‧‧‧暫存器
63‧‧‧多工器
64‧‧‧邏輯閘電路
70‧‧‧冗餘資料載入/傳輸電路
72‧‧‧熔絲區塊
74a-74g‧‧‧熔絲陣列
76‧‧‧解碼器電路
77a-77h‧‧‧冗餘鎖存器電路
78‧‧‧熔絲資料匯流排
79‧‧‧邏輯閘
82‧‧‧熔絲區塊
83‧‧‧熔絲陣列電路
86‧‧‧解碼器電路
87‧‧‧邏輯閘
88‧‧‧計數器
90‧‧‧冗餘資料載入/傳輸電路
92‧‧‧熔絲區塊
93‧‧‧冗餘鎖存器區塊
97a-97h‧‧‧冗餘鎖存器電路
97x‧‧‧冗餘鎖存器電路
98‧‧‧資料熔絲匯流排
99‧‧‧邏輯閘
100‧‧‧邏輯閘
101a-101d‧‧‧FF
102‧‧‧熔絲區塊
102a-102d‧‧‧鎖存器
103‧‧‧冗餘鎖存器區塊
103a-103d‧‧‧邏輯閘
104‧‧‧熔絲陣列電路
104a-104d‧‧‧錯誤偵測鎖存器
107a-107h‧‧‧冗餘鎖存器電路
107x‧‧‧冗餘鎖存器(RL)電路
108‧‧‧熔絲資料匯流排
BKCtrlFuse‧‧‧庫控制熔絲位元
FF‧‧‧正反器電路
Fuse_Load_Clk‧‧‧參考時脈信號
Fuse_Load_Clk_sub‧‧‧參考時脈信號
Fuse_Load_Clk1‧‧‧參考時脈信號
Fuse_Pointer_Rst‧‧‧重設信號
FuseAllBankEn‧‧‧全部庫熔絲啟用信號
LatClk‧‧‧鎖存時脈信號
LT‧‧‧鎖存器
Token_Ctrl‧‧‧符記控制信號
圖1係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路之一方塊圖。 圖2A係根據本發明之一實施例之冗餘資料載入/傳輸電路中之一熔絲陣列之資料結構之一示意圖。 圖2B係根據本發明之一實施例之儲存於熔絲陣列中之Toke_Control_Bits之資料組合之一表。 圖3係根據本發明之一實施例之冗餘資料載入/傳輸電路中之一冗餘鎖存器(RL)電路之一電路圖。 圖4A係根據本發明之一實施例之冗餘資料載入/傳輸電路中之一熔絲電路之一簡化邏輯電路圖。 圖4B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖4C係對應於圖4B之冗餘資料載入/傳輸電路中之熔絲資料匯流排上之熔絲資料(且因此，鎖存於各自冗餘鎖存器電路(RL)中之熔絲資料)之一資料序列之一示意圖。 圖4D係對應於圖4B之冗餘資料載入/傳輸電路中之信號之一時序圖。 圖5A係根據本發明之一實施例之冗餘資料載入/傳輸電路中之複數個冗餘鎖存器(RL)電路之一電路圖。 圖5B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖5C係對應於圖5B之冗餘資料載入/傳輸電路中之熔絲資料匯流排上之熔絲資料(且因此，鎖存於各自冗餘鎖存器電路(RL)中之熔絲資料)之一資料序列之一示意圖。 圖6A係根據本發明之一實施例之冗餘資料載入/傳輸電路中之一熔絲電路之一簡化邏輯電路圖。 圖6B係對應於圖6A之冗餘資料載入/傳輸電路中之信號之一時序圖。 圖7A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路之一方塊圖。 圖7B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖7C係對應於圖7B之冗餘資料載入/傳輸電路中之熔絲資料匯流排上之熔絲資料(且因此，鎖存於各自冗餘鎖存器電路(RL)中之熔絲資料)之一資料序列之一示意圖。 圖7D係根據本發明之一實施例之冗餘資料載入/傳輸電路中之冗餘鎖存器電路(RL)之一冗餘鎖存器(RL)電路Bankx之一電路圖。 圖7E係對應於圖7A至圖7D之冗餘資料載入/傳輸電路中之信號之一時序圖。 圖8A係根據本發明之一實施例之冗餘資料載入/傳輸電路中之一熔絲電路之一簡化邏輯電路圖。 圖8B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖8C係對應於圖8B之冗餘資料載入/傳輸電路中之熔絲資料匯流排上之熔絲資料(且因此，鎖存於各自冗餘鎖存器電路(RL)中之熔絲資料)之一資料序列之一示意圖。 圖8D係對應於圖8A至圖8C之冗餘資料載入/傳輸電路中之信號之一時序圖。 圖9A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路之一方塊圖。 圖9B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之冗餘鎖存器電路(RL)之一冗餘鎖存器(RL)電路Bankx之一電路圖。 圖9C係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖9D係對應於圖9C之鎖存於冗餘資料載入/傳輸電路中之各自冗餘鎖存器電路(RL)中之熔絲資料之一示意圖。 圖9E係對應於圖9A至圖9D之冗餘資料載入/傳輸電路中之信號之一時序圖。 圖10A係根據本發明之一實施例之一半導體器件中之一冗餘資料載入/傳輸電路之一方塊圖。 圖10B係根據本發明之一實施例之冗餘資料載入/傳輸電路中之熔絲陣列電路之一資料結構之一示意圖。 圖10C係對應於圖10B之鎖存於冗餘資料載入/傳輸電路中之各自冗餘鎖存器電路(RL)中之熔絲資料之一示意圖。 圖10D係根據本發明之一實施例之冗餘資料載入/傳輸電路中之冗餘鎖存器電路(RL)之一冗餘鎖存器(RL)電路Bankx之一電路圖。 圖10E係對應於圖10A至圖10D之冗餘資料載入/傳輸電路中之信號之一時序圖。

Claims (20)

  1. 一種裝置，其包括： 一匯流排； 複數個鎖存器，其等耦合至該匯流排且經組態以逐一啟動，其中該複數個鎖存器中之一經啟動鎖存器經組態以擷取該匯流排上之資料；及 一控制電路，其經組態以在該複數個鎖存器中之一第一鎖存器啟動時提供有效資料給該匯流排，且進一步經組態以在該複數個鎖存器中之一第二鎖存器啟動時提供無效資料給該匯流排。
  2. 如請求項1之裝置， 其中該控制電路經組態以接收複數個輸入資料，該複數個輸入資料中之各輸入資料包含一資料部分及一符記部分，且 其中該控制電路經組態以在該符記部分具有一第一狀態時提供對應於該資料部分之該有效資料給該匯流排，且進一步經組態以在該符記部分具有一第二狀態時提供該無效資料給該匯流排。
  3. 如請求項2之裝置，其中該符記部分之該第二狀態指示擷取該無效資料之數個鎖存器。
  4. 如請求項1之裝置，其中該控制電路經組態以交替地提供該有效資料及該無效資料給該匯流排。
  5. 如請求項3之裝置，其中由該符記部分指示之鎖存器之數目係一個以上，且其中由該複數個鎖存器中待啟動之一鎖存器擷取與具有該第二狀態之該符記部分相關聯之該資料部分作為該有效資料，在藉由由該符記部分之該第二狀態指示之該數目啟動之該複數個鎖存器之後啟動該鎖存器。
  6. 如請求項4之裝置， 其中該控制電路經組態以接收複數個輸入資料對，且 其中該控制電路相對於該複數個輸入資料對中之各者經組態以交替地提供該有效資料及該無效資料給該匯流排，該有效資料藉由對該複數個輸入資料對中之一對應者執行一邏輯OR運算及一邏輯AND運算中之一者來導出。
  7. 如請求項5之裝置，其中該控制電路進一步經組態以在將包含有缺陷位址提供於該匯流排上前將冗餘錯誤偵測資訊提供於該匯流排上，且 其中該冗餘錯誤偵測資訊與有缺陷之冗餘資料之一胞有關。
  8. 一種裝置，其包括： 複數個熔絲陣列，該複數個熔絲陣列中之各熔絲陣列經組態以儲存輸入資料； 一熔絲電路，其經組態以接收該輸入資料，且進一步經組態以將該輸入資料提供於一匯流排上；及 複數個冗餘鎖存器電路，其耦合至該匯流排，其等包括複數個指標及與該複數個對應指標相關聯且經組態以將資料載入於該匯流排上之複數個鎖存器； 其中該熔絲電路經組態以藉由回應於該輸入資料而控制一指標在該複數個對應指標之中之一位置來控制該輸入資料之載入。
  9. 如請求項8之裝置，其中該輸入資料包括一有缺陷位址及表示待略過之指標之數目之一符記，且 其中該熔絲電路經組態以將對應於待略過之指標之該數目之無效資料提供至該複數個鎖存器之中之鎖存器，且進一步經組態以將對應於緊挨著待略過之指標之該數目之一指標之有效資料提供至該複數個鎖存器之中之一鎖存器。
  10. 如請求項9之裝置，其中該複數個冗餘鎖存器電路中之各冗餘鎖存器電路包括：一第一冗餘鎖存器群組，其包括經組態以載入之複數個第一鎖存器及與該複數個第一鎖存器相關聯之複數個第一指標；及一第二冗餘鎖存器群組，其包括複數個第二鎖存器及與該複數個第二鎖存器相關聯之複數個第二指標，且 其中該複數個冗餘鎖存器電路中之該等第一冗餘鎖存器群組中之該等第一指標串聯耦合於一第一鏈中，且該複數個冗餘鎖存器電路中之該等第二冗餘鎖存器群組中之該等第二指標串聯耦合於一第二鏈中。
  11. 如請求項8之裝置， 其中該複數個熔絲陣列中之複數個連續熔絲陣列經組態以儲存一相同有缺陷位址； 其中該熔絲電路經組態以自該複數個連續熔絲陣列讀取資料且進一步經組態以自該複數個連續熔絲陣列提供該資料之一邏輯和。
  12. 如請求項8之裝置，其中該複數個熔絲陣列中之各熔絲陣列經組態以儲存包含一有缺陷位址之輸入資料及表示與該有缺陷位址相關聯之庫資訊之一符記，且 其中該熔絲電路包括一解碼器，該解碼器經組態以回應於來自各熔絲陣列之該庫資訊為各庫提供一啟用信號或一停用信號。
  13. 如請求項12之裝置，其中該庫資訊指示一當前熔絲陣列之一庫識別號碼與下一熔絲陣列之一庫識別號碼之間之一關係，且 其中該熔絲電路進一步包括一計數器，該計數器經組態以儲存一當前熔絲陣列之一庫識別號碼，且經組態以回應於該庫資訊計算該當前熔絲陣列之該庫識別號碼以獲得下一熔絲陣列之該庫識別號碼。
  14. 如請求項8之裝置，其中該複數個熔絲陣列進一步經組態以儲存與有缺陷冗餘資料之一胞有關之冗餘錯誤偵測資訊， 其中該熔絲電路進一步經組態以在將包含有缺陷位址提供於該匯流排上之前將冗餘錯誤偵測資訊提供於該匯流排上，且 該複數個冗餘鎖存器電路中之各冗餘鎖存器電路進一步包括對應於該複數個鎖存器之複數個錯誤偵測鎖存器，該複數個錯誤偵測鎖存器經組態以回應於該匯流排上之該冗餘錯誤偵測鎖存器在接收包含該匯流排上之有缺陷位址之該資料之前停用該等對應複數個鎖存器。
  15. 一種傳輸熔絲資料之方法，其包括： 接收儲存於一熔絲陣列中之輸入資料； 回應於該輸入資料而控制一指標之一位置； 將該輸入資料提供於一匯流排上；及 將該匯流排上之該輸入資料載入至耦合至該匯流排之複數個鎖存器之中之與該指標相關聯之一鎖存器中。
  16. 如請求項15之方法，其中該輸入資料包括一有缺陷位址及表示待略過之指標之數目之一符記，該方法進一步包括： 將對應於待略過之指標之數目之無效資料提供至該複數個鎖存器之中之鎖存器；及 將對應於緊挨著待略過之數個指標之一指標之有效資料提供至該複數個鎖存器之中之一鎖存器。
  17. 如請求項15之方法，其中該複數個鎖存器包含： 一第一鎖存器群組，其等與跨串聯耦合於一第一鏈中之庫之一第一指標群組相關聯；及 一第二鎖存器群組，其等與跨串聯耦合於一第二鏈中之庫之一第二指標群組相關聯； 該方法進一步包括： 連續地將輸入資料提供至該第一鎖存器群組；及 連續地將輸入資料提供至該第二鎖存器群組。
  18. 如請求項15之方法，其進一步包括： 接收儲存於不同於該熔絲陣列之一熔絲陣列中之一不同輸入資料； 計算該輸入資料與該不同輸入資料之一邏輯和；及 將該邏輯和作為該輸入資料提供於一匯流排上。
  19. 如請求項15之方法，其進一步包括： 自該輸入資料接收一有缺陷位址及庫資訊； 對該庫資訊進行解碼；及 針對各庫回應於該庫資訊提供一啟用信號或一停用信號。
  20. 如請求項19之方法，其中該庫資訊指示一當前熔絲陣列中之一有缺陷位址之一庫識別號碼與下一熔絲陣列中之一有缺陷位址之一庫識別號碼之間之一關係，該方法進一步包括： 將一有缺陷位址在一當前熔絲陣列之該輸入資料中之該庫識別號碼儲存於一計數器中； 由該計數器基於一當前熔絲陣列之該庫識別號碼及該庫資訊計算下一熔絲陣列之該庫識別號碼。
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