TWI649654B - 用於多處理器核心裝置分配裝置引腳所有權之裝置及方法 - Google Patents

用於多處理器核心裝置分配裝置引腳所有權之裝置及方法 Download PDF

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Abstract

一種嵌入式裝置具有複數個處理器核心，其等之各者具有複數個周邊裝置，其中各周邊裝置具有一輸出。此外，提供具有複數個可分配外部引腳之一殼體及各可分配外部引腳之一受保護之引腳所有權邏輯且其經組態以經程式化而將一相關可分配外部引腳之一輸出功能分配至複數個處理器核心之僅一者。

Description

用於多處理器核心裝置分配裝置引腳所有權之裝置及方法 [相關申請案之交叉參考]
本申請案主張2014年6月5日申請之共同擁有之美國臨時專利申請案第62/008,273號之優先權，該案之全文以引用之方式併入本文中。
本發明係關於多處理器核心裝置，特定言之，本發明係關於多處理器核心微控制器。
一微控制器係一晶片上之一系統且不僅包括一中央處理單元(CPU)，還包括記憶體、I/O埠及複數個周邊裝置。諸如一多核心微控制器之一多處理器核心裝置不僅包括一CPU還包括兩個或兩個以上中央處理核心。此一裝置提供增加之效能，增加之安全性及輔助軟體開發。在嵌入式裝置中，此等裝置需要使用具有大量引腳之一殼體。
大多數多核心裝置係設計用於其中處理器核心經設計在功能或目的方面無「不同」之對稱多處理器核心操作。此等系統無需具有一特定處理器核心以控制一特定裝置引腳。具有不對稱多處理器核心之其他裝置通常將其他「(若干)核心」用於專屬功能，諸如無需接達裝置引腳之浮動點。
然而，具有多處理器核心之其他裝置在其中特定裝置引腳可分 配至特定處理器核心之高引腳數封裝中實施。
因此，多核心裝置需要具有數個減少之外部引腳。
根據一實施例，一嵌入式裝置可包括：複數個處理器核心，其等之各者包括複數個周邊裝置，其中各周邊裝置可包括一輸出；一殼體，其包括複數個可分配外部引腳；及各可分配外部引腳之一受保護之引腳所有權邏輯且其經組態以經程式化而將一相關可分配外部引腳之一輸出功能分配至複數個處理器核心之僅一者。
根據一進一步實施例，受保護之引腳所有權邏輯可包括具有與嵌入式裝置之處理器核心一樣多之輸入及一單一輸出之一多工器。根據一進一步實施例，受保護之引腳所有權邏輯可進一步包括經組態以防止相關可分配外部引腳之一再分配之一鎖定邏輯。根據一進一步實施例，受保護之引腳所有權邏輯可包括經組態以通過一多工器選擇一處理核心之一組態暫存器。根據一進一步實施例，該組態暫存器可配置於相關處理核心之快閃記憶體中。根據一進一步實施例，一特定寫入序列可能需要寫入至該組態暫存器。根據一進一步實施例，各處理器可包括各可分配外部引腳之經組態以選擇與該處理器相關聯之複數個周邊裝置之一者之一輸出之一周邊引腳選擇模組。根據一進一步實施例，各周邊引腳選擇模組可經組態以僅藉由該相關處理核心控制。根據一進一步實施例，該周邊引腳選擇模組可包括控制一多工器之一特殊功能暫存器。根據一進一步實施例，各處理核心可為一32位元處理核心且殼體包括少於或等於32個外部引腳。根據一進一步實施例，該殼體可包括28個外部引腳。根據一進一步實施例，一外部引腳之一輸入功能可路由至一個以上周邊裝置或處理核心。
根據另一實施例，用於將多處理核心配置於一嵌入式裝置中之一方法可包括以下步驟：將複數個處理器核心配置於一殼體中，其等 之各者包括複數個周邊裝置，其中各周邊裝置可包括一輸出，且其中該殼體包括複數個可分配外部引腳；且為各可分配外部引腳提供經組態以經程式化而將一相關可分配外部引腳之一輸出功能分配至複數個處理器核心之僅一者之一受保護之引腳所有權邏輯。
根據一進一步實施例，該方法可包括控制受保護之引腳所有權邏輯內之一多工器之步驟，該多工器具有與嵌入式裝置之處理器核心一樣多之輸入及一單一輸出。根據一進一步實施例，該方法可包括控制受保護之引腳所有權邏輯內之一鎖定邏輯以防止相關可分配外部引腳之一再分配之步驟。根據一進一步實施例，該方法可包括程式化一組態暫存器以通過一多工器選擇一處理核心之步驟。根據該方法之一進一步實施例，在重設嵌入式裝置之過程中，儲存於該組態暫存器中之一引腳組態被傳送至一多工器控制以用於選擇一輸出。根據該方法之一進一步實施例，該組態暫存器可配置於相關處理核心之快閃記憶體中。根據該方法之一進一步實施例，一特定寫入序列可能需要寫入至該組態暫存器。根據該方法之一進一步實施例，各處理器可包括各可分配外部引腳之一周邊引腳選擇模組且該方法包括通過周邊引腳選擇模組之一多工器選擇與該處理器有關聯之複數個周邊裝置之一者之一輸出。根據該方法之一進一步實施例，各周邊引腳選擇模組可經組態以僅藉由該相關處理核心控制。根據該方法之一進一步實施例，一外部引腳之一輸入功能可路由至一個以上周邊裝置或處理核心。
110‧‧‧邏輯/區塊
120‧‧‧PPS模組
120a‧‧‧周邊引腳選擇(PPS)模組
120b‧‧‧周邊引腳選擇(PPS)模組
120c‧‧‧周邊引腳選擇(PPS)模組
120d‧‧‧周邊引腳選擇(PPS)模組
130‧‧‧組態暫存器
140‧‧‧多工器
150‧‧‧引腳
160‧‧‧鎖定機構
170‧‧‧第一周邊裝置
175‧‧‧第二周邊裝置
180‧‧‧第三周邊裝置
210‧‧‧周邊裝置
220‧‧‧周邊裝置
230‧‧‧周邊裝置
240‧‧‧周邊裝置
250‧‧‧暫存器
260‧‧‧多工器
270‧‧‧輸出
310‧‧‧處理核心/CPU
320‧‧‧快閃記憶體
325‧‧‧組態暫存器/快閃記憶體
330‧‧‧隨機存取記憶體
340‧‧‧處理核心/CPU
350‧‧‧隨機存取記憶體
360‧‧‧快閃記憶體
365‧‧‧組態暫存器/快閃記憶體
370‧‧‧PPO模組
Per.A‧‧‧周邊裝置
Per.B‧‧‧周邊裝置
Per.N‧‧‧周邊裝置
圖1展示一引腳分配邏輯之一實施例之一方塊圖；圖2展示根據圖1之周邊引腳選擇模組之一實施例；及圖3展示一例示性雙核心微控制器之一方塊圖。
根據各種實施例，當維持應用靈活性時，有限之數個裝置引腳 可分配至裝置中之各處理器之(若干)周邊裝置，且提供保護免受一處理器之不經意之影響另一處理器之(若干)裝置引腳之功能之干擾。根據各種實施例，可提出提供具有指定哪個處理器擁有一特定裝置引腳以用於輸出之能力之不對稱多處理器核心裝置之一方法論。
一周邊引腳選擇(PPS)功能模組允許將某些可變外部引腳分配至內部功能。該PPS模組經實施用於裝置上之各處理器之裝置中之各功能性引腳。
根據一實施例，可設計配置於具有比處理核心之各者之一匯流排寬度更少之引腳之一殼體中之一多處理器微控制器。因此，一28引腳殼體可包括(例如)其中各核心係一32位元微處理器核心之一雙核心微控制器。
圖1展示具有(例如)四個處理器核心(圖1中未展示)之一單一晶片微控制器之一實施例。提供有限之複數個可分配外部引腳150。此外，此一裝置當然可具有其等功能不可被改變之某些固定功能引腳，諸如(例如)電源引腳。各處理器核心與各外部可分配引腳之其本身之周邊引腳選擇(PPS)模組120a、b、c、d有關聯。各PPS模組110a、b、c、d包括各功能性裝置引腳150之各處理器之邏輯110(圖1中每個處理核心僅展示一個)。因此，各功能性裝置引腳150及各處理核心存在一引腳所有權邏輯(POL)區塊110。
該邏輯可(例如)包括控制選擇選為驅動一裝置引腳150之周邊裝置之輸出之一多工器140之一組態暫存器130。根據各種實施例，輸出選擇經複製使得其他電路可判定哪個處理器之周邊裝置實際上可接達各自裝置引腳150。
圖1展示四個例示性周邊裝置，其中各者被四個處理核心之一者所擁有。然而，各處理核心可包括複數個周邊裝置或模組。周邊裝置可具有輸入及/或輸出功能。儘管輸入可路由至各種周邊裝置，即使 係與不同處理核心有關聯之周邊裝置，但一所選擇之周邊裝置之僅一輸出功能可被分配至一外部引腳否則將發生一碰撞或衝突。與一處理核心有關聯之一I/O埠根據各種實施例可被視為一周邊裝置或模組且其之輸出功能因此被分配至一外部引腳。
在圖1之特定實施例中，第一周邊裝置170與CPU1有關聯，第二周邊裝置175與CPU2有關聯，第三周邊裝置180與CPU3有關聯且第四周邊裝置與CPU4有關聯。各自周邊引腳選擇模組120a、b、c、d經程式化以選擇複數個周邊裝置之一者。圖1僅展示該所選擇之周邊裝置。然而，當各PPS模組120經設計以實際上從其之周邊裝置之集區中選擇一周邊裝置或模組時，各PPS模組120可連接至一相關CPU之複數個周邊裝置或模組，如將參考圖2所詳細解釋。
圖1進一步展示與裝置中之各功能性引腳150有關聯之POL(引腳所有權邏輯)邏輯之一典型例項，其具有經指示之區塊110。各引腳150具有藉由位於(例如)受保護之記憶體(諸如快閃記憶體)中之組態位元130控制之一多工器140。此等組態位元130藉由使用者經程式化而指定哪個處理器可接達在一特定裝置引腳150上之輸出。組態位元130控制從由所選擇之處理器擁有之一預先選擇之周邊裝置中選擇資料之各自多工器140。此POL區塊110經複製用於各功能性裝置引腳。
圖2展示一典型PPS模組120之一實施例之另一圖式。其展示一單一PPS模組內之一例示性邏輯。各處理器可擁有一或多個周邊裝置210、220、230、240。此等周邊裝置之一些或全部可與藉由一暫存器250控制之一多工器260耦合。根據一些實施例，暫存器250專屬於擁有該等周邊裝置之各自處理器。多工器260之輸出270與多處理器核心引腳所有權邏輯110耦合。
根據各種實施例，包括一多處理器核心之一嵌入式系統可設計用於十分低之引腳數封裝，例如，一28引腳殼體可用於具有一雙核心 之微控制器。在此一低引腳殼體中，裝置引腳係一稀缺物品，因此根據各種實施例提供一機構以允許一使用者分配周邊裝置引腳功能。
根據各種實施例，一方法論可經提供使得一不對稱多處理器核心裝置中之各處理器核心指定其之哪些周邊裝置功能連接至一功能性裝置引腳。術語「不對稱」意謂各處理核心可具有與其有關聯之不同周邊裝置，其中某些周邊裝置可係單獨的僅具有一核心而其他周邊裝置可嵌入至一個以上或全部核心中。
為此，一多核心裝置中之各處理器具有：各引腳之一PPS多工器260。
各PPS多工器具有指定至裝置引腳之周邊裝置連接之暫存器250。暫存器250可係可僅藉由一處理核心存取之一特殊功能暫存器，即各自周邊裝置之所有者。特殊功能暫存器250較佳可被記憶體映射至隨機存取記憶體(RAM)。此特殊功能暫存器可類似於控制如以下所解釋之所有權之組態暫存器而操作。
經指定以提供一輸出功能之任何外部引腳具有一相關PPS。同時，在一些實施例中，各處理核心可具有數個不同PPS且不係所有外部引腳可用於各處理核心。
與各裝置引腳150有關聯之引腳所有權組態位元130根據各種實施例較佳位於快閃及/或RAM記憶體中。此等引腳所有權組態位元130可控制哪個處理器核心有權輸出各裝置引腳150上之一信號。例如，此一暫存器在一個四核心裝置中可具有四位元。內部控制邏輯可允許一次僅設置一位元。例如，設置一位元可自動清除所有其他位元。其他機構亦可，例如，可使用其中一所儲存之值表示與一各自核心之一關聯之一二位元暫存器。若一組態暫存器具有比所需更多之位元，則無效設置可能僅係將一各自引腳分配至不特定處理器。此一引腳接著可僅用於輸入。
所有處理器核心可同時將一裝置引腳用於輸入功能，但客戶經由引腳所有權組態位元130指定輸出一特定裝置引腳上之一信號之能力。
根據一些實施例，各功能性裝置引腳具有：非揮發性快閃記憶體中之相關引腳所有權組態位元；及藉由引腳組態位元控制之相關引腳多工器。
快閃記憶體可包括防止意外引腳組態改變之寫入鎖定邏輯。使用者在(例如)程式化期間組態引腳所有權位元。因此，根據此一實施例，引腳所有權可僅在程式化期間改變且不可在程式控制下動態地改變。在重設中，引腳組態資訊傳送至MUX控制。
因此，各種實施例提供一保護之手段來界定哪個處理器擁有哪些裝置引腳以用於輸出。
根據進一步實施例，控制軟體可進一步包含只要(例如)圖1中展示之一鎖定機構160不被致動用於一引腳則允許分配之一改變之常式。因此，可阻礙某些引腳之一再分配。因此，若已藉由一處理器核心完成某一任務時，可僅再分配一引腳。
仍根據一進一步實施例，此一阻礙功能可建立於一相關控制暫存器160中。例如，複數個位元可指示阻礙功能被提供至哪個處理器核心。仍根據一進一步實施例，僅已致動阻礙功能之經分配之處理器核心能夠重設該阻礙功能。因此，可僅藉由用於引腳之當前經分配之處理器提升一引腳分配之阻礙。
圖3展示一單一殼體中之一雙核心微控制器之一實施例之一方塊圖。如所可見，該裝置基本上包括兩個分離處理核心310及340，其等之各者具有複數個相關周邊裝置及其本身之記憶體。該等處理核心可係具有分離程式記憶體(例如，快閃記憶體及資料記憶體)之一哈佛(Harvard)結構。然而，其他架構可適用。關於此等元件，微控制器不 共享其等資源之任何者。因此，積體電路裝置基本上包括兩個分離微控制器，其等之各者包括一CPU310，340、快閃記憶體320，360、隨機存取記憶體330，350及與各自CPU310或340有關聯之複數個周邊裝置或模組(周邊裝置A、周邊裝置B...周邊裝置N)。各處理核心310，320之周邊裝置可通過可較佳記憶體映射至各自RAM330及360之各自特殊功能暫存器來控制。特別係圖2中所展示之PPS控制暫存器250可記憶體映射至RAM。因此，當其他處理核心不接達未分配至其等之任何記憶體時可確保各自核心之專屬性。
如圖3中所指示，快閃記憶體可各自包含可控制PPO模組370之設置之組態暫存器325及365。PPO模組在圖3中展示為一區塊且可含有各對一單一外部引腳負責之複數個PPO單元。圖3根據快閃記憶體325及365中之組態位元之一設置而藉由將某些周邊裝置之輸出與外部引腳150之一部分連接之虛線指示程式化於單元370中之一例示性設置。然而，其他組態方法可適用，諸如配置於RAM或單獨於主要記憶體之揮發性或非揮發性暫存器。

Claims (22)

  1. 一種嵌入式裝置，其包括：複數個微控制器，其等之各者包括一中央處理單元及複數個周邊裝置，其中各周邊裝置可包括一輸出；一殼體，其包括複數個可分配外部引腳；及各可分配外部引腳之一受保護之引腳所有權邏輯(protected pin ownership logic)，其經組態以經程式化而將一相關可分配外部引腳之一輸出功能分配至該複數個微控制器之僅一者之該複數個周邊裝置之一者。
  2. 如請求項1之嵌入式裝置，其中該受保護之引腳所有權邏輯包括具有與該嵌入式裝置之微控制器一樣多之輸入及一單一輸出之一多工器。
  3. 如請求項1之嵌入式裝置，其中該受保護之引腳所有權邏輯進一步包括經組態以防止該相關可分配外部引腳之一再分配之一鎖定邏輯。
  4. 如請求項1之嵌入式裝置，其中該受保護之引腳所有權邏輯包括經組態以通過一多工器選擇一微控制器之一組態暫存器。
  5. 如請求項4之嵌入式裝置，其中該組態暫存器配置於該相關微控制器之快閃記憶體中。
  6. 如請求項5之嵌入式裝置，其中一特定寫入序列需要寫入至該組態暫存器。
  7. 如請求項1之嵌入式裝置，其中各微控制器包括各可分配外部引腳之經組態以選擇與該微控制器相關聯之複數個周邊裝置之一者之一輸出之一周邊引腳選擇模組。
  8. 如請求項7之嵌入式裝置，其中各周邊引腳選擇模組經組態以僅 藉由該相關微控制器控制。
  9. 如請求項7之嵌入式裝置，其中該周邊引腳選擇模組包括控制一多工器之一特殊功能暫存器。
  10. 如請求項1之嵌入式裝置，其中各微控制器為一32位元處理核心且該殼體包括少於或等於32個外部引腳。
  11. 如請求項10之嵌入式裝置，其中該殼體包括28個外部引腳。
  12. 如請求項1之嵌入式裝置，其中一外部引腳之一輸入功能可路由至一個以上周邊裝置或微控制器。
  13. 一種用於將多處理核心配置於一嵌入式裝置中之方法，其包括以下之步驟：將複數個微控制器配置於一殼體中，該等微控制器之各者包括一中央處理單元及複數個周邊裝置，其中各周邊裝置可包括一輸出，且其中該殼體包括複數個可分配外部引腳；及為各可分配外部引腳提供一受保護之引腳所有權邏輯，其經組態以經程式化而將一相關可分配外部引腳之一輸出功能分配至該複數個微控制器之僅一者。
  14. 如請求項13之方法，該方法包括控制該受保護之引腳所有權邏輯內之一多工器之步驟，該多工器具有與該嵌入式裝置之微控制器一樣多之輸入及一單一輸出。
  15. 如請求項13之方法，該方法進一步包括控制該受保護之引腳所有權邏輯內之一鎖定邏輯以防止該相關可分配外部引腳之一再分配之步驟。
  16. 如請求項13之方法，該方法進一步包括程式化一組態暫存器以通過一多工器選擇該等微控制器之一者之一周邊裝置之步驟。
  17. 如請求項16之方法，其中在重設該嵌入式裝置之過程中，儲存於該組態暫存器中之一引腳組態被傳送至一多工器控制以用於 將該複數個微控制器之所選擇周邊裝置之輸出信號路由至外部引腳。
  18. 如請求項16之方法，其中該組態暫存器配置於該相關微控制器之快閃記憶體中。
  19. 如請求項18之方法，其中一特定寫入序列需要寫入至該組態暫存器。
  20. 如請求項13之方法，其中各微控制器包括各可分配外部引腳之一周邊引腳選擇模組且該方法包括通過該周邊引腳選擇模組之一多工器選擇與該微控制器有關聯之複數個周邊裝置之一者之一輸出。
  21. 如請求項20之方法，其中各周邊引腳選擇模組經組態以僅藉由該相關微控制器控制。
  22. 如請求項20之方法，其中一外部引腳之一輸入功能可路由至一個以上周邊裝置或微控制器。
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