TWI645670B - 共模箝制裝置及其方法 - Google Patents

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TWI645670B
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Abstract

一種共模箝制裝置包含第一交流耦合電路、第二交流耦合電路、第一互補式聯合控制疊接對以及第二互補式聯合控制疊接對。第一交流耦合電路接收差動訊號的第一端位準，並根據偏壓電壓輸出第一耦合訊號。第二交流耦合電路接收差動訊號的第二端位準，並根據偏壓電壓輸出第二耦合訊號。第一互補式聯合控制疊接對根據第一耦合訊號和第二耦合訊號的聯合控制將差動訊號的第一端位準分流至直流節點。第二互補式聯合控制疊接對根據第一耦合訊號和第二耦合訊號的聯合控制將差動訊號的第二端位準分流至直流節點。

Description

共模箝制裝置及其方法
本案是關於一種共模箝制技術，特別是一種共模箝制裝置及其方法。
差動訊號被廣泛地使用於諸多應用中。差動訊號包含一第一端位準與一第二端位準。其中，差動訊號的數值為第一端位準的值和第二端位準的值之間的差值。第一端位準與第二端位準的均值被稱為該差動訊號的一共模訊號的數值。在差動電路中，共模訊號雖不攜載有用訊息，卻佔用了該差動電路之一部分的動態範圍。因此，共模訊號是應當被抑制的。共模箝制用以抑制差動電路的共模訊號。共模箝制通常需要去感測共模訊號的數值，並且基於感測得到的數值執行抑制。
本案揭露一種用以箝制共模訊號的共膜箝制裝置及其方法，且並不需要電路去感測共模訊號。
在一實施例中，一種共模箝制裝置包含：第一交流耦合電路，用以接收差動訊號的第一端位準，並根據偏壓電壓輸出第一耦合訊號；第二交流耦合電路，用以接收差動訊號的第二端位準，並根據偏壓電壓輸出第二耦合訊號；第一互補式聯合控制疊接對，用以根據第一耦合訊號與第二耦合訊號的聯合控制將差動訊號的第一端位準分流至直流節點；及第二互補式聯合控制疊接對，用以根據第一耦合訊號與第二耦合訊號的聯合控制將差動訊號的第二端位準分流至直流節點。
在一實施例中，一種共模箝制方法，包含：接收差動訊號的第一端位準與第二端位準；根據偏壓電壓耦合差動訊號的第一端位準為第一耦合訊號；根據偏壓電壓耦合差動訊號的第二端位準為第二耦合訊號；根據第一耦合訊號與第二耦合訊號的聯合控制利用第一互補式聯合控制疊接對將差動訊號的第一端位準分流至直流節點；以及根據第一耦合訊號與第二耦合訊號的聯合控制利用第二互補式聯合控制疊接對將差動訊號的第二端位準分流至直流節點。
本案是關於箝制裝置。儘管說明書中描述了數個被認為是實施本案的有利模式，但應理解本案可以諸多方式實現，且不應限於下述之特定實施例或實現下述特徵的特定方式。在其他情況下，公知細節將不再贅述或討論以避免模糊本案重點。
本領域具有通常知識者將理解在本揭露中所使用關於微電子的字詞與基本概念。例如，「電壓」、「訊號」、「差動訊號」、「共模」、「電容」、「電阻」、「電晶體」、「金氧半導體」、「P型金氧半導體」、「N型金氧半導體」、「交流」、「交流耦合」、「直流」、「源極」、「閘極」、「汲極」、「節點」、「接地節點」、「電源節點」、「並聯連接」及「疊接」。由於此些字詞與基本定義對於本領域具有通常知識者是顯而易見的，故於此不再詳細解釋。
在本揭露中，「DC」代表直流，「AC」代表交流，且「CM」代表共模。直流節點是一個具有實質上固定電壓的節點。特別的是，「VDD 」表示為電源節點的第一直流節點，且「VSS 」表示為接地節點的第二直流節點。此外，「VDC 」表示一直流節點，且此直流節點取決於上下文用以指稱電源節點「VDD 」或接地節點「VSS 」。
在本揭露中，訊號是指可動態變化的電壓。差動訊號包含第一端位準（元件符號附加有下標「+」）與第二端位準（元件符號附加有下標「-」）。差動訊號的共模位準則是藉由在下標中附加首字母縮略字「CM」來表示，且被定義為第一端位準與第二端位準的均值。舉例來說，差動訊號表示為「VX 」、差動訊號VX 的第一端位準表示為「VX+ 」、以及差動訊號VX 的第二端位準表示為「VX- 」。差動訊號VX 的共模位準則表示為「VXCM 」， 並且VXCM 由下式(1)定義。
(1)
本案揭示之共模箝制電路是用以箝制共模位準（即差動訊號VX 的共模位準）。共模箝制電路可用以承受共模位準上之大擾動，例如因突來之電磁干擾在共模位準上所造成的大擾動。於此，有兩種共模箝制電路的版本。第一版本被稱為一低壓側實施例，用以承受造成共模位準急速攀升的大擾動。第二版本被稱為一高壓側實施例，用以承受造成共模位準急速下降的大擾動。結合使用此二版本可提供完整保護以防止共模位準以任一種方式急遽變化的大擾動。
圖1為根據本案一實施例之共模箝制裝置的概要示意圖。共模箝制裝置100包含第一交流耦合電路101、第二交流耦合電路102、第一互補式聯合控制疊接對110以及第二互補式聯合控制疊接對120。第一交流耦合電路101用以根據偏壓電壓VB 耦合差動訊號VX 的第一端位準VX+ 為第一耦合訊號VC+ 。第二交流耦合電路102用以根據偏壓電壓VB 耦合差動訊號VX 的第二端位準VX- 為第二耦合訊號VC- 。第一互補式聯合控制疊接對110用以根據第一耦合訊號VC+ 和第二耦合訊號VC- 的聯合控制將第一端位準VX+ 分流至直流節點VDC 。第二互補式聯合控制疊接對120用以根據第一耦合訊號VC+ 和第二耦合訊號VC- 的聯合控制將第二端位準VX- 分流至直流節點VDC 。第一互補式聯合控制疊接對110包含並聯連接的二個疊接電路111、112，而第二互補式聯合控制疊接電路120包含並聯連接的另二個疊接電路121、122。四個疊接電路111、112、121、122的每一者包含被標示為「VS 」的源極腳位、被標示為「VD 」的汲極腳位、被標示為「VG1 」的第一閘極腳位以及被標示為「VG2 」的第二閘極腳位，共四個腳位。
對於疊接電路111（或疊接電路112），源極腳位VS 連接至直流節點VDC ，汲極腳位VD 連接至第一端位準VX+ ，第一閘極腳位VG1 連接至第二耦合訊號VC- （或第一耦合訊號VC+ ），且第二閘極腳位VG2 連接至第一耦合訊號VC+ （或第二耦合訊號VC- ）。對於疊接電路121（或疊接電路122），源極腳位VS 連接至直流節點VDC ，汲極腳位VD 連接至第二端位準VX- ，第一閘極腳位VG1 連接至第二耦合訊號VC- （或第一耦合訊號VC+ ），且第二閘極腳位VG2 連接至第一耦合訊號VC+ （或第二耦合訊號VC- ）。「聯合控制」一詞，對於四個疊接電路111、112、121、122中的每一者，是指第一閘極腳位VG1 和第二閘極腳位VG2 中的一者連接至第一耦合訊號VC+ ，而另一者連接至第二耦合訊號VC- 。其中，第一耦合訊號VC+ 耦合自第一端位準VX+ ，第二耦合訊號VC- 耦合自第二端位準VX- 。對於疊接電路111（或疊接電路121），第一閘極腳位VG1 連接至第二耦合訊號VC- ，且第二閘極腳位VG2 連接至第一耦合訊號VC+ 。對於疊接電路112（或疊接電路122），第一閘極腳位VG1 連接至第一耦合訊號VC+ ，且第二閘極腳位VG2 連接至第二耦合訊號VC- 。因此，疊接電路111（或疊接電路121）和疊接電路112（或疊接電路122）同是配置於聯合控制之拓墣，但在互補方法上有所不同。
圖1中的共模箝制裝置100可以低壓側實施例或高壓側實施例來實現。在低壓側實施例中，直流節點VDC 是指接地節點VSS ，且四個疊接電路111、112、121、122皆是使用N型金氧半導體（NMOS）電晶體構建而成。在高壓側實施例中，直流節點VDC 是指電源節點VDD ，且四個疊接電路111、112、121、122皆是使用P型金氧半導體（PMOS）電晶體構建而成。
圖2為交流耦合電路的示意圖。參照圖2，交流耦合電路200適合用以實施第一交流耦合電路101（或第二交流耦合電路102）。交流耦合電路200包含用以耦合第一端位準VX+ （或第二端位準VX- ）為第一耦合訊號VC+ （或第二耦合訊號VC- ）的電容C，以及用以耦合偏壓電壓VB 為第一耦合訊號VC+ （或第二耦合訊號VC- ）的電阻R。在第一端位準VX+ （或第二端位準VX- ）靜止的靜態情況下，第一耦合訊號VC+ （或第二耦合訊號VC- ）為靜止且相等於偏壓電壓VB 。在第一端位準VX+ （或第二端位準VX- ）變化的動態情況下，第一耦合訊號VC+ （或第二耦合訊號VC- ）隨著第一端位準VX+ （或第二端位準VX- ）相應變化。
圖3A為疊接電路在低壓側之一實施例的概要示意圖。參閱圖3A，疊接電路311適合用以實現圖1中共模箝制裝置的四個疊接電路111、112、121、122中的任一者。疊接電路311包含第一N型金氧半導體電晶體MN1以及第二N型金氧半導體電晶體MN2。第一N型金氧半導體電晶體MN1的源極端、閘極端和汲極端分別連接至源極腳位VS 、第一閘極腳位VG1 和內部節點312。第二N型金氧半導體電晶體MN2的源極端、閘極端和汲極端分別連接至內部節點312、第二閘極腳位VG2 和汲極腳位VD 。疊接電路311只有在第一閘極腳位VG1 的電壓和第二閘極腳位VG2 的電壓足夠高時可處於一高導通狀態。反之，疊接電路311處在一低導通狀態。
圖3B為疊接電路在高壓側之一實施例的概要示意圖。參閱圖3B，疊接電路321適合用以實現圖1中共模箝制裝置的四個疊接電路111、112、121、122中的任一者。疊接電路321包含第一P型金氧半導體電晶體MP1以及第二P型金氧半導體電晶體MP2。第一P型金氧半導體電晶體MP1的源極端、閘極端和汲極端分別連接至源極腳位VS 、第一閘極腳位VG1 和內部節點322。第二P型金氧半導體電晶體MP2的源極端、閘極端和汲極端分別連接至內部節點322、第二閘極腳位VG2 和汲極腳位VD 。疊接電路321只有在第一閘極腳位VG1 的電壓和第二閘極腳位VG2 的電壓足夠低時可處於一高導通狀態。反之，疊接電路321處在一低導通狀態。
復參閱圖1。在一靜態情況下，第一耦合訊號VC+ 因第一交流耦合電路101相等於偏壓電壓VB ，且第二耦合訊號VC- 因第二交流耦合電路102相等於偏壓電壓VB 。在一低壓側（或高壓側）實施例中，偏壓電壓VB 被設定，使得第一耦合訊號VC+ 和第二耦合訊號VC- 足夠低（或高）讓疊接電路111、112、121、122中任一者在靜態情況下處於一高導通狀態。每一個疊接電路111、112、121、122是由二個N型（或P型）金氧半導體電晶體構成，第一耦合訊號VC+ 與第二耦合訊號VC- 中之一者透過第一閘極腳位VG1 控制二個N型（或P型）金氧半導體電晶體中之一者的閘極端，且第一耦合訊號VC+ 與第二耦合訊號VC- 中之另一者透過第二閘極腳位VG2 控制二個N型（或P型）金氧半導體電晶體中之另一者的閘極端。舉例來說但不限於此，二個N型（或P型）金氧半導體電晶體可具有相同的閾值電壓，且偏壓電壓VB 被設定，使得偏壓電壓VB 與直流節點VDC 之間的差大致上等於閾值電壓，而此舉將使得四個疊接電路111、112、121、122在靜態情況下是處於低導通狀態。除非第一耦合訊號VC+ 和第二耦合訊號VC- 響應於造成第一耦合訊號VC+ 和第二耦合訊號VC- 急遽上升（或下降）的一共模擾動而在動態情況下急遽上升（或下降），不然四個疊接電路111、112、121、122會因聯合控制之拓墣而皆維持在低導通狀態下。當此情況發生時，四個疊接電路111、112、121、122皆進入高導通狀態以將第一端位準VX+ 和第二端位準VX- 向下（或向上）拉至接地節點VSS （或電源節點VDD ），從而抑制造成第一耦合訊號VC+ 和第二耦合訊號VC- 急遽上升（或下降）的共模擾動。
舉例來說，但不限於此，圖2中之電阻R可為200千歐姆（KOhm），且電容C可為5皮法拉（pF）；圖3A中的二N型金氧半導體電晶體MN1、MN2的通道寬/長可為100微米（μm）/250奈米（nm），其閾值電壓為600mV；圖3B的二P型金氧半導體電晶體MP1、MP2的通道寬/長可為200微米（μm）/250奈米（nm），其閾值電壓為600mV；對於低壓側實施例，圖1中的直流節點VDC 可為0伏特（V）且偏壓電壓VB 可為600毫伏特（mV）；以及對於高壓側實施例，圖1中的直流節點VDC 可為2.5伏特（V）且偏壓電壓VB 可為1.9伏特（V）。使用上述參數設定，四個疊接電路111、112、121、122在靜態情況下處於低導通狀態。
圖4為根據本案另一實施例所繪示之共模箝制裝置的示意圖。參閱圖4，共模箝制裝置400包含第一交流耦合電路401、第二交流耦合電路402、第三交流耦合電路403、第四交流耦合電路404、第一互補式聯合控制疊接對410以及第二互補式聯合控制疊接對420。第一交流耦合電路401用以根據偏壓電壓VB1 耦合差動訊號VX 的第一端位準VX+ 為第一耦合訊號VC1+ 。第二交流耦合電路402用以根據偏壓電壓VB2 耦合差動訊號VX 的第一端位準VX+ 為第二耦合訊號VC2+ 。第三交流耦合電路403用以根據偏壓電壓VB1 耦合差動訊號VX 的第二端位準VX- 為第三耦合訊號VC1- 。第四交流耦合電路404用以根據偏壓電壓VB2 耦合差動訊號VX 的第二端位準VX- 為第四耦合訊號VC2- 。第一互補式聯合控制疊接對410用以根據第一耦合訊號VC1+ 、第二耦合訊號VC2+ 、第三耦合訊號VC1- 和第四耦合訊號VC2- 的聯合控制將第一端位準VX+ 耦合至直流節點VDC 。第二互補式聯合控制疊接對420用以根據第一耦合訊號VC1+ 、第二耦合訊號VC2+ 、第三耦合訊號VC1- 和第四耦合訊號VC2- 的聯合控制將第二端位準VX- 耦合至直流節點VDC 。第一互補式聯合控制疊接對410包含並聯連接的二個疊接電路411、412，而第二互補式聯合控制疊接對420包含並聯連接的另二個疊接電路421、422。四個疊接電路411、412、421、422中的每一者具有四個腳位。此些腳位包含標示為「VS 」的源極腳位、被標示為「VD 」的汲極腳位、被標示為「VG1 」的第一閘極腳位以及被標示為「VG2 」的第二閘極腳位。對於疊接電路411（或疊接電路412），源極腳位VS 連接至直流節點VDC ，汲極腳位VD 連接至第一端位準VX+ ，第一閘極腳位VG1 連接至第三耦合訊號VC1- （或第一耦合訊號VC1+ ），且第二閘極腳位VG2 連接至第二耦合訊號VC2+ （或第四耦合訊號VC2- ）。對於疊接電路421（或疊接電路422），源極腳位VS 連接至直流節點VDC ，汲極腳位VD 連接至第二端位準VX- ，第一閘極腳位VG1 連接至第三耦合訊號VC1- （或第一耦合訊號VC1+ ），且第二閘極腳位VG2 連接至第二耦合訊號VC2+ （或第四耦合訊號VC2- ）。「聯合控制」一詞，對於四個疊接電路411、412、421、422的每一者，是指第一閘極腳位VG1 和第二閘極腳位VG2 中的一者連接自第一端位準VX+ 耦合來的訊號，而另一者連接自第二端位準VX- 耦合來的訊號。
對於疊接電路411（或疊接電路421），第一閘極腳位VG1 連接自第二端位準VX- 耦合來的第三耦合訊號VC1- ，而第二閘極腳位VG2 連接自第一端位準VX+ 耦合來的第二耦合訊號VC2+ 。對於疊接電路412（或疊接電路422），第一閘極腳位VG1 連接自第一端位準VX+ 耦合來的第一耦合訊號VC1+ ，而第二閘極腳位VG2 連接自第二端位準VX- 耦合來的第四耦合訊號VC2- 。因此，疊接電路411（或疊接電路421）和疊接電路412（或疊接電路422）同是配置於聯合控制之拓墣，但在互補方法中上所不同。四個交流耦合電路401、402、403、404可以圖2之交流耦合電路200（伴隨適當改變的訊號名稱，例如，以偏壓電壓VB1 或偏壓電壓VB2 取代偏壓電壓VB ，以第一耦合訊號VC1+ 或第二耦合訊號VC2+ 取代第一耦合訊號VC+ ，以及以第三耦合訊號VC1- 或第四耦合訊號VC2- 取代第二耦合訊號VC- ）來實現。四個疊接電路411、412、421、422可以圖3A中所示的疊接電路311在低壓側之一實施例來實現，或以圖3B中所示的疊接電路321在高壓側之一實施例來實現。相較於圖1所示的共模裝置100，圖4所示的共模箝制裝置400，其由於使用兩個單獨的偏壓電壓VB1 、VB2 ，四個疊接電路411、412、421、422在第一閘極腳位VG1 的偏壓電壓可設置成不同於在第二閘極腳位VG2 的偏壓電壓，因此具有更高的自由度可用於優化性能。然而，此優化的代價為需要較高的複雜度。舉例來說，但不限於此：在低壓側實施例中，所有的電晶體均具有600毫伏特的閾值電壓(threshold voltage)，直流節點VDC 可為0伏特，偏壓電壓VB1 可為600毫伏特，且偏壓電壓VB2 可為700毫伏特；在高壓側實施例中，直流節點VDC 可為2.5伏特，偏壓電壓VB1 可為1.9伏特，且偏壓電壓VB2 可為1.8伏特。使用上述參數設定，四個疊接電路411、412、421、422在靜態情況下處於低導通狀態，但因偏壓電壓VB2 的設置，可使四個疊接電路411、412、421、422在動態變化的環境下的反應更快，更快進入導通狀態。
圖5為根據本案一實施例所繪示之共模箝制方法的流程圖500。參閱圖5，共模箝制方法包含：接收差動訊號的第一端位準與第二端位準（步驟510）、根據偏壓電壓耦合差動訊號的第一端位準為第一耦合訊號（步驟520）、根據偏壓電壓耦合差動訊號的第二端位準為第二耦合訊號（步驟530）、根據第一耦合訊號與第二耦合訊號的聯合控制，並利用第一互補式聯合控制疊接對，分流差動訊號的第一端位準至直流節點（步驟540），以及根據第一耦合訊號與第二耦合訊號的聯合控制，並利用第二互補式聯合控制疊接對分流差動訊號的第二端位準至直流節點（步驟550）。
本案之技術內容已以較佳實施例揭示如上述，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神所做些許之更動與潤飾，皆應涵蓋於本案之範疇內，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧共模箝制裝置
101‧‧‧第一交流耦合電路
102‧‧‧第二交流耦合電路
111‧‧‧疊接電路
110‧‧‧第一互補式聯合控制疊接對
112‧‧‧疊接電路
120‧‧‧第二互補式聯合控制疊接對
121‧‧‧疊接電路
122‧‧‧疊接電路
200‧‧‧交流耦合電路
311‧‧‧疊接電路
312‧‧‧內部節點
321‧‧‧疊接電路
322‧‧‧內部節點
400‧‧‧共模箝制裝置
401‧‧‧第一交流耦合電路
402‧‧‧第二交流耦合電路
403‧‧‧第三交流耦合電路
404‧‧‧第四交流耦合電路
410‧‧‧第一互補式聯合控制疊接對
411‧‧‧疊接電路
420‧‧‧第二互補式聯合控制疊接對
412‧‧‧疊接電路
421‧‧‧疊接電路
422‧‧‧疊接電路
500‧‧‧流程圖
510-550‧‧‧步驟
MN1‧‧‧第一N型金氧半導體電晶體
C‧‧‧電容
MN2‧‧‧第二N型金氧半導體電晶體
R‧‧‧電阻
MP1‧‧‧第一P型金氧半導體電晶體
VB‧‧‧偏壓電壓
MP2‧‧‧第二P型金氧半導體電晶體
VB1‧‧‧偏壓電壓
VB2‧‧‧偏壓電壓
VC+‧‧‧第一耦合訊號
VC1+‧‧‧第一耦合訊號
VC2+‧‧‧第二耦合訊號
VC-‧‧‧第二耦合訊號
VC1-‧‧‧第三耦合訊號
VC2-‧‧‧第四耦合訊號
VD‧‧‧汲極腳位
VDC‧‧‧直流節點
VDD‧‧‧電源節點
VG1‧‧‧第一閘極腳位
VG2‧‧‧第二閘極腳位
VS‧‧‧源極腳位
VSS‧‧‧接地節點
VX‧‧‧差動訊號
VX+‧‧‧第一端位準
VX-‧‧‧第二端位準
圖1為根據本案一實施例所繪示之共模箝制裝置的示意圖。 圖2為交流耦合電路的示意圖。 圖3A為疊接電路在一低壓側實施例的示意圖。 圖3B為疊接電路在一高壓側實施例的示意圖。 圖4為根據本案另一實施例所繪示之共模箝制裝置的示意圖。 圖5為根據本案一實施例所繪示之共模箝制方法的流程圖。

Claims (10)

  1. 一種共模箝制裝置，包含：一第一交流耦合電路，用以接收一差動訊號的一第一端位準，並根據一偏壓電壓輸出一第一耦合訊號；一第二交流耦合電路，用以接收該差動訊號的一第二端位準，並根據該偏壓電壓輸出一第二耦合訊號；一第一互補式聯合控制疊接對，用以根據該第一耦合訊號和該第二耦合訊號的一聯合控制將具有該差動訊號的該第一端位準之節點上的電流分流至一直流節點；及一第二互補式聯合控制疊接對，用以根據該第一耦合訊號和該第二耦合訊號的該聯合控制將具有該差動訊號的該第二端位準之節點上的電流分流至該直流節點。
  2. 如請求項1所述的共模箝制裝置，其中該第一互補式聯合控制疊接對包含並聯連接的一第一疊接電路與一第二疊接電路，且該第二互補式聯合控制疊接對包含並聯連接的一第三疊接電路與一第四疊接電路。
  3. 如請求項2所述的共模箝制裝置，其中該第一疊接電路、該第二疊接電路、該第三疊接電路與該第四疊接電路中的每一者包含：一源極接腳，連接該直流節點；一汲極接腳，連接該差動訊號的該第一端位準或該第二端位準；一第一閘極接腳，連接該第一耦合訊號與該第二耦合訊號中的一者；及 一第二閘極接腳，連接該第一耦合訊號與該第二耦合訊號中的另一者。
  4. 如請求項3所述的共模箝制裝置，其中該第一疊接電路、該第二疊接電路、該第三疊接電路與該第四疊接電路中的每一者更包含：一第一金氧半導體電晶體，包含一第一源極端、一第一閘極端與一第一汲極端，該第一源極端連接至該源極接腳，該第一閘極端連接至該第一閘極接腳，該第一汲極端連接至一內部節點；及一第二金氧半導體電晶體，包含一第二源極端、一第二閘極端與一第二汲極端，該第二源極端連接至該內部節點，該第二閘極端連接至該第二閘極接腳，該第二汲極端連接至該汲極接腳；其中，該第一金氧半導體電晶體與該第二金氧半導體電晶體為相同類型之電晶體。
  5. 如請求項4所述的共模箝制裝置，其中該偏壓電壓被設置以使該第一金氧半導體電晶體與該第二金氧半導體電晶體在靜態情況下處於低導通狀態。
  6. 一種共模箝制方法，包含：接收一差動訊號的一第一端位準與一第二端位準；根據一偏壓電壓耦合該差動訊號的該第一端位準為一第一耦合訊號；根據該偏壓電壓耦合該差動訊號的該第二端位準為一第二耦合訊號； 根據該第一耦合訊號與該第二耦合訊號的一聯合控制利用一第一互補式聯合控制疊接對分流具有該差動訊號的該第一端位準之節點上的電流至一直流節點；及根據該第一耦合訊號與該第二耦合訊號的該聯合控制利用一第二互補式聯合控制疊接對分流具有該差動訊號的該第二端位準之節點上的電流至該直流節點。
  7. 如請求項6所述的共模箝制方法，其中該第一互補式聯合控制疊接對包含並聯連接的一第一疊接電路與一第二疊接電路，且該第二互補式聯合控制疊接對包含並聯連接的一第三疊接電路與一第四疊接電路。
  8. 如請求項7所述的共模箝制方法，其中該第一疊接電路、該第二疊接電路、該第三疊接電路與該第四疊接電路分別包含：一源極接腳，連接該直流節點；一汲極接腳，連接該差動訊號的該第一端位準或該第二端位準；一第一閘極接腳，連接該第一耦合訊號與該第二耦合訊號中的一者；及一第二閘極接腳，連接該第一耦合訊號與該第二耦合訊號中的另一者。
  9. 如請求項8所述的共模箝制方法，其中該第一疊接電路、該第二疊接電路、該第三疊接電路與該第四疊接電路分別更包含： 一第一金氧半導體電晶體，包含一第一源極端、一第一閘極端與一第一汲極端，該第一源極端連接至該源極接腳，該第一閘極端連接至該第一閘極接腳，該第一汲極端連接至一內部節點；及一第二金氧半導體電晶體，包含一第二源極端、一第二閘極端與一第二汲極端，該第二源極端連接至該內部節點，該第二閘極端連接至該第二閘極接腳，該第二汲極端連接至該汲極接腳；其中，該第一金氧半導體電晶體與該第二金氧半導體電晶體為相同類型之電晶體。
  10. 如請求項9所述的共模箝制方法，其中該偏壓電壓被設置以使該第一金氧半導體電晶體與該第二金氧半導體電晶體在靜態情況下處於低導通狀態。
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