TWI645512B - 薄膜電晶體基板及其製備方法 - Google Patents
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Abstract
本發明提供一種薄膜電晶體基板，其包括基板及形成於基板上的至少一個薄膜電晶體，每一個薄膜電晶體包括通道層、形成於通道層上間隔設置的源極和汲極；所述源極、所述汲極與所述通道層之間設置有歐姆接觸層，所述歐姆接觸層和所述通道層的材質均為含鋅的金屬氧化物；所述歐姆接觸層的鋅原子個數含量百分比高於0.65，所述通道層的鋅原子個數含量百分比低於0.35。本發明還提供一種薄膜電晶體基板的製備方法。本發明的薄膜電晶體基板能夠減小通道層與源、汲極之間的電阻，使得通道層與源、汲極之間能夠具有良好的電性連接。
Description
本發明涉及一種薄膜電晶體基板以及薄膜電晶體基板的製備方法。
薄膜電晶體(Thin Film Transistor，TFT)作為開關元件已被廣泛應用於感測器、顯示或觸控等領域。薄膜電晶體基板通常具有基底及形成於該基底上的複數個薄膜電晶體，薄膜電晶體一般包括通道層和形成在通道層上的互相分離源極、汲極，而減少通道層與源極、汲極之間的電阻，使得通道層與源極、汲極之間能夠具有良好的電性連接，增進顯示品質，為目前業界亟需解決的問題之一。
鑒於此，有必要提供一種性能較好的薄膜電晶體基板。
一種薄膜電晶體基板，其包括基板及形成於基板上的至少一個薄膜電晶體，每一個薄膜電晶體包括通道層、形成於通道層上間隔設置的源極和汲極；所述源極、所述汲極與所述通道層之間設置有歐姆接觸層，所述歐姆接觸層和所述通道層的材質均為含鋅的金屬氧化物；所述歐姆接觸層的鋅原子個數含量百分比高於0.65，所述通道層的鋅原子個數含量百分比低於0.35。
一種薄膜電晶體基板的製備方法：
提供一基板；在所述基板上依次形成通道層和歐姆接觸層，所述歐姆接觸層和所述通道層均包括含鋅的金屬氧化物；所述歐姆接觸層的鋅原子個數含量百分比高於0.65，所述通道層的鋅原子個數含量百分比低於0.35；在歐姆接觸層上形成導電層；部分蝕刻導電層與歐姆接觸層形成貫穿所述導電層與所述歐姆接觸層的溝槽，在歐姆接觸層上形成間隔設置的源極和汲極。
相較於習知技術，本發明的薄膜電晶體基板的歐姆接觸層和通道層均包括包含鋅原子的金屬氧化物，能夠減小通道層與源、汲極之間的電阻，使得通道層與源、汲極之間能夠具有良好的電性連接，增進顯示品質。
1‧‧‧薄膜電晶體基板
10‧‧‧畫素單元
100‧‧‧TFT元件
101‧‧‧基底
102‧‧‧閘極
103‧‧‧閘極絕緣層
104‧‧‧通道層
1041‧‧‧半導體層
105‧‧‧歐姆接觸層
1051‧‧‧金屬氧化物層
1061‧‧‧源極
1062‧‧‧汲極
107‧‧‧阻擋層
108‧‧‧溝槽
109‧‧‧光致抗蝕層
111‧‧‧閘極線
112‧‧‧數據線
120‧‧‧畫素電極
106‧‧‧第二導電層
圖1係本發明較佳實施例的薄膜電晶體基板的電路結構示意圖。
圖2係本發明較佳實施例的薄膜電晶體的局部平面結構示意圖。
圖3係圖2沿III-III剖面線剖開的剖面結構示意圖(第一實施例薄膜電晶體的剖面)。
圖4係圖3的IV部分通過電子顯微鏡獲得的微觀放大圖。
圖5係圖3的V部分通過電子顯微鏡獲得的微觀放大圖。
圖6係圖2沿VI-VI剖面線剖開的剖面結構示意圖。
圖7係本發明第二實施例的薄膜電晶體的剖面結構示意圖。
圖8~圖11係本發明第一實施例提供的薄膜電晶體基板的製備方法的剖面示意圖。
附圖中示出了本發明的實施例，本發明可以通過多種不同形式實現，而並不應解釋為僅局限於這裡所闡述的實施例。相反，提供這些實施例係為了使本發明更為全面和完整的公開，並使本領域的技術人員更充分地瞭解本發明的範圍。為了清晰可見，在圖中，層和區域的尺寸被放大了。
請一併參考圖1和圖2，圖1係本發明較佳實施例的薄膜電晶體陣列基板的電路結構示意圖，圖2係本發明較佳實施例的薄膜電晶體的局部平面結構示意圖。本發明較佳實施例的薄膜電晶體基板1，其包括多條閘極線111和多條資料線112相互交叉形成網狀。所述閘極線111和資料線112定義矩陣排列的複數個畫素單元10。在本實施例中，薄膜電晶體基板1應用於一顯示裝置中(圖未示)，但不限於此，在其他實施例中，薄膜電晶體基板1亦可應用於指紋識別裝置中。每個畫素單元10包括至少一個TFT元件100和至少一個畫素電極120。每個TFT元件100包括一個閘極102以及一對可相互切換功能的源極1061和汲極1062。畫素電極120可與公共電極(圖未示)配合用於驅動顯示裝置的液晶旋轉(圖未示)。畫素電極120與TFT元件100的源極1061或者汲極1062連接，在本實施例中，畫素電極120與汲極1062連接。TFT元件100作為開關，選擇性地控制畫素電極120的開與關，由此控制進入畫素電極區域的電荷載體的流量(比如電子)。
閘極線111電性連接所述TFT元件100的閘極102；資料線112與源極1061和汲極1062之一連接，在本實施例中，資料線112電性連接所述TFT元件100的源極1061。請一併參考圖3，圖3係圖2沿III-III剖面線剖開的剖面結構示意圖(第一實施例薄膜電晶體的剖面)。薄膜電晶體基板1包括基底101。TFT元件100形成於所述基底101上並包括依次形成於基底101上的所述閘極102、閘極絕緣層103、通道層104和歐姆接觸層105，TFT元件
100還包括形成於歐姆接觸層105上且間隔設置的所述源極1061和所述汲極1062。所述源極1061和汲極1062之間具有一溝槽108，所述溝槽108貫穿所述歐姆接觸層105使所述通道層104露出。由溝槽108的開口端至溝槽108的槽底(或者通道層104)方向，所述溝槽108逐漸變細。在本實施例中，所述汲極1062沿歐姆接觸層105和通道層104的遠離溝槽108的一側延伸覆蓋到該閘極絕緣層103，並和通道層104直接接觸。
請一併參考圖2和圖6，圖6係圖2沿IV-IV剖面線剖開的剖面結構示意圖。如圖6所示，在本實施例中，資料線112直接形成在閘極絕緣層103上，亦就是說，資料線112並不形成在通道層104和歐姆接觸層105上方。
所述基底101的材料為透明的玻璃、透明的石英或透明的塑膠。在其他的實施例中，所述基底101的材料可為陶瓷或矽。進一步地，所述基底101的材料可以係柔性的。在一實施例中，所述基底101包括聚醚碸(PES)、聚萘二甲酸乙二酯(PEN)、聚乙烯(PE)、聚醯亞胺(PI)、聚氯乙烯(PVC)、聚對苯二甲酸乙二醇酯(PET)中的一種或一種以上。
所述閘極102和閘極線111可由同一第一導電層蝕刻形成(圖未示)，所述第一導電層的材料可選自鋁(Al)、銀(Ag)、金(Au)、鈷(Co)、鉻(Cr)、銅(Cu)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、釹(Nd)、鈀(Pd)、鉑(Pt)、鈦(Ti)、鎢(W)、和鋅(Zn)中的至少一種。在其他實施例中，所述第一導電層的材料可為透明導電材料，如選自氧化銦錫(ITO)和氧化鋁鋅(AZO)中的一種或一種以上。
所述源極1061和汲極1062與資料線112可由同一第二導電層106蝕刻形成，可選自鋁(Al)、銀(Ag)、金(Au)、鈷(Co)、鉻(Cr)、銅(Cu)、銦(In)、錳(Mn)、鉬(Mo)、鎳(鎳)、釹(Nd)、(pd)鈀、鉑(Pt)、鈦(Ti)、鎢(W)、和鋅(Zn)中的至少一種。在本實施例中，第二導電層106的材料為銅。閘極
絕緣層103可以保護閘極102且能夠避免閘極102與薄膜電晶體基板1的其他部分電連接造成短路。閘極絕緣層103可以選自氧化矽(SiOx)，氮化矽(SiNx)、氧氮化矽(SiOxNy)、氧化鋁(AlOx)、氧化釔(Y2O3)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氮化鋁(AlN)、鋁氮氧化物(AINO)、氧化鈦(TiOx)、鈦酸鋇(BaTiO3)、和鈦酸鉛(PbTiO3)等電絕緣材料中的至少一種。本實施例中，所述閘極絕緣層103可為單層結構，但不限於單層結構。在其他的實施中，所述閘極絕緣層103可為雙層或雙層以上的結構。
在本實施例中，所述通道層104的材質為含鋅(Zn)的金屬氧化物半導體材料。所述含鋅的金屬氧化物半導體材料可以選擇呈非晶狀、晶體狀、或多晶狀材料中的一種。可選地，在其他實施例中，所述通道層104還可以包括銦(In)、錫(Sn)、鎵(Ga)、鉿(Hf)中的至少一種的金屬氧化物，如銦-鎵-鋅氧化物(IGZO)、銦-鋅-錫氧化物(IZTO)和銦-鋁-鋅氧化物(IAZO)。
在本實施例中，所述通道層104為銦-鎵-鋅氧化物(IGZO)。IGZO既具有較高的薄膜均勻性和電子遷移率(比如，通過調節其化合物的比例，實現電子遷移率大於10cm2v-1s-1及低洩露電流)，應用範圍廣。IGZO的高電子遷移率和低洩露的特點可以使其在裝置中最小化並增加顯示解析度。
所述歐姆接觸層105的材質為金屬氧化物材料，優選地，所述歐姆接觸層105為含鋅的氧化物材料，比如銦-鋅氧化物(IZO)，鎵-鋅氧化物(GZO)，氧化鋁鋅(AZO)。在本實施例中，所述歐姆接觸層105的材質為IZO。相較於IZO,IGZO由於含有鎵(Ga)，因此其阻抗大於IZO，而IZO相較於源極1061和汲極1062阻抗較小。由於歐姆接觸層105的阻抗介於通道層104和源極1061、汲極1062之間，因此歐姆接觸層105可降低源極1061和汲極1062與通道層104之間的接觸阻抗，能夠使源極1061和汲極1062與通道層
104之間具有更高的電子遷移率，使載流子更容易地注入通道層104，使源極1061和汲極1062與通道層104之間的電流更大。
請一併參考圖4和圖5，圖4係圖3的IV部分通過電子顯微鏡獲得的微觀放大圖，圖5係圖3的V部分通過電子顯微鏡獲得的微觀放大圖。在本實施例中，歐姆接觸層105與通道層104的材質均為金屬氧化物，使得歐姆接觸層105與通道層104可在同一道成膜工序中製作，而通道層104不必接觸到空氣，因此被歐姆接觸層105覆蓋的通道層104的表面區域不會結合有其他雜質而產生表面缺陷。所述歐姆接觸層105與通道層104可在同一道成膜工序中製作，可減少歐姆接觸層105與通道層104之間的表面缺陷，使歐姆接觸層105與通道層104之間的阻抗變小。
由於銦的蝕刻速率明顯比鋅的蝕刻速率慢(例如採用相同的蝕刻液，如以一定比例的磷酸、硝酸和醋酸混合的蝕刻液)，銦和鋅以一定比例組成可以使通道層104或歐姆接觸層105的性能和加工性能均達到較佳。在本實施例中，所述通道層104的材質為IGZO，所述通道層104的鋅原子個數含量百分比低於0.35，通道層104的銦原子的個數含量與鋅原子的個數含量比(In：Zn；R1)約為1~2。所述歐姆接觸層105的材質為IZO，所述歐姆接觸層105的鋅原子個數含量百分比高於0.65，所述歐姆接觸層105的銦原子的個數含量與鋅原子的個數含量比(In：Zn；R2)約為0.45~0.7。因此，採用同一蝕刻液進行蝕刻時，所述通道層104相對比所述歐姆接觸層105較難蝕刻。
請參考圖7，圖7係本發明第二實施例的薄膜電晶體的剖面結構示意圖。為了描述方便，本實施例中的元件符號沿用第一實施例的元件符號，本實施例中的元件與第一實施例的元件相同的結構或功能的描述不重複累述。
本實施例的薄膜電晶體與第一實施例的薄膜晶體的區別在於：在歐姆接觸層105與源極1061、汲極1062之間還設置一阻擋層107。所述阻擋層107的材質包括鈦(Ti)、鉬(Mo)等金屬。阻擋層107可以防止源極1061、汲極1062中的材料擴散至歐姆接觸層105，影響TFT元件100的性能。所述溝槽108同時貫穿所述阻擋層107。
請參考圖8~圖10，圖8~圖10係本發明第一實施例提供的薄膜電晶體基板的製備方法的剖面示意圖。本發明還提供一種薄膜電晶體基板1的製備方法：
步驟一：請參考圖8，提供一基底101，在該基底101上形成一第一導電層並圖案化該第一導電層經形成閘極102；在閘極102上依次形成閘極絕緣層103、半導體層1041、金屬氧化物層1051。半導體層1041與金屬氧化物層1051的材質均為金屬氧化物。
步驟二：請參見圖9，同時部分蝕刻半導層1041與金屬氧化物層1051，使閘極絕緣層103露出。蝕刻後的半導層1041形成為通道層104；蝕刻後的金屬氧化物層1051形成為歐姆接觸層105。由於用於形成歐姆接觸層105的金屬氧化物層1051的銦原子的個數含量與鋅原子的個數含量比(R2，0.45~0.7)低於用於形成通道層104的半導層1041的銦原子的個數含量與鋅原子的個數含量比(R1，1~2)，因此。蝕刻後的金屬氧化物層1051和半導層1041可以形成呈一定角度傾斜的側壁。
具體地，在部分蝕刻半導層1041與金屬氧化物層1051，使閘極絕緣層103露出的時候，可以採用以一定比例的磷酸、硝酸和醋酸混合的蝕刻液，亦可以採用草酸，但不限於此。
步驟三：請參考圖10-11，在歐姆接觸層105上形成一第二導電層106，再對所述第二導電層及歐姆接觸層105進行部分蝕刻形成一溝槽108貫穿所述第二導電層及歐姆接觸層105，直到暴露出部分通道層104。
所述第二導電層106經蝕刻後形成相互間隔的源極1061和汲極1062。在本實施例中，由於通道層104和歐姆接觸層105係一同蝕刻形成的，因此在形成源極1061和汲極1062時，所述汲極1062會沿歐姆接觸層105和通道層104的遠離溝槽108的側面延伸，並和通道層104直接接觸。
所述蝕刻形成溝槽108的步驟具體包括：將一光致抗蝕層109覆蓋在所述第二導電層的上方；之後，利用一光罩(圖未示)對光致抗蝕層109進行曝光顯影，以形成圖案化的光致抗蝕層109，蝕刻可以採用濕法蝕刻，亦可以採用幹蝕刻，可使用本領域習知的合適的蝕刻液，比如以另一一定比例磷酸、硝酸和醋酸混合的蝕刻液(該另一一定比例下的蝕刻液可以蝕刻第二導電層和歐姆接觸層105，但基本不會蝕刻通道層104)，對所述第二導電層及歐姆接觸層105進行部分蝕刻。所述蝕刻液將蝕刻第二導電層(金屬材質)和歐姆接觸層105(鋅原子個數含量百分比高於0.65的金屬氧化物材質)。由於第二導電層(金屬材質)的蝕刻速率高於歐姆接觸層105(金屬氧化物材質)，因此，在蝕刻所述第二導電層與歐姆接觸層105時，可形成沿溝槽108遠離基底101的方向指向靠近基底101的方向，尺寸逐漸變細的溝槽108。另外，由於通道層104的銦原子的個數含量與鋅原子的個數含量比(1~2)較高(遠高於歐姆接觸層的銦原子的個數含量與鋅原子的個數含量比)，因此，在蝕刻形成溝槽108的時候，蝕刻液基本不會蝕刻通道層104。可選地，所述光罩為半色調網點光罩(Halftone mask)。
可以理解的，薄膜電晶體基板1的製備方法還包括形成畫素電極、鈍化層(圖未示)等的步驟，以完成薄膜電晶體基板1的製備。
以上實施例僅用以說明本發明的技術方案而非限制，儘管參照較佳實施對本發明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或等同替換，而不脫離本發明技術方案的精神和範圍。
Claims (11)
- 一種薄膜電晶體基板，其包括基板及形成於基板上的至少一個薄膜電晶體，每一個薄膜電晶體包括通道層、形成於通道層上間隔設置的源極和汲極；所述源極與所述通道層之間以及所述汲極與所述通道層之間均設置有歐姆接觸層，其改良在於：所述歐姆接觸層和所述通道層的材質均為含鋅的金屬氧化物；所述歐姆接觸層的鋅原子個數含量百分比高於0.65，所述通道層的鋅原子個數含量百分比低於0.35。
- 如請求項1所述的薄膜電晶體基板，其中：所述源極和汲極中至少一者延伸與所述通道層直接接觸。
- 如請求項1所述的薄膜電晶體基板，其中：所述源極和所述汲極之間形成有一溝槽以使所述源極和所述汲極得以間隔設置，該溝槽延伸貫穿所述歐姆接觸層；沿所述溝槽的開口端至所述溝槽的槽底方向，所述溝槽逐漸變細。
- 如請求項3所述的薄膜電晶體基板，其中：所述歐姆接觸層與所述源極之間和所述歐姆接觸層與所述汲極之間還包括一阻擋層，所述阻擋層用於防止所述源極、汲極的材料向所述歐姆接觸層擴散，所述溝槽貫穿所述阻擋層。
- 如請求項1所述的薄膜電晶體基板，其中：所述通道層還包括銦原子，所述通道層的銦原子的個數含量與鋅原子的個數含量比為1~2。
- 如請求項5所述的薄膜電晶體基板，其中：所述通道層包括銦鋅鎵氧化物。
- 如請求項1所述的薄膜電晶體基板，其中：所述歐姆接觸層還包括銦原子，所述歐姆接觸層的銦原子的個數含量與鋅原子的個數含量比為0.45~0.7。
- 如請求項7所述的薄膜電晶體基板，其中：所述歐姆接觸層包括氧化銦鋅。
- 一種薄膜電晶體基板的製備方法：提供一基板；在所述基板上依次形成通道層和歐姆接觸層，所述歐姆接觸層和所述通道層均包括含鋅的金屬氧化物；所述歐姆接觸層的鋅原子個數含量百分比高於0.65，所述通道層的鋅原子個數含量百分比低於0.35；在歐姆接觸層上形成導電層；部分蝕刻導電層與歐姆接觸層形成貫穿所述導電層與所述歐姆接觸層的溝槽，在歐姆接觸層上形成間隔設置的源極和汲極。
- 如請求項9所述的薄膜電晶體基板的製備方法，其中：所述歐姆接觸層和所述通道層均含有銦原子，所述歐姆接觸層的銦原子的個數含量與鋅原子的個數含量比為0.45~0.7；所述通道層的銦原子的個數含量與鋅原子的個數含量比為1~2。
- 如請求項9所述的薄膜電晶體基板的製備方法，其中：在形成歐姆接觸層之後形成第二導電層之前，形成一阻擋層；並在蝕刻第二導電層與歐姆接觸層時一併蝕刻所述阻擋層形成溝槽。
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