TWI644547B - 用於爲交叉截剪器進行決策回饋等化之系統及方法 - Google Patents

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Abstract

本發明揭示一種用於為一交叉截剪器進行決策回饋等化之系統及方法。一串列接收器包含一資料截剪器及一交叉截剪器，且以複數個資料權重來為該資料截剪器實施決策回饋等化。該串列接收器亦使用交叉權重來為該交叉截剪器實施決策回饋等化，該等交叉權重係內插於該等資料權重之對應對之間。該等交叉權重可藉由任何適合之內插方法來形成，包含線性內插法、三次內插法、或樣條內插法。

Description

用於為交叉截剪器進行決策回饋等化之系統及方法 【優先權聲明】
本申請案主張於2014年5月1日提出申請且名稱為「經由調整交叉截剪器之展開臨限值來改良邊緣等化(IMPROVED EDGE EQUALIZATION VIA ADJUSTMENT OF UNROLL THRESHOLD FOR CROSSING SLICER)」之第61/987,402號美國臨時申請案之優先權及權利，該美國臨時申請案之全部內容以引用方式併入本文中。
以下說明係關於經由一非理想(例如，有損)頻道傳輸數位資料，且更具體而言，係關於一種用於減輕一交叉截剪器(crossing slicer)中之符碼間干擾(inter-symbol interference)之預測性決策回饋等化器(predictive decision feedback equalizer)，該符碼間干擾係由經由一非理想頻道進行傳輸而引起。
高速數位資料鏈路可能會遭受符碼間干擾，在其中傳輸頻道中存在損耗、反射、或其他缺陷之情形中尤其如此。符碼間干擾可具有使在一給定時脈循環期間接收之訊號包含如下二者之一線性組合的影響： (i)在對應時脈循環期間在發射器處發射之位元，以及(ii)在若干前面之時脈循環期間發射之位元。可使用一種稱作決策回饋等化(decision feedback equalization；DFE)之技術來減輕符碼間干擾之影響，該技術涉及在每一時脈循環期間在取樣點處以在若干前面之時脈循環期間所接收位元之一線性組合來校正所接收訊號。
一串列接收器可包含二個截剪器，例如，一資料截剪器(data slicer)及一交叉截剪器。可藉由根據先前所接收位元及一頻道特性模型計算之分支的一和來校正由資料截剪器接收之串列訊號。可使用一種稱作預測性決策回饋等化(predictive decision feedback equalization；預測性DFE，其亦可稱作推測性(speculative)DFE或循環展開式(loop-unrolled)DFE)之技術來產生根據最近所接收位元(或「最後一個位元」)得出之校正值(其稱作第一資料分支)，在該技術中，計算二個校正項，其中一個項與最後一個位元中之一所接收1對應，且一個項與最後一個位元中之一所接收0對應；然後，一旦獲得該最後一個位元之一二進制值，便使用一多工器(multiplexer；MUX)來選擇此二個校正項其中之適當一者。可對由交叉截剪器接收之串列訊號執行一類似校正，但資料截剪器之分支可能並不提供一對交叉截剪器所需校正之一準確估計，乃因交叉截剪器係在與該資料截剪器不同之時間點處進行取樣。因此，需要一種用於使對一交叉截剪器中之符碼間干擾之減輕得到改良的系統。
本發明實施例之態樣係關於一種用於為一交叉截剪器進行決策回饋等化之系統及方法。一串列接收器包含一資料截剪器及一交叉截剪器，且以複數個資料權重(data weight)來為該資料截剪器實施決策回 饋等化。該串列接收器亦使用交叉權重來為該交叉截剪器實施決策回饋等化，該等交叉權重(crossing weight)係內插於該等資料權重之對應對之間。該等交叉權重可藉由任何適合之內插方法來形成，包含線性內插法(linear interpolation)、三次內插法(cubic interpolation)、或樣條內插法(spline interpolation)。
根據本發明之一實施例，提供一種用於操作一數位鏈路之方法，該方法包含：藉由一資料截剪器及一資料決策回饋等化器(decision feedback equalizer；DFE)處理一輸入訊號，該資料決策回饋等化器包含複數個資料權重；以及藉由一交叉截剪器及一交叉決策回饋等化器處理該輸入訊號，該交叉決策回饋等化器包含複數個交叉權重，該等交叉權重其中之一交叉權重等於一在該等資料權重其中之一第一資料權重與該等資料權重其中之一第二資料權重之間內插之值。
在一實施例中，該值係內插於該第一資料權重與該第二資料權重之間。
在一實施例中，該值係藉由階數大於1之多項式內插法(polynomial interpolation)而內插於該第一資料權重與該第二資料權重之間。
在一實施例中，該值係藉由三次內插法而內插於該第一資料權重與該第二資料權重之間。
在一實施例中，該值係藉由樣條內插法而內插於該第一資料權重與該第二資料權重之間。
在一實施例中，該方法包含：以該交叉截剪器之輸出來控 制一局部時脈(local clock)之一相位。
在一實施例中，該方法包含：以該交叉截剪器之該輸出來控制一局部時脈之一頻率。
在一實施例中，該藉由該資料截剪器及該資料決策回饋等化器處理該輸入訊號之步驟包含：根據複數個先前所接收位元值及該等資料權重形成複數個資料分支(data tap)，且該藉由該交叉截剪器及該交叉決策回饋等化器處理該輸入訊號之步驟包含：根據該等先前所接收位元值及該等交叉權重形成複數個交叉分支(crossing tap)。
在一實施例中，該藉由該資料截剪器及該資料決策回饋等化器處理該輸入訊號之步驟更包含：將該資料截剪器之一偏移(offset)設定為一資料分支之一值，且該藉由該交叉截剪器及該交叉決策回饋等化器處理該輸入訊號之步驟更包含：將該交叉截剪器之一偏移設定為一交叉分支之一值。
根據本發明之一實施例，提供一種用於接收串列資料之系統，該系統包含：一資料截剪器；一資料決策回饋等化器(DFE)，具有複數個資料權重；一交叉截剪器；以及一交叉決策回饋等化器，具有複數個交叉權重，該等交叉權重其中之一交叉權重等於一在該等資料權重其中之一第一資料權重與該等資料權重其中之一第二資料權重之間內插之值。
在一實施例中，該值等於一基於該第一資料權重及該第二資料權重、藉由線性內插法而內插之值。
在一實施例中，該值等於一基於該第一資料權重、該第二資料權重、及一第三資料權重、藉由線性內插法而內插之值。
在一實施例中，該值等於一藉由階數大於1之多項式內插法而內插之值。
在一實施例中，該值等於一藉由三次內插法而內插之值。
在一實施例中，該值等於一藉由樣條內插法而內插之值。
在一實施例中，該資料截剪器及該交叉截剪器其中之每一截剪器皆包含一差動對(differential pair)，該差動對具有一差動輸出且包含一第一電晶體及一第二電晶體，其中該差動對之該差動輸出連接至該資料截剪器之差動輸出。
在一實施例中，該資料截剪器及該交叉截剪器其中之每一截剪器更包含一具有正回饋之比較器，該比較器包含一第三電晶體及一第四電晶體且具有一差動輸出，該差動輸出連接至該差動對之該差動輸出。
在一實施例中，一第五電晶體連接至該第一電晶體之一源極及該第二電晶體之一源極，以控制該第一電晶體及該第二電晶體之一總源極電流。
在一實施例中，一第六電晶體連接至該第三電晶體之一源極及該第四電晶體之一源極，以控制該第三電晶體及該第四電晶體之一總源極電流。
在一實施例中，各該下列諸項皆係為一n通道金屬氧化物場效電晶體(n-channel metal-oxide field effect transistor)：該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、及該第六電晶體。
110‧‧‧方形脈衝
115‧‧‧非理想頻道
120‧‧‧(類比)串列訊號
210‧‧‧資料截剪器
220‧‧‧儲存電路
230‧‧‧位元訊號/位元輸出
240‧‧‧分支產生器
305‧‧‧截剪器
310‧‧‧截剪器
315‧‧‧多工器
420‧‧‧電流數位至類比轉換器
425‧‧‧權重選擇電晶體
430‧‧‧電流源
435‧‧‧極性選擇電晶體
440‧‧‧極性選擇電晶體
801‧‧‧第一n通道金屬氧化物場效電晶體
802‧‧‧第二n通道金屬氧化物場效電晶體
803‧‧‧第三n通道金屬氧化物場效電晶體
804‧‧‧第四n通道金屬氧化物場效電晶體
805‧‧‧第五n通道金屬氧化物場效電晶體
806‧‧‧第六n通道金屬氧化物場效電晶體
810‧‧‧差動對
815‧‧‧再生比較器
817‧‧‧互補時脈輸入
820‧‧‧共同節點
822‧‧‧電流源
905‧‧‧顯示器
910‧‧‧定時控制器
915‧‧‧驅動器積體電路
920‧‧‧非理想頻道
C0‧‧‧值
C1‧‧‧殘數/權重/分支值/偏移
C2‧‧‧殘數/權重/分支值
C3‧‧‧權重
-C1‧‧‧權重之相反數/偏移
h1‧‧‧第一分支資料權重
h1_new‧‧‧第一分支交叉權重
Q0~Q4‧‧‧殘數/交叉權重
TX‧‧‧串列發射器
參照說明書、申請專利範圍及附圖，將會瞭解及理解本發明之此等以及其他特徵及優點，在附圖中：第1A圖係為根據本發明一實施例一串列發射器、一有損頻道、及一接收器之一方塊圖；第1B圖係為根據本發明一實施例在藉由決策回饋等化進行校正之後一串列訊號之一眼圖；第1C圖係為至一非理想(例如，有損)頻道之一輸入訊號及來自該非理想頻道之一輸出訊號之一圖示，該輸出訊號展現出符碼間干擾之影響；第1D圖係為一顯示如下二個訊號之曲線圖：一展現出符碼間干擾之影響之訊號、及一其中已在資料截剪器中藉由回饋等化而減輕了符碼間干擾之影響之訊號；第2圖係為一種用於直接決策回饋等化之系統之一示意圖；第3圖係為根據本發明一實施例，一種用於預測性決策回饋等化之系統之一示意圖；第4圖係為根據本發明一實施例一截剪器之一示意圖；第5圖係為根據本發明一實施例一具有一數位至類比轉換器之截剪器之一示意圖；第6圖係為根據本發明一實施例，一種用於為一資料截剪器及一交叉截剪器進行決策回饋等化之系統之一示意圖； 第7圖係為根據本發明一實施例，一種用於對一資料截剪器及一交叉截剪器進行預測性決策回饋等化之系統之一示意圖；以及第8圖係為根據本發明一實施例一顯示器之一方塊圖。
下文結合附圖所陳述之詳細說明僅意欲闡述一種根據本發明提供的用於經由調整交叉截剪器之展開臨限值來改良邊緣等化之系統及方法之實例性實施例，而並非意欲代表可用以構造或利用本發明之僅有形式。該說明結合所例示實施例來陳述本發明之特徵。然而，應理解，可藉由亦意欲囊括於本發明精神及範圍內之不同實施例來達成相同或等效之功能及結構。如本文別處所述，相同元件編號意欲表示相同元件或特徵。
參見第1A圖，在一實施例中，一由一串列發射器TX發射之訊號傳播穿過一頻道，在該頻道中，該訊號遭受串擾(crosstalk)、加成性白高斯雜訊(additive white Gaussian noise)、及頻道「損耗」(例如，頻道分散(channel dispersion)及/或頻率相依衰減(frequency-dependent attenuation))之影響。在該頻道之串列接收器端處，一連續時間線性等化器(continuous time linear equalizer；CTLE)對某些頻道損耗進行補償。該頻道或該連續時間線性等化器(若其存在)之輸出在本文中稱作串列訊號；該串列訊號係為至串列接收器之輸入。該串列訊號可被視為一類比訊號，其由串列接收器分析以判斷由串列發射器發射之位元序列。在串列接收器中，可由一決策回饋等化器(DFE)來應用校正以對頻道損耗進行補償，且可將一資料截剪器與該決策回饋等化器配合使用，以判斷每一所接收位元是一二進制0還是二進制1。此外，在串列接收器中，可使用一交叉截剪器 來判斷是使局部取樣時脈相位相對於所接收資料中之轉變點超前還是推遲。參見第1B圖，可藉由決策回饋等化器在資料取樣時間及交叉取樣時間二者處改良一所接收串列訊號之眼圖。
參見第1C圖，在一實施例中，一由串列發射器TX發射之訊號係為單一方形脈衝110，方形脈衝110在傳輸穿過一非理想(例如，有損)頻道115之後變為一所接收(類比)串列訊號120，串列訊號120具有一與所發射訊號不同之形狀。此形狀可稱作該頻道之脈衝回應h(t)。當在接收器中對所接收訊號120進行取樣時，該類比訊號具有一值C0，且由於非理想頻道之不完善特性，所發射脈衝110之影響持續數個單位間隔(unit interval；UI)，從而呈現稱作殘數或「權重」C1、C2等等之殘留訊號值。當接收到一新脈衝時，來自先前所接收脈衝之殘留訊號可造成符碼間干擾，乃因該殘留訊號係與該新脈衝同時接收到且疊加於該新脈衝上。在任何給定脈衝之取樣時間，來自一先前所接收脈衝之殘數可為正值或負值(例如，來自在先前3個單位間隔內接收之脈衝之殘數可為+C3或-C3)，此視先前所接收位元是一二進制0還是一二進制1而定。本文中所使用之一「權重」(例如，C1、C2、C3等)係為一來自一與一二進制1對應之脈衝之殘數，且一「分支」係為來自一先前所接收脈衝之殘數；若先前所接收位元係為一二進制1，則分支等於權重，且若先前所接收位元係為一二進制0，則分支可等於該權重之相反數(例如，-C1、-C2、-C3等)。
類似地，來自先前所接收位元之殘數可能在所接收串列訊號中的可用於調節一局部時脈之相位或頻率之轉變點或「邊緣」處引入一誤差。因此，該等邊緣處之殘數可在局部時脈中造成相位或頻率誤差。該等邊緣處之殘數相對於資料中之殘數在時間上偏移½單位間隔，且在第1C 圖中被標記為Q0、Q1、Q2、Q3、及Q4。
參見第1D圖，可使用決策回饋等化、藉由如下操作來校正資料截剪器處之符碼間干擾：計算當前位元中因每一前面之位元所致的預期誤差，並將一對應校正值加至所接收串列訊號，或等效地將該對應校正值加至資料截剪器之臨限值。將該校正值作為複數個分支之一和來計算，每一分支皆等於一權重(例如，C1、C2等)乘以+1或-1(此視對應之先前所接收位元是0還是1而定)所得之結果。出於此種目的，可在串列鏈路之運作之前根據頻道特性之一模型或複數個量測值來判斷該等權重，或者可在運作期間藉由系統中所包含之電路(或「調適硬體(adaptation hardware)」)來判斷或細化該等權重。
參見第2圖，在一先前技術實施例中，為一資料截剪器210進行之直接決策回饋等化係藉由以資料截剪器210處理所接收訊號來達成，資料截剪器210後面跟有一用於儲存先前所接收位元值之儲存電路220。儲存電路220具有複數個各自供應一先前所接收位元之值的先前位元輸出230。在一實施例中，儲存電路220係為一移位暫存器。該資料截剪器具有一連接至串列訊號之類比輸入，且在一上升或下降時脈邊緣上，根據該類比訊號在該時脈邊緣之時間是高於還是低於該截剪器之臨限值，該截剪器之輸出被設定為邏輯高或邏輯低。該儲存電路之各該輸出連接至一相應分支產生器240。在一實施例中，每一分支產生器接收一數位輸入並產生一分支，該分支在該數位輸入代表一二進制1之情形中等於對應權重且在該輸入係為一二進制0之情形中等於該對應權重之相反數。每一分支產生器皆可包含：一數位至類比轉換器(digital to analog converter；DAC)，被程式化有與分支對應之權重；以及一極性選擇電路，用於依據對應之先前所接 收位元訊號230之值而判斷是將該權重加至串列訊號還是自該串列訊號減去該權重。
來自第一分支之路徑稱作關鍵路徑，乃因沿此路徑之定時在一直接決策回饋等化電路之運作中提出最大挑戰：在此路徑中，係在一個單位間隔(UI)中對先前位元進行解析且將其乘以其分支值(C1)並自當前輸入中減去。本文中所使用之一單位間隔係為一等於1除以聚合資料速率(aggregate data rate)所得結果之時間間隔。舉例而言，對於6Gbps之一聚合資料速率，一單位間隔係為1/(6e9)秒。
參見第3圖，在一根據一先前技術實施例之預測性決策回饋等化器(或「循環展開(loop-unrolling)」電路)中，藉由如下操作來預先計算二個分別與最後位元值0或1對應之可能結果：將一偏移C1或-C1加至該電路之二個相應支路中二個相應截剪器305、310其中之每一者之截剪器輸入，並在各該二個截剪器305、310中將每一結果轉換為一數位值。當在接收器中作出一關於最後一個位元是0還是1之決策時，在一多工器315中選擇正確結果。一預測性決策回饋等化器可具有一或多個預測性分支。雖然該示意圖顯示係將偏移C1或-C1加至相應截剪器之輸入，然而，在另一實施例中，代之以將此等偏移加至相應截剪器之臨限值(例如，如第5圖中所例示)。
可如第4圖中所例示而在一電路中由六個n通道金屬氧化物場效電晶體(n-channel metal-oxide field effect transistor；n通道MOSFET或NMOS電晶體)來構造一截剪器(一資料截剪器或一交叉截剪器)，該等n通道金屬氧化物場效電晶體包含形成一差動對810之第一n通道金屬氧化物場效電晶體801與第二n通道金屬氧化物場效電晶體802、以及形成一具有正 回饋之比較器(或「再生比較器(regenerative comparator)」)815之第三n通道金屬氧化物場效電晶體803與第四n通道金屬氧化物場效電晶體804。本文中所使用之一差動對係為一種具有二個電晶體及二個輸出電阻器之電路，該等輸出電阻器連接至一第一電源線及該二個電晶體之相應第一電極，該二個電晶體之第二電極一起連接於一共同節點處且(間接地)連接或直接地連接至一電流源，該電流源連接至一第二電源線。該二個電晶體之控制電極係為該差動對之輸入(或等效地，形成該差動對之差動輸入)，且該等電晶體之第一電極係為該差動對之輸出(或等效地，該等第一電極一起形成該差動對之差動輸出)。
該差動對之n通道金屬氧化物場效電晶體之源極一起連接於一共同節點820處，且該差動對之總源極電流由一第五n通道金屬氧化物場效電晶體805控制，第五n通道金屬氧化物場效電晶體805之閘極連接至截剪器之時脈輸入。在一實施例中，一具有正回饋之比較器充當截剪器中之一鎖存器。此比較器被形成為一對電晶體，例如，一第三n通道金屬氧化物場效電晶體803與一第四n通道金屬氧化物場效電晶體804，該對電晶體之差動輸出連接至差動對之差動輸出及截剪器之差動輸出，且該對電晶體之輸入交叉連接至該等輸出，進而提供正回饋。第三n通道金屬氧化物場效電晶體803及第四n通道金屬氧化物場效電晶體804之源極連接於一起，且該比較器之總源極電流由一第六n通道金屬氧化物場效電晶體806控制，第六n通道金屬氧化物場效電晶體806串聯連接於第三n通道金屬氧化物場效電晶體803及第四n通道金屬氧化物場效電晶體804之源極與電流源822之間。
第六n通道金屬氧化物場效電晶體806之閘極連接至截剪器之互補時脈輸入817。因此，當時脈輸入係為高時，差動對810被賦能， 且截剪器之輸出跟循該輸入；當時脈輸入係為低(且互補時脈輸入係為高)時，再生比較器815被賦能，且截剪器之輸出保持其先前值。在其他實施例中，可以除n通道金屬氧化物場效電晶體以外之電晶體來構造截剪器；舉例而言，可使用p通道金屬氧化物場效電晶體(p-channel metal-oxide field effect transistor；PMOS transistor)或雙極型接面電晶體(bipolar junction transistor)。
參見第5圖，可使用一電路來達成預先計算操作，該電路包含各自由場效電晶體(field-effect transistor；FET)(例如，n通道金屬氧化物場效電晶體)構造而成之一差動對810、一具有正回饋之比較器815、及一電流數位至類比轉換器420。該差動放大器及具有正回饋之比較器815係藉由時脈之互補相位進行計時，以形成截剪器，且該電流數位至類比轉換器將一偏移電流(offset current)加至該差動放大器之輸出。該截剪器可為一資料截剪器或一交叉截剪器。
該數位至類比轉換器可包含複數個各自包含一電流源430、一權重選擇電晶體(weight-selecting transistor)425、及一對極性選擇電晶體(polarity-selecting transistor)435、440之數位至類比轉換器支路。不同支路中之電流源可具有不同大小，俾使將該等權重選擇電晶體之各種組合導通會使得數位至類比轉換器吸收各種量之電流。每一支路中之極性選擇電晶體435、440皆可被配置成一對，其連接於該權重選擇電晶體與該數位至類比轉換器之輸出及互補輸出之間，俾使將極性選擇電晶體435、440其中之一者或另一者導通會使得該數位至類比轉換器自該數位至類比轉換器之輸出或互補輸出吸收該支路之電流。然後，該數位至類比轉換器之差動輸出可連接至截剪器之差動輸出(如第5圖中所例示，即，該數位至類比 轉換器之輸出可連接至截剪器之輸出，且該數位至類比轉換器之互補輸出可連接至截剪器之互補輸出)，以將一可選擇權重加至該截剪器之臨限值。雖然本文中將截剪器及數位至類比轉換器闡述及例示為係以n通道金屬氧化物場效電晶體構造而成，然而，在其他實施例中，此等電路可為以除n通道金屬氧化物場效電晶體以外之電晶體構造而成；可使用p通道金屬氧化物場效電晶體或雙極型接面電晶體。本文中所使用之一決策回饋等化器(DFE)係為任何以先前所接收位元值之一線性組合(即，一加權和)來調整一所接收串列訊號、或對該所接收串列訊號進行取樣之截剪器、或其二者之電路；決策回饋等化(亦被稱為DFE)係為操作一決策回饋等化器之過程。
在一交叉截剪器中可以一種類似方式來校正一有損頻道之影響，例如，使用直接決策回饋等化、或直接決策回饋等化與預測性決策回饋等化之一組合、或循環展開。在使用預測性決策回饋等化之情形中，決策回饋等化器可調整一對交叉截剪器之「展開臨限值(unroll threshold)」，即，其可調整被用於進行預測性決策回饋等化之二個交叉截剪器之臨限值。在一先前技術實施例中，用於資料截剪器之分支亦用於交叉截剪器。此種方法可使得由有損頻道引入之訊號誤差得到某種程度之減輕，然而，由於交叉截剪器之取樣時間係相對於資料截剪器之取樣時間偏移，故此種方法可能會使訊號誤差之一顯著部分未被校正。
在第6圖所例示之本發明一實施例中，使用單獨的一組分支來為交叉截剪器執行決策回饋等化。此等分支使用一組與交叉取樣時間(即，相對於資料取樣時間偏移½單位間隔之取樣時間)對應之交叉權重(Q0、Q1、Q2、Q3等，或等效地h(nT+T/2)，其中T係為一單位間隔)。該等交叉權重可不同於資料權重(其中該等資料權重係為C1、C2、C3等，或 等效地h(nT))。此種方法亦同等地適用於一種其中為資料(在一對資料截剪器中)及交叉(在一對交叉截剪器中)二者使用預測性決策回饋等化之接收器，如第7圖中所示，其中h1係為第一分支資料權重，且h1_new係為第一分支交叉權重。
在一實施例中，可藉由內插法、根據資料權重來形成交叉權重(與相對於資料取樣時間偏移½單位間隔之取樣時間對應)。舉例而言，可使用線性內插法、根據緊接的前一資料權重及緊跟的後一資料權重來形成每一交叉權重，即，Q1=(C0+C1)/2，Q2=(C1+C2)/2等。在其他實施例中，可使用如下方法來求出每一交叉權重：樣條內插法、階數大於1之多項式內插法(例如，三次內插法)、或使用不止緊接的前一資料權重及緊跟的後一資料權重之線性內插法。本文中所使用之一「內插於二個資料權重之間的值」係為一藉由一內插函數(interpolation function)為一處於與該二個資料權重對應之取樣時間中間之取樣時間得出之值，該內插函數取該等資料權重其中之一或多者作為輸入。該內插函數可取正在其間執行內插之二個資料權重作為輸入，或者，舉例而言，若該函數使用不止二個資料權重來實施樣條內插法或線性內插法，則其亦可取其他資料權重作為輸入。
在另一實施例中，並非採用單獨之資料截剪器及交叉截剪器，而是使用以資料速率之二倍進行運作之單一截剪器。則該單一截剪器之樣本交替地為資料截剪器及交叉截剪器，且使用交替地以資料權重及交叉權重作為權重之單一決策回饋等化電路。
在一實施例中，在一回饋迴路(feedback loop)中使用交叉截剪器之輸出來校正一可在一時脈恢復電路(clock recovery circuit)中恢復之局部時脈(例如，局部取樣時脈)之相位或頻率，該時脈恢復電路例 如包含一延遲鎖定迴路(delay-locked loop)或一鎖相迴路(phase-locked loop)。舉例而言，若對於資料值正自邏輯低轉變為邏輯高時的轉變點而言，交叉截剪器輸出通常係為邏輯高，則此情形可能起因於取樣時脈相位相對於資料中之轉變點被推遲，且回饋迴路可相應地使取樣時脈之相位超前、或增加取樣時脈之頻率。
參見第8圖，在一實施例中，一顯示器905包含一定時控制器910，定時控制器910用以經由一非理想(例如，有損)頻道920向一驅動器積體電路(driver integrated circuit；驅動器IC)915發送高速數位資料。該驅動器積體電路接收一受符碼間干擾影響之訊號。該驅動器積體電路包含一串列接收器，該串列接收器包含一根據本發明一實施例構造之預測性決策回饋等化器，以在該串列接收器中之一交叉截剪器或二個交叉截剪器中減輕符碼間干擾之影響。此處，在本發明之實施例中，該顯示器係為一有機發光二極體(organic light emitting diode；OLED)顯示器或一液晶顯示器(liquid crystal display；LCD)。
將理解，雖然本文中可使用措詞「第一」、「第二」、「第三」等來闡述各種元件、組件、區域、層、及/或區段，但此等元件、組件、區域、層、及/或區段不應受此等措詞限制。此等措詞僅用於將一個元件、組件、區域、層、或區段與另一元件、組件、區域、層、或區段區分開。因此，下文所論述之一第一元件、組件、區域、層、或區段可稱為一第二元件、組件、區域、層、或區段，此並不背離發明性概念之精神及範圍。
為便於說明，本文中可使用諸如「在……下面」、「在……下方」、「下部」、「在……之下」、「在……上方」、「上部」等空間相對性措詞來闡述如各圖中所例示一個元件或特徵與另一(些)元件或特徵之關係。 將理解，此等空間相對性措詞意欲除圖中所繪示之定向以外亦囊括裝置在使用時或在運作時之不同定向。舉例而言，若將圖中之裝置翻轉，則闡述為在其他元件或特徵「下方」或「下面」或「之下」之元件則將被定向成在其他元件或特徵「上方」。因此，實例性措詞「在……下方」及「在……之下」可囊括在……上方及在……下方二種定向。可以其他方式對裝置進行定向(例如，旋轉90度或以其他定向形式)，且應相應地解釋本文中所使用之空間相對性描述語。另外，亦將理解，當將一層稱作位於二個層「之間」時，該層可為該二個層之間僅有的層，或者亦可能存在一或多個中間層。
本文中所使用之術語僅用於闡述特定實施例而並非意欲限制發明性概念。本文中所使用之措詞「實質上(substantially)」、「約(about)」、及類似措詞係用作近似措詞而非用作程度措詞，且意欲將此項技術中之通常知識者將認識到的所量測或所計算值之固有偏差考量在內。本文中所使用之措詞「主要組分(major component)」意指一按重量計構成一組合物之至少一半之組分，且措詞「主要部分(major portion)」在應用於複數個項時意指該等項之至少一半。
除非上下文另有清晰指示，否則本文中所使用之單數形式「一(a、an)」及「該(the)」皆意欲亦包含複數形式。將更理解，當在本說明書中使用措詞「包含(comprise及/或comprising)」時，係指明所陳述特徵、整數、步驟、操作、元件、及/或組件之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組之存在或添加。本文中所使用之措詞「及/或(and/or)」包含相關聯所列各項其中之一或多者之任何及所有組合。當諸如「至少其中之一(at least one of)」等表達語 位於一元件列表之前時，係修飾整個元件列表且不修飾該列表之個別元件。此外，在闡述發明性概念之實施例時所使用之「可(may)」係指代「本發明之一或多個實施例」。此外，措詞「實例性(exemplary)」意欲指代一實例或例證。
本文中所使用之措詞「使用(use、using及used)」可被視為分別與措詞「利用(utilize、utilizing及utilized)」同義。
將理解，當將一元件或層稱作位於另一元件或層「上」、「連接至」、「耦合至」、或「相鄰於」另一元件或層時，該元件或層可直接位於該另一元件或層上、連接至、耦合至、或相鄰於該另一元件或層，或者可能存在一或多個中間元件或層。相比而言，當將一元件或層稱作「直接」位於另一元件或層「上」、「直接連接至」、「直接耦合至」、或「緊鄰於」另一元件或層時，不存在中間元件或層。
雖然本文中已具體闡述及例示了一種用於經由調整交叉截剪器之展開臨限值來改良邊緣等化之系統及方法之實例性實施例，然而，熟習此項技術者將明瞭諸多潤飾及變化。因此，應理解，可以除本文中具體闡述以外之方式來實施一種根據本發明原理構造的用於經由調整交叉截剪器之展開臨限值來改良邊緣等化之系統及方法。本發明亦界定於以下申請專利範圍及其等效內容中。

Claims (20)

  1. 一種用於操作一數位鏈路之方法，該方法包含：藉由一資料截剪器(data slicer)及一資料決策回饋等化器(decision feedback equalizer；DFE)處理一輸入訊號，該資料決策回饋等化器包含複數個資料權重(data weight)；以及藉由一交叉截剪器(crossing slicer)及一交叉決策回饋等化器處理該輸入訊號，該交叉決策回饋等化器包含複數個交叉權重(crossing weight)，該等交叉權重其中之一交叉權重等於一在該等資料權重其中之一第一資料權重與該等資料權重其中之一第二資料權重之間內插之值。
  2. 如請求項1所述之方法，其中該值係內插於該第一資料權重與該第二資料權重之間。
  3. 如請求項1所述之方法，其中該值係藉由階數大於1之多項式內插法(polynomial interpolation)而內插於該第一資料權重與該第二資料權重之間。
  4. 如請求項3所述之方法，其中該值係藉由三次內插法(cubic interpolation)而內插於該第一資料權重與該第二資料權重之間。
  5. 如請求項1所述之方法，其中該值係藉由樣條內插法(spline interpolation)而內插於該第一資料權重與該第二資料權重之間。
  6. 如請求項1所述之方法，更包含以該交叉截剪器之輸出來控制一局部時 脈(local clock)之一相位。
  7. 如請求項1所述之方法，更包含以該交叉截剪器之該輸出來控制一局部時脈之一頻率。
  8. 如請求項1所述之方法，其中：該藉由該資料截剪器及該資料決策回饋等化器處理該輸入訊號之步驟包含：根據複數個先前所接收位元值及該等資料權重形成複數個資料分支(data tap)，以及該藉由該交叉截剪器及該交叉決策回饋等化器處理該輸入訊號之步驟包含：根據該等先前所接收位元值及該等交叉權重形成複數個交叉分支(crossing tap)。
  9. 如請求項1所述之方法，其中：該藉由該資料截剪器及該資料決策回饋等化器處理該輸入訊號之步驟更包含：將該資料截剪器之一偏移(offset)設定為一資料分支之一值，以及該藉由該交叉截剪器及該交叉決策回饋等化器處理該輸入訊號之步驟更包含：將該交叉截剪器之一偏移設定為一交叉分支之一值。
  10. 一種用於接收串列資料之系統，該系統包含：一資料截剪器；一資料決策回饋等化器(decision feedback equalizer；DFE)，具有複數個資料權重；一交叉截剪器；以及 一交叉決策回饋等化器，具有複數個交叉權重，該等交叉權重其中之一交叉權重等於一在該等資料權重其中之一第一資料權重與該等資料權重其中之一第二資料權重之間內插之值。
  11. 如請求項10所述之系統，其中該值等於一基於該第一資料權重及該第二資料權重、藉由線性內插法而內插之值。
  12. 如請求項10所述之系統，其中該值等於一基於該第一資料權重、該第二資料權重、及一第三資料權重、藉由線性內插法而內插之值。
  13. 如請求項10所述之系統，其中該值等於一藉由階數大於1之多項式內插法而內插之值。
  14. 如請求項13所述之系統，其中該值等於一藉由三次內插法而內插之值。
  15. 如請求項10所述之系統，其中該值等於一藉由樣條內插法而內插之值。
  16. 如請求項10所述之系統，其中該資料截剪器及該交叉截剪器其中之每一截剪器皆包含一差動對(differential pair)，該差動對具有一差動輸出且包含一第一電晶體及一第二電晶體，其中該差動對之該差動輸出連接至該資料截剪器之差動輸出。
  17. 如請求項16所述之系統，其中該資料截剪器及該交叉截剪器其中之每一截剪器更包含一具有正回饋之比較器，該比較器包含一第三電晶體及一第四電晶體且具有一差動輸出，該差動輸出連接至該差動對之該差動輸出。
  18. 如請求項17所述之系統，其中一第五電晶體連接至該第一電晶體之一源 極及該第二電晶體之一源極，以控制該第一電晶體及該第二電晶體之一總源極電流。
  19. 如請求項18所述之系統，其中一第六電晶體連接至該第三電晶體之一源極及該第四電晶體之一源極，以控制該第三電晶體及該第四電晶體之一總源極電流。
  20. 如請求項19所述之系統，其中下列各項皆係為一n通道金屬氧化物場效電晶體(n-channel metal-oxide field effect transistor)：該第一電晶體，該第二電晶體，該第三電晶體，該第四電晶體，該第五電晶體，以及該第六電晶體。
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