TWI641139B - 具有增強型電阻率區的半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置的實施例包括：包括上表面的基底襯底；安置在所述基底襯底的所述上表面上方的成核層；安置在所述成核層上方的第一半導體層；安置在所述第一半導體層上方的第二半導體層；在所述第二半導體層內並且接近於所述第二半導體層的上表面的通道；以及具有接近於所述第一半導體層的上表面的上邊界的增強型電阻率區。所述增強型電阻率區具有上邊界，所述上邊界位於所述通道下方一段距離處。製造所述半導體裝置的方法的實施例包括：穿過所述第一半導體層植入一種或多種離子物質以形成所述增強型電阻率區。

Description

具有增強型電阻率區的半導體裝置及其製造方法
發明領域 本文所描述的標的物的實施例大體上涉及III-N型半導體裝置，並且更具體地說涉及GaN電晶體裝置。
發明背景 通過在基底襯底上方沉積成核層並且隨後在成核層上方沉積緩衝層來製造典型的氮化鎵（GaN）裝置（例如，GaN電晶體），其中所述成核層用於引發緩衝層的外延生長。在沉積所述成核層和緩衝層之後，在所述緩衝層上方形成額外的GaN材料、其它半導體層以及其它結構（例如，柵極、漏極和源極觸點）以完成所述裝置。
被稱作“漏極滯後”的記憶效應在GaN半導體裝置中是一個重要的問題。漏極滯後是發源於固有材料特徵的陷阱現象，諸如來源於位錯的晶格失配。更具體地說，漏極滯後至少部分地由通道與基底襯底之間的外延材料中的陷阱造成，其中所述外延材料包括成核層和緩衝層。理想地，成核層和緩衝層在電學上將是無源的。然而，實際上，這些層可造成大量並且不適宜的洩漏電流和輸出電導，因此降低GaN裝置的性能。
一種半導體裝置，其特徵在於，包括：包括上表面的基底襯底；安置在所述基底襯底的所述上表面上方的成核層；安置在所述成核層上方的第一半導體層；安置在所述第一半導體層上方的第二半導體層；在所述第二半導體層內並且接近於所述第二半導體層的上表面的通道；以及植入一種或多種離子物質的植入區，其中所述植入區包括增強型電阻率區，並且所述植入區具有上邊界，所述上邊界位於所述通道和所述第二半導體層的所述上表面下方一段距離處。
具體實施方式 本文所描述的半導體裝置和製造方法的實施例通過在緩衝層、成核層和襯底的至少一部分內的裝置通道的下方包括增強型電阻率區來解決III-N裝置（例如，氮化鎵（GaN）裝置）中洩漏電流和漏極滯後之間不適宜的取捨的問題。更具體地說，在實施例中，在製造半導體裝置（例如，GaN電晶體）期間，執行離子植入過程以將離子植入到緩衝層的至少一部分中並且穿過緩衝層的至少一部分，並且還穿過下面的成核層。在半導體裝置中，這個過程可以使緩衝層和/或成核層的電阻性更高（或在電學上是惰性的），其可導致穿過緩衝層和/或成核層的洩漏電流減少。
在一些裝置中，為了減少洩漏電流，將鐵（Fe）或碳（C）作為裝置中的有源摻雜劑（例如，作為取代型雜質）併入在核層附近，以通過裝置的緩衝減少或防止洩漏。然而，不利的是，作為取代型雜質摻雜劑的Fe或C的存在可導致高得多的漏極滯後。因此，以這種方式使用Fe或C可出現漏極滯後與洩漏電流之間的不適宜的取捨。通過在裝置通道下方的半導體材料中包括增強型電阻率區（通過有意地破壞晶格和/或使用離子植入來引入補償摻雜劑），本文所描述的半導體裝置的實施例可具有比常規裝置少得多的洩漏電流且未明顯增加漏極滯後。
圖1是根據示例性實施例的在裝置通道109下方具有增強型電阻率區的半導體裝置100的橫截面側視圖。所述半導體裝置100包括：半導體襯底114、隔離區120以及有源區130，高電子遷移率電晶體（HEMT）在所述有源區130內形成。所述電晶體包括在襯底114上方形成的柵極電極140以及第一和第二載流觸點150、160（例如，源極觸點和漏極觸點），以及在襯底114內形成的通道109。隔離區120將有源區130（和電晶體）與其它相鄰裝置（未示出）隔開，所述其它相鄰裝置也可在半導體襯底114中和半導體襯底114上方形成。
半導體襯底114可包括基底襯底102、成核層104、緩衝層106（或“第一半導體層”）、通道層108（或“第二半導體層”）、障壁層110以及頂蓋層112。在實施例中，基底襯底102包括碳化矽（SiC）襯底。在其它實施例中，基底襯底102可包括其它材料，諸如藍寶石、矽（Si）、GaN、氮化鋁（AlN）、金剛石、聚SiC、絕緣體矽片、砷化鎵（GaAs）、磷化銦（InP）以及其它實質上絕緣或高電阻率材料。
在基底襯底102的上表面103上或上方形成成核層104。成核層104的實施例包括異質外延層，所述異質外延層由選自AlN、GaN、氮化鋁鎵（AlGaN）、氮化銦鋁（InAlN）、氮化銦鎵（InGaN）或其它合適的材料的材料形成。成核層104在基底襯底102的上表面103處開始並且具有在約100埃到約2000埃的範圍內的厚度。
在成核層104的上表面105上或上方形成緩衝層106。根據實施例，緩衝層106可包括一個或多個III-N族半導體層。緩衝層106的一個或多個半導體層中的每一個可包括外延地生長的III族氮化物外延層。舉例來說，構成緩衝層106的III族氮化物外延層可以是氮（N）面或鎵（Ga）面材料。在又其它實施例中，緩衝層106的半導體層可包括Si、GaAs、InP或其它合適的材料。
在實施例中，緩衝層106在成核層104上外延地生長。緩衝層106可包括至少一個AlGaN混合晶體層。緩衝層106以及其所有層的總厚度可在約200埃與約5,000埃之間，但是也可使用其它厚度。並且如稍後將更詳細地描述，在實施例中，緩衝層106的厚度並不超出可穿過其植入離子物質以形成植入區180（在圖1中用陰影指示）的厚度，所述植入區180延伸穿過緩衝層106和成核層104並且延伸到基底襯底102中。植入區180的至少一部分包括“增強型電阻率區”，其中，可通過在用於形成植入區180的整個離子植入過程中有意地破壞晶格和/或引入補償摻雜劑來增加緩衝層106的電阻率。在各種實施例中，增強型電阻率區可對應於存在於緩衝層106內的植入區180的部分、存在於緩衝層106和成核層104內的植入區180的部分，或存在於緩衝層106和成核層104以及基底襯底102內的植入區180的部分。
緩衝層106的至少一個AlGaN混合晶體層中的每一個可具有由具有鋁摩爾分數X的AlX Ga1-X N表示的組合物，X可取0與1之間的值。將X值限制為0得到純GaN，而將其限制為值1得到純氮化鋁（AlN）。在實施例中，一個或多個AlX Ga1-X N層可被配置為GaN（X=0），其中並非有意地摻雜（NID）AlX Ga1-X N。一個或多個AlX Ga1-X N層還可被配置為一個或多個GaN層，其中用摻雜劑有意地摻雜一個或多個GaN層，所述摻雜劑可包括Si、鍺（Ge）、鐵（Fe）、鉻（Cr）、碳（C）、鎂（Mg）或使緩衝層106實質上絕緣或具有高電阻率的其它合適的摻雜劑。摻雜劑濃度可在約1017 cm-3 與約1019 cm-3 之間，但也可使用其它更高或更低的濃度。在替代實施例中，一個或多個AlX Ga1-X N層可被配置成X=0.01到0.10，其中AlX Ga1-X N是NID，或可替換的是，其中用Fe、Cr、C或其它合適的摻雜劑物質有意地摻雜AlX Ga1-X N。在其它實施例中，AlX Ga1-X N層可被配置為超晶格，其中額外層包括一系列交替的NID層或摻雜AlX Ga1-X N層，其中X的值取0與1之間的值。在又其它實施例中，緩衝層106還可或可替代地包括一個或多個氮化銦鎵（InGaN）層，其中所述組合物表示為InY Ga1-Y N，其中銦摩爾分數Y可取0與1之間的值。一個或多個InGaN層的厚度可在約50埃與約2000埃之間，但也可使用其它厚度。
在實施例中，且如上文所描述，一個或多個離子物質被植入到緩衝層106和成核層104中並且穿過緩衝層106和成核層104，並且進入襯底102中以形成植入區180，所述植入區180的全部或一部分對應於增強型電阻率區。如本文所使用，術語“增強型電阻率”是指具有比在不植入離子物質的情況下的緩衝層106的電阻率高得多的電阻率，其中“高得多”是指：在一實施例中，至少高兩倍；在另一實施例中，高至少10倍；在又一實施例中，高至少100倍。在又其它實施例中，“高得多”是指高至少1000倍。舉例來說，增強型電阻率區的電阻率可在約105 歐姆-釐米至約1010 歐姆-釐米的範圍內，但增強型電阻率區的電阻率也可更低或更高。
在實施例中，植入區180具有實質上與緩衝層106的上表面107相符的上邊界184，但上邊界也可在緩衝層106的上表面107的上方或下方。
另外，在實施例中，植入區180具有下邊界182，所述下邊界182位於基底襯底102的上表面103下方一段距離處。舉例來說，植入區180的下邊界182可在基底襯底102的上表面103下方約50埃到約20,000埃的範圍內，但下邊界182也可位於基底襯底102的上表面103下方更淺或更深的距離處。在又其它實施例中，下邊界182可實質上與基底襯底102的上表面103相符，或下邊界182可在基底襯底102的上表面103上方（例如，下邊界182可在成核層104或緩衝層106中）。
在各種實施例中，植入區180內的一種或多種離子物質包括在植入過程期間可大大破壞晶格和/或引入補償摻雜劑從而導致植入區180的增強型電阻率部分中的晶格的電阻率大大增加的一種或多種離子物質。根據各種實施例，一種或多種離子物質選自硼、砷、氦、鈹、鎂、氬、鋁、磷、氮、氧、碳以及鐵。也可使用其它合適的離子物質（例如，充分破壞晶格和/或引入補償摻雜劑以提供植入區180的增強型電阻率部分中的更高得多的電阻率的其它物質）。此外，增強型電阻率區內的一種或多種離子物質的摻雜劑濃度在一些實施例中可在約1015 cm-3 與約1019 cm-3 之間，並且在其它實施例中可在約5×1015 cm-3 與約1×1018 cm-3 之間，但也可使用其它更高或更低的濃度。下文將更詳細地討論形成植入區180的方法。
在實施例中，在緩衝層106的上表面107和植入區180上或上方形成通道層108。通道層108可包括一個或多個III-N族半導體層。通道層108可包括AlX Ga1-X N層，其中X取0與1之間的值。在實施例中，通道層108被配置為GaN（X=0），但也可使用其它X值。通道層108的厚度可在約100埃與約10.0微米之間，或在約1000埃到約5000埃之間，或在約1000埃到約1.0微米之間，但可替換的是，也可使用其它厚度。通道層108可以是NID，或可替換的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合適的摻雜劑。摻雜劑濃度可在約1016 cm-3 與約1019 cm-3 之間，但也可使用其它更高或更低的濃度。在其它實施例中，通道層可包括NID或摻雜InY Ga1-Y N，其中銦摩爾分數Y可取0與1之間的值。
根據實施例，在通道層108上或上方形成障壁層110。障壁層110可包括一個或多個III-N族半導體層。在一些實施例中，障壁層110具有比通道層108更大的帶隙和更大的自發極化，並且當障壁層110與通道層108直接接觸時，通道109以二維電子氣（2-DEG）的形式在靠近通道層108與障壁層110之間的交界面的通道層108內產生。另外，障壁層110與通道層108之間的應變可使額外的壓電電荷被引入到2-DEG和通道中。障壁層110可包括至少一個NID AlX Ga1-X N層，其中X取0與1之間的值。在一些實施例中，X可取0.1到0.35的值，但也可使用其它X值。障壁層110的厚度可在約50埃與約1000埃之間，但也可使用其它厚度。障壁層110可以是NID，或可替換的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合適的摻雜劑。摻雜劑濃度可在約1016 cm-3 與約1019 cm-3 之間，但也可使用其它更高或更低的濃度。另外，在一些實施例中，可在通道層108與障壁層110之間形成額外的AlN內障壁層（未示出）。AlN內障壁層可增加通道電荷，並改善所得2-DEG的電子局限。在其它實施例中，障壁層110可包括氮化銦鋁（InAlN）層，所述氮化銦鋁層表示為InY Al1-Y N，其中銦摩爾分數Y可取約0.1與約0.2之間的值，但也可使用其它Y值。就InAlN障壁而論，障壁層110的厚度可在約50埃與約2000埃之間，但也可使用其它厚度。就使用InAlN以形成障壁層110而論，InAlN可以是NID，或可替換的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合適的摻雜劑。摻雜劑濃度可在約1016 cm-3 與約1019 cm-3 之間，但也可使用其它更高或更低的濃度。
根據實施例，植入區180的上邊界184位於通道109和通道層108的上表面下方距離186處。換句話說，植入區180的上邊界184與通道109之間的半導體材料區不包括引入到被歸類為增強型電阻率區的襯底114中的具有顯著濃度的離子物質。
在圖1中示出的實施例中，可在障壁層110上或上方形成頂蓋層112。頂蓋層112呈現用於半導體襯底114的穩定表面，並且用以保護半導體襯底114的表面不受晶片處理附帶的化學和環境暴露的影響。頂蓋層112可包括一個或多個III-N族半導體層。在實施例中，頂蓋層112是GaN。頂蓋層112的厚度可在約5埃與約100埃之間，但也可使用其它厚度。頂蓋層112可以是NID，或可替換的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合適的摻雜劑。摻雜劑濃度可在約1016 cm-3 與約1019 cm-3 之間，但也可使用其它更高或更低的濃度。
在不脫離本發明的標的物的範疇的情況下，應瞭解，為形成半導體襯底114而對材料的選擇和層的佈置是示例性的。半導體襯底114中包括基底襯底102、成核層104、緩衝層106、通道層108、障壁層110以及頂蓋層112是示例性的，並且各種層的功能和操作可進行組合，並且可取決於任何具體實施例中所使用的材料而改變。在使用N極材料（未示出）的其它實施例中，可將通道層108安置在障壁層110上方，以在可選頂蓋112和柵極電極140正下方產生2-DEG和通道。又另外的實施例可包括半導體層，所述半導體層由包括GaAs、砷化鋁鎵（AlGaAs）、砷化銦鎵（InGaAs）以及砷化鋁銦（AlInAs）的材料形成以形成半導體襯底114。
根據實施例，可在半導體襯底114中形成一個或多個隔離區120以沿半導體襯底114的上表面限定有源區130。可經由被配置成損害外延和/或其它半導體層以產生半導體襯底114的高電阻率區域122的植入步驟形成隔離區120，這使得半導體襯底114在那些高電阻率區域122中具有高電阻率或為半絕緣的，同時使晶體結構在有源區130中為完整的。舉例來說，可通過以足以驅使物質穿過頂蓋層112、障壁層110、通道層108以及緩衝層106並因此損害這些層的晶格、破壞隔離區120內的通道109並且在半導體襯底114內產生高電阻率區域122的能量植入離子物質來形成隔離區120。在其它實施例中，可通過以下操作形成隔離區120：移除半導體襯底114的外延和/或其它半導體層中的一個或多個，使半導體襯底114的剩餘層半絕緣，以及拋棄有源區130，即被高電阻率或半絕緣隔離區120圍繞的“凸台”。
在實施例中，可在有源區130和隔離區120上方形成第一介電層124。舉例來說，第一介電層124可包括Si3 N4 、二氧化矽（SiO2 ）、氮氧化矽（SiON）、Al2 O3 、二氧化鉿（HfO2 ）中的一個、其組合或其它合適的絕緣介電層。
在實施例中，在第一介電層124中形成開口，並且在有源區130中的半導體襯底114上方形成柵極電極140。柵極電極140通過頂蓋層112和障壁層110而電耦合到通道109。柵極電極140上的電位改變相較於通道層108的准費米（Fermi）能級來轉變障壁層110的准費米能級，並且由此調製柵極電極140下的半導體襯底114內的通道109中的電子濃度。舉例來說，柵極電極140可被配置為肖特基（Schottky）柵極，並且可使用肖特基材料層和導電金屬層在半導體襯底114的頂蓋層112上方形成並與其直接接觸。在實施例中，可在肖特基材料層上方沉積導電低應力金屬以形成柵極電極140。如所示出，柵極電極140可以是具有垂直主幹的T形，或在其它實施例中可以是正方形。在其它實施例中，柵極電極140可凹陷穿過頂蓋層112並且部分延伸到障壁層110中，從而增加柵極電極140通過障壁層110與通道109的電耦合。在其它實施例中，可在形成金屬絕緣體半導體（MIS）結或金屬氧化物半導體（MOS）結的柵極電介質或柵極氧化物上方形成柵極電極140，從而通過介電層或氧化物層電耦合到通道109。
在實施例中，第一載流觸點150（例如，源極或漏極觸點）可在有源區130中鄰近柵極電極140的半導體襯底114上方形成，並與其接觸。在實施例中，第一載流觸點150可與至通道109的歐姆結形成歐姆電極。第一載流觸點150可在頂蓋層112上方形成並與頂蓋層112接觸。在其它實施例中，第一載流觸點150可凹陷穿過頂蓋層112並且可部分延伸穿過障壁層110。在又其它實施例中，離子植入可用來形成到通道109的歐姆接觸。
在實施例中，第二載流觸點160（例如，漏極或源極觸點）可在有源區130中鄰近柵極電極140的半導體襯底114上方形成，並與其接觸。第二載流觸點160可與通道109形成肖特基結，並因此充當併入到第二載流觸點160中的肖特基二極體。在實施例中，第二載流觸點160可在頂蓋層112上方形成，並與頂蓋層112接觸。在其它實施例中，第二載流觸點160可凹陷穿過頂蓋層112並且部分延伸穿過障壁層110以形成肖特基結。
在實施例中，可在有源區130中的第一載流觸點150和第二載流觸點160上或上方形成金屬電極（未示出）。另外，可在金屬電極、柵極電極140、第一載流觸點150和第二載流觸點160以及隔離區120和有源區130中的第一介電層124上方形成一個或多個額外的介電層（未示出）。一個或多個額外的介電層包封有源區130和隔離區120，從而保護表面免受濕氣和其它污染物的影響。也可形成額外的金屬電極、介電層以及圖案化金屬層，以在有源區130內提供所需的與電晶體裝置的電連通性。
在圖1的裝置中，植入區180的增強型電阻率區可通過使至少緩衝層和/或成核層更具電阻性或惰性（當與其在離子植入過程之前的電阻率相比較時）來解決常規III-N型裝置（例如，氮化鎵（GaN）裝置）中洩漏電流與漏極滯後之間不適宜的取捨問題。這可導致穿過緩衝層和/或成核層的洩漏電流減少。在圖1中，通過箭頭190指示存在於常規裝置（即，不包括植入區180的裝置）中的洩漏路徑。在根據各種實施例，由植入區180提供的緩衝層106的電阻率增加的情況下，實質上更少的洩漏電流可移動穿過緩衝層106，因此相較於常規裝置提高了裝置100的性能。
現將描述製造包括增強型電阻率區（例如，區180）的半導體裝置（例如，裝置100）的方法的實施例。更具體地說，圖2是根據示例性實施例的製造具有增強型電阻率區的半導體裝置的方法的流程圖。應結合圖3到圖6觀察圖2，所述圖3到圖6示出根據示例性實施例的用於製造圖1的半導體裝置的一系列製造步驟的橫截面側視圖。
參考圖2和圖3兩者，所述方法在框202中可通過提供基底襯底102開始。如先前所討論，基底襯底102可包括SiC或可包括其它材料，諸如藍寶石、Si、GaN、AlN、金剛石、聚SiC、絕緣體矽片、GaAs、InP或其它實質上絕緣或高電阻率材料。
在框204中，在基底襯底102的上表面103上或上方形成成核層104。如先前所討論，成核層104的實施例包括異質外延層，所述異質外延層由選自AlN、GaN、AlGaN、InAlN、InGaN或其它合適的材料的材料形成。成核層104在基底襯底102的上表面103處開始，並且具有在約100埃到約2000埃的範圍內的厚度304。可使用金屬有機化學氣相沉積（MOCVD）、分子束外延法（MBE）、氫化物氣相外延（HVPE）中的一種或這些技術的組合使成核層104在基底襯底102的上表面103上或上方生長，但可替換的是，也可使用其它合適的技術。
在框206中，在成核層104的上表面105上或上方形成緩衝層106（也被稱作“第一半導體層”）。如先前所討論並且根據實施例，緩衝層106可包括一個或多個III-N族半導體層，或可替換的是，可包括Si、GaAs、InP或其它合適的材料，所述一個或多個III-N族半導體層包括外延地生長的III族氮化物外延層（例如，氮（N）面或鎵（Ga）面材料）。緩衝層106可包括至少一個AlGaN混合晶體層。
在實施例中，緩衝層106在成核層104的上表面105上外延地生長。緩衝層106的總厚度306可在約200埃與約20,000埃之間，但也可使用其它厚度。可使用MOCVD、MBE、HVPE中的一種或這些技術的組合使緩衝層106在成核層104的上表面105上或上方生長，但可替換的是，也可使用其它合適的技術。根據實施例，緩衝層106的厚度306不超出離子物質可穿過其而被植入穿過緩衝層106的整個深度以形成包括增強型電阻率區（圖1、圖4）的植入區180的厚度。
在框208中，任選地在緩衝層106的上表面上或上方形成犧牲介電層310。犧牲介電層310可起到防止緩衝層106的表面暴露於污染物的作用，所述污染物在後續處理步驟期間（例如，在框210的離子植入過程之前和在其期間）可能存在於大氣中。
犧牲介電層310可包括Si3 N4 、SiO2 、SiON、Al2 O3 、HfO2 、多晶AlN中的一個、其組合或其它合適的介電層。用來形成犧牲介電層310的層的總厚度可在約30埃與約10,000埃的厚度之間，但也可使用其它厚度值。可使用低壓化學氣相沉積（LPCVD）、等離子體增強化學氣相沉積（PECVD）、濺鍍、物理氣相沉積（PVD）、原子層沉積（ALD）、催化化學氣相沉積（Cat-CVD）、熱絲化學氣相沉積（HWCVD）、電子迴旋共振（ECR）CVD、電感耦合等離子體（ICP）CVD中的一種、其組合或其它合適的一種或多種介電沉積技術來沉積犧牲介電層310。在其它實施例中，如先前所描述，犧牲介電層310可使用MOCVD或MBE結合緩衝層106的生長而在原位生長。在替代實施例中，可將犧牲介電層310的沉積從所述過程排除。
在實施例中，參考圖2和圖4兩者，在框210中，可通過以下操作繼續所述方法：穿過介電層310（如果包括的話）、緩衝層106以及成核層104植入具有合適的物質（即，通過由植入過程導致的破壞晶格和/或引入補償摻雜劑而增強緩衝層106的電阻率的物質）的離子（由箭頭410指示），並且將其植入到基底襯底102中以形成包括增強型電阻率區的植入區180。如先前所討論，在各種實施例中，植入區180內的一種或多種離子物質選自硼、砷、氦、鈹、鎂、氬、鋁、磷、氮、氧、碳以及鐵。也可使用其它合適的離子物質。此外，植入區180內的一種或多種離子物質的摻雜劑濃度可在約1015 cm-3 與約1019 cm-3 之間，或在一些實施例中，在約5×1015 cm-3 與約1×1018 cm-3 之間，但也可使用其它更高或更低的濃度。
用來植入離子的植入能量和加速電壓足以確保離子穿過各種層達到所需深度的實質穿透。舉例來說，用來植入離子的加速電壓可在約50千伏特到約200千伏特的範圍內，但可替換的是，也可使用更低或更高的加速電壓。
根據實施例，在實施例中，植入區180具有下邊界182，所述下邊界182位於基底襯底102的上表面103下方距離480處。舉例來說，植入區180的下邊界182可在基底襯底102的上表面103下方的50埃到約20,000埃的範圍內，但下邊界182也可位於基底襯底102的上表面103下方更淺或更深的距離處。在又其它實施例中（未示出），下邊界182可實質上與基底襯底102的上表面103相符，或下邊界182可在基底襯底102的上表面103上方（例如，下邊界182可在成核層104或緩衝層106中）。
參考圖2和圖5兩者，在框212中，移除介電層310（如果包括的話）並且在緩衝層106的上表面107和植入區180上或上方形成通道層108。如先前所討論，通道層108可包括一個或多個III-N族半導體層（例如，包括高品質NID GaN）。可使用MOCVD、MBE、HVPE中的一種或這些技術的組合使通道層108在緩衝層106的上表面107上或上方生長，但可替換的是，也可使用其它合適的技術。通道層108的厚度508可在約100埃與約10.0微米之間，或在約1000埃到約5000埃之間，或在約1000埃到約1.0微米之間，但可替換的是，也可使用其它厚度。
在上述實施例中，在形成通道層108之前，執行用來產生具有增強型電阻率區的植入區180的植入過程。在替代實施例中，可形成緩衝層106和通道層108兩者，並且可在其後執行植入過程。在此實施例中，將執行植入步驟以將植入區180掩埋在通道層108的上表面下方。
參考圖2和圖6兩者，在框214中，形成額外的半導體層和結構以完成半導體裝置100。舉例來說，並且如先前所指示，此可包括：在通道層108上或上方形成障壁層110（使得產生呈2-DEG形式的通道109），並且在障壁層110上或上方形成頂蓋層112。可使用常規半導體處理技術來形成障壁層110和頂蓋層112，並且出於簡潔的目的，在本文中並未詳細地描述此類技術。
用於完成半導體裝置100的額外的過程可包括：形成一個或多個隔離區120以沿半導體襯底114的上表面限定有源區130；至少在有源區130上方形成第一介電層124；形成柵極電極140；以及形成第一和第二載流觸點150、160（例如，源極和漏極觸點）。也可形成額外的金屬電極、介電層以及圖案化金屬層（未示出），以在有源區130內提供所需的與電晶體裝置的電連通性。同樣，可使用常規半導體處理技術來形成隔離區120、第一介電層124、柵極電極140、載流觸點150、160以及額外的結構，並且出於簡潔的目的，在本文中並未詳細地描述此類技術。
半導體裝置的實施例包括：包括上表面的基底襯底；安置在基底襯底的上表面上方的成核層；安置在成核層上方的第一半導體層；安置在第一半導體層上方的第二半導體層；在第二半導體層內並且接近於第二半導體層的上表面的通道；以及植入一種或多種離子物質的植入區。植入區包括增強型電阻率區，並且植入區具有上邊界，所述上邊界位於通道和第二半導體層的上表面下方一段距離處。
半導體裝置的其它實施例包括：包括上表面的基底襯底；安置在基底襯底上方的成核層；安置在成核層上方的第一氮化鎵層；具有上邊界的增強型電阻率區，所述上邊界接近於第一氮化鎵層的上表面；安置在第一氮化鎵層和增強型電阻率區上方的第二氮化鎵層；以及在覆蓋增強型電阻率區的第二氮化鎵層的部分內並且接近於第二氮化鎵層的上表面的通道。
製造半導體裝置的方法的實施例包括：在基底襯底的上表面上方形成成核層；在成核層上方形成第一半導體層；以及穿過第一半導體層植入一種或多種離子物質以形成具有接近於第一半導體層的上表面的上邊界的增強型電阻率區。增強型電阻率區包括第一半導體層的至少一部分。所述方法另外包括：在第一半導體層和增強型電阻率區上方形成第二半導體層，並且形成在覆蓋增強型電阻率區的第二半導體層的一部分內並且接近於第二半導體層的上表面的通道。
儘管示出並且在上文描述的半導體裝置具有特定的HEMT結構，但是本領域的技術人員將理解，基於本文中的描述，可作出各種修改以產生包括本發明的標的物的以不同方式配置的結構。舉例來說，在通道下方具有增強型電阻率區的HEMT裝置可包括更多和/或不同的半導體層和/或其它電學上有源或電學上無源的結構。另外，在其它實施例中，儘管上文描述的裝置實施例涉及具有呈2-DEG形式的通道的HEMT裝置，但是可將增強型電阻率區併入到在靠近通道與障壁層之間的交界面處具有呈二維空穴氣（2-DHG）形式的通道的HEMT裝置中。在又其它實施例中，可將增強型電阻率區併入到除HEMT裝置外的裝置中，所述裝置包括（但不限於）金屬半導體場效應電晶體（MESFET）和金屬氧化物半導體場效應電晶體（MOSFET）。
前文詳細描述本質上僅為說明性的，且並不意圖限制標的物的實施例或此類實施例的應用和使用。如本文所使用，詞語“示例性”和“例子”是指“充當例子、實例或說明”。本文中描述為示例性或例子的任何實施方案未必應被解釋為比其它實施方案優選或有利。此外，不希望受到前述技術領域、背景技術或前文詳細描述中呈現的任何所表達或暗示的理論的束縛。
出於簡潔起見，本文中可不詳細地描述常規半導體製造技術。此外，本文中還可僅出於參考的目的使用特定術語，並且因此所述特定術語並不希望具有限制性，且除非上下文清楚地指示，否則指代結構的術語“第一”、“第二”和其它此類數值術語並不暗示序列或次序。
前文描述指代元件或節點或特徵被“連接”或“耦合”在一起。如本文所使用，除非以其它方式明確地陳述，否則“連接”是指一個元件直接接合到另一元件（或直接與另一元件通信），並且不一定以機械方式接合。同樣，除非以其它方式明確地陳述，否則“耦合”是指一個元件直接或間接接合到另一元件（或直接或間接與另一元件通信），並且不一定以機械方式接合。因此，儘管圖中示出的示意圖描繪元件的一個示例性佈置，但額外介入元件、裝置、特徵或元件可存在於所描繪的標的物的實施例中。
儘管前文詳細描述中已呈現至少一個示例性實施例，但應瞭解存在大量變化。還應瞭解，本文中所描述的示例性實施例並不意圖以任何方式限制所主張的標的物的範疇、適用性或配置。實際上，前文詳細描述將向本領域的技術人員提供用於實施所描述的（一個或多個）實施例的方便的指南。應理解，可在不脫離申請專利範圍所限定的範疇的情況下對元件的功能和佈置作出各種改變，所述申請專利範圍所限定的範疇包括在提交本專利請時的已知等效物和可預見的等效物。
100‧‧‧半導體裝置
102‧‧‧基底襯底
103、105、107‧‧‧上表面
104‧‧‧成核層
106‧‧‧緩衝層
108‧‧‧通道層
109‧‧‧通道
110‧‧‧障壁層
112‧‧‧頂蓋層
114‧‧‧半導體襯底
120‧‧‧隔離區
122‧‧‧高電阻率區域
124‧‧‧第一介電層
130‧‧‧有源區
140‧‧‧柵極電極
150‧‧‧第一載流觸點
160‧‧‧第二載流觸點
180‧‧‧植入區
182..下邊界
184‧‧‧上邊界
186‧‧‧上表面下方距離
190、410‧‧‧箭頭
202-214‧‧‧步驟
304、508‧‧‧厚度
306‧‧‧總厚度
310‧‧‧介電層
480‧‧‧下方距離
可結合以下圖式考慮，通過參考詳細描述和申請專利範圍得到對標的物的較完整理解，圖式中類似參考標號遍及各圖指代相似元件。
圖1是根據示例性實施例的具有增強型電阻率區的半導體裝置的橫截面側視圖；
圖2是根據示例性實施例的用於製造具有增強型電阻率區的半導體裝置的方法的流程圖；以及
圖3至圖6示出根據示例性實施例的用於製造圖1的半導體裝置的一系列製造步驟的橫截面側視圖。

Claims (25)

  1. 一種半導體裝置，其特徵在於，包括：包括上表面的基底襯底；安置在所述基底襯底的所述上表面上方的成核層；安置在所述成核層上方的第一半導體層；安置在所述第一半導體層上方的第二半導體層；在所述第二半導體層內並且接近於所述第二半導體層的上表面的通道；以及植入一種或多種離子物質的植入區，其中所述植入區包括具有已破壞之晶格的增強型電阻率區，並且所述植入區具有上邊界，所述上邊界位於所述通道和所述第二半導體層的所述上表面下方一段距離處。
  2. 如請求項1所述的半導體裝置，其特徵在於，所述植入區延伸穿過所述第一半導體層。
  3. 如請求項2所述的半導體裝置，其特徵在於，所述植入區還延伸穿過所述成核層。
  4. 一種半導體裝置，其特徵在於，包括：包括上表面的基底襯底；安置在所述基底襯底的所述上表面上方的成核層；安置在所述成核層上方的第一半導體層；安置在所述第一半導體層上方的第二半導體層；在所述第二半導體層內並且接近於所述第二半導體層的上表面的通道；以及植入一種或多種離子物質的植入區，其中所述植入區包括增強型電阻率區，並且所述植入區具有上邊界，所述上邊界位於所述通道和所述第二半導體層的所述上表面下方一段距離處，其中所述植入區延伸穿過所述第一半導體層，其中所述植入區還延伸穿過所述成核層，以及其中所述植入區還延伸到所述基底襯底的部分中。
  5. 如請求項1所述的半導體裝置，其特徵在於，所述增強型電阻率區存在於所述第一半導體層內。
  6. 如請求項5所述的半導體裝置，其特徵在於，所述增強型電阻率區還延伸到所述成核層中。
  7. 如請求項1所述的半導體裝置，其特徵在於，所述成核層包括異質外延層，所述異質外延層由選自氮化鋁、氮化鎵、氮化鋁鎵、氮化銦鎵以及氮化銦鋁的材料形成。
  8. 如請求項1所述的半導體裝置，其特徵在於，所述第一和第二半導體層包括非有意摻雜的氮化鎵。
  9. 如請求項1所述的半導體裝置，其特徵在於，所述一種或多種離子物質選自硼、砷、氦、鈹、鎂、氬、鋁以及磷。
  10. 如請求項1所述的半導體裝置，其特徵在於，所述一種或多種離子物質選自氮、氧、碳以及鐵。
  11. 如請求項1所述的半導體裝置，其特徵在於，所述離子物質在所述增強型電阻率區內具有在5×1015cm-3與1×1018cm-3之間的濃度。
  12. 如請求項1所述的半導體裝置，其特徵在於，另外包括：在所述第二半導體層上方形成並且電耦合到所述通道的源極觸點和漏極觸點；以及安置在所述源極觸點與所述漏極觸點之間的所述第二半導體層上方並且電耦合到所述通道的柵極電極。
  13. 一種半導體裝置，其特徵在於，包括：包括上表面的基底襯底；安置在所述基底襯底上方的成核層；安置在所述成核層上方的第一氮化鎵層；具有已破壞之晶格及上邊界的增強型電阻率區，所述上邊界接近於所述第一氮化鎵層的上表面；安置在所述第一氮化鎵層和所述增強型電阻率區上方的第二氮化鎵層；以及在覆蓋所述增強型電阻率區的所述第二氮化鎵層的部分內並且接近於所述第二氮化鎵層的上表面的通道。
  14. 如請求項13所述的半導體裝置，其特徵在於，所述基底襯底包括選自碳化矽(SiC)、藍寶石、矽、氮化鎵、氮化鋁、金剛石、聚SiC、絕緣體矽片、砷化鎵以及磷化銦的材料。
  15. 如請求項13所述的半導體裝置，其特徵在於，所述成核層包括異質外延層，所述異質外延層由選自氮化鋁和氮化鋁鎵的材料形成。
  16. 如請求項13所述的半導體裝置，其特徵在於，所述增強型電阻率區包括一種或多種離子物質，此等離子物質選自硼、砷、氦、鈹、鎂、氬、鋁、磷、氮、氧、碳以及鐵。
  17. 如請求項13所述的半導體裝置，其特徵在於，所述增強型電阻率區包括一種或多種離子物質，此等離子物質具有在5×1015cm-3與1×1018cm-3之間的濃度。
  18. 一種製造半導體裝置的方法，其特徵在於，所述方法包括以下步驟：在基底襯底的上表面上方形成成核層；在所述成核層上方形成第一半導體層；穿過所述第一半導體層植入一種或多種離子物質以形成具有已破壞之晶格及上邊界的增強型電阻率區，所述上邊界接近於所述第一半導體層的上表面，其中所述增強型電阻率區包括所述第一半導體層的至少一部分；在所述第一半導體層和所述增強型電阻率區上方形成第二半導體層；以及形成通道，所述通道在覆蓋所述增強型電阻率區的所述第二半導體層的部分內並且接近於所述第二半導體層的上表面。
  19. 如請求項18所述的方法，其特徵在於，所述成核層包括異質外延層，所述異質外延層由選自氮化鋁和氮化鋁鎵的材料形成。
  20. 如請求項18所述的方法，其特徵在於，所述第一和第二半導體層包括氮化鎵。
  21. 如請求項18所述的方法，其特徵在於，所述一種或多種離子物質選自硼、砷、氦、鈹、鎂、氬、鋁、磷、氮、氧、碳和鐵。
  22. 如請求項18所述的方法，其特徵在於，在所述增強型電阻率區內將所述離子物質植入到濃度在5×1015cm-3與1×1018cm-3之間。
  23. 如請求項18所述的方法，其特徵在於，植入所述一種或多種離子物質包括在50千伏特與200千伏特之間的加速電壓下植入所述一種或多種離子物質。
  24. 如請求項18所述的方法，其特徵在於，另外包括：在形成所述第一半導體層的所述步驟之後並且在植入所述一種或多種離子物質的所述步驟之前，在所述第一半導體層的所述上表面上方形成介電層；以及在植入所述一種或多種離子物質的所述步驟之後，移除所述介電層的至少一部分。
  25. 如請求項18所述的方法，其特徵在於，另外包括：形成在所述第二半導體層上方並且電耦合到所述通道的源極觸點和漏極觸點；以及形成在所述源極觸點與所述漏極觸點之間的所述第二半導體層上方並且電耦合到所述通道的柵極電極。
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