TWI641080B - 用以增加通孔蝕刻率之光圖案法 - Google Patents

用以增加通孔蝕刻率之光圖案法 Download PDF

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Abstract

本揭露提供具有複數個大型通孔(例如是位在接合襯墊之下)的半導體元件，以增加通孔之開口區域比例、增加通孔蝕刻率、並避免金屬層間介電層碎裂及對積體電路造成損害。通孔係被定義為位在金屬層間介電層中介於被隔離的一導電底基層及一導電頂部層之間的一大型開口區域。本揭露亦提供具有大型通孔之半導體元件的製造方法。

Description

用以增加通孔蝕刻率之光圖案法
本發明一般係有關於用以增加通孔蝕刻率的一光圖案方法，以及藉由此製造方法所製作的半導體元件。特別是，本發明係有關於用於製作具有大型通孔且增加通孔蝕刻率的半導體元件的製造方法，以及藉由此製造方法所製作的具有大型通孔的半導體元件。
半導體元件之微型化的提升係持續著重於半導體元件之結構整體性的重要性。類似地，半導體元件之製造的提升係持續著重於製造速率的效率及製造成本的重要性，特別是在製造愈來愈小的半導體元件使複雜性增加的情況。製造者需要高良率、最小化之成本、及可靠性之半導體元件，用於測試使用功能以及安裝。
蝕刻圖案之增加的複雜度(例如是用於襯墊之下的通孔之陣列圖案)，以及造成不同形狀(例如是相較於正方形的薄 矩形(skinny rectangles))與蝕刻尺寸(大與小)之蝕刻率之差異的蝕刻負荷效應(loading effect)，必須納入評估。舉例而言，傳統的位於襯墊之下之通孔的佈局(layout)(例如是用於測試或安裝半導體元件)，是具有相同間隔與相同尺寸的矩正圖案，如此使得負荷效應下降，卻降低蝕刻率。第1圖係此種位於襯墊之下的傳統通孔之一範例，具有相同尺寸及相同間隔密度之矩陣圖案。
位於金屬襯墊之下之傳統的矩陣圖案通孔之常見問題是金屬層間介電層(inter-metal dielectric，IMD)的疲勞與破裂，因此造成積體電路的損壞。此問題可能起因於晶圓針測(wafer sorting testing)、導線接合測試、或導線接合安裝。例如，一探針或接合銲球可能戳穿金屬襯墊及/或壓碎或碎裂金屬層間介電層。矩陣圖案通孔可能不夠堅固以承受這些力量。如此，藉由此種導線接合或針測的物理接觸，半導體元件可能在襯墊及/或襯墊附近受到損害。
因此，本領域仍舊需要用以增加通孔蝕刻率及避免金屬層間介電層之碎裂與造成積體電路損壞的改善方法。
本發明之半導體元件的實施例係提供大型通孔結構，以增加通孔蝕刻率，並避免金屬層間介電層破裂且損害積體電路。本發明提供半導體元件及製造方法的實施例，以降低製程時間，且不僅降低製程時間，亦降低蝕刻製程的成本。本發明之 半導體元件及製作方法的實施例係藉由增加通孔遮罩佈局，降低蝕刻製程時間。
在本發明之一實施例中，半導體元件包括一金屬層間介電層。金屬層間介電層配置於一導電底基層之上，其中金屬層間介電層與導電底基層定義一通孔。通孔係藉由金屬層間介電層環繞，其中通孔包括一導電通孔材料。導電通孔材料係接觸於導電底基層之一部分。半導體元件亦包括一導電頂部層。導電頂部層配置於金屬層間介電層及導電通孔材料上。接觸於導電通孔材料的導電底基層之部分可隔離於導電底基層的複數個鄰近部分。
在本發明的半導體元件的某些實施例中，例如是當大型通孔之尺寸係大於400微米平方時，接觸於導電通孔材料之導電底基層之部分可隔離於導電底基層之鄰近部分至少0.5微米，或藉由在0.5微米至2.0微米之範圍的一隔離間隙所隔離。類似地，在本發明的半導體元件的某些實施例中，接觸於導電通孔材料的導電底基層的部分之上之整個通孔的周圍的金屬層間介電層邊界，於通孔周圍可至少0.1微米，或可能在0.1微米至1.0微米的範圍之中。
在本發明之另一方面，提供具有一通孔之半導體元件的製造或製作方法。方法包括形成一金屬層間介電層於一導電底基層之一第一部分之上，導電底基層之第一部分係隔離於導電底基層之複數個環繞部分。方法可亦包括蝕刻金屬層間介電層以 對於導電底基層之第一部分定義一開口通孔區域，其中金屬層間介電層之一部分保留於開口通孔區域的周圍，導電底基層之第一部分係位於開口通孔區域之下。方法可亦包括沉積一導電通孔材料於開口通孔區域之中，開口通孔區域係鄰近於導電底基層之第一部分。方法可更包括移除殘留於該金屬層間介電層上的導電通孔材料。方法可亦包括形成一導電頂部層於金屬層間介電層及導電通孔材料之上。
本發明之半導體元件的製造方法的某些實施例可包括光圖案化一通孔遮罩，使通孔區域遮罩開口率至少90%、至少98%或100%。本發明之半導體元件的製造方法的某些實施例可包括蝕刻至少或大於10微米×10微米(或100微米平方)、或甚至至少或大於400微米平方的一開口區域。
本發明之附加的方面係提供根據本發明之一實施例的製作方法所製造的半導體元件。
本發明之這些實施例及本發明之其他方面及實施例係更進一步描述於本文中，藉由下列敘述並參酌所附圖式將更加理解。
藉由使用一般用語描述本發明，現在將以元件符號標記於所附圖式中，圖式不需依比例繪製。
100、200‧‧‧通孔結構
102、202‧‧‧放大部分
300、400‧‧‧上視圖
308、408‧‧‧剖面圖
310、410、710、810‧‧‧導電底基層
312、412、712、812‧‧‧金屬層間介電層
313、413、713、813‧‧‧導電通孔材料
314、414、714、814‧‧‧導電頂部層
310a、310b、310c、310d、310e、410a、410b、410c、410d、410e‧‧‧底部金屬
314a、314b、314c、314d、314e、414a、414b、414c、414d、414e‧‧‧頂部金屬
315a、315b、315c、315d、315e、415a、415b、415c、415d、415e、615、715、815‧‧‧通孔
602、622‧‧‧底部金屬遮罩
604‧‧‧底部金屬圖案
604a、604b、604c、605、624a、624b、624c、625‧‧‧底部金屬部分
606‧‧‧頂部金屬遮罩
606a、606b、606c、606d‧‧‧頂部金屬部分
614‧‧‧通孔遮罩
626z‧‧‧隔離間隔
614x、625x、625y‧‧‧邊界
708、718、728、738、748、818、828、838、848‧‧‧半導體元件
705、805‧‧‧區域
900‧‧‧製程
908、911a、911b、913、913a、914、914a‧‧‧步驟
第1圖繪示具有局部放大之位於襯墊之下之一示範性的傳統通孔結構的上視圖。
第2圖繪示依照本發明一實施例之具有局部放大之通孔結構的上視圖。
第3A圖繪示具有矩陣通孔或多個通孔的示範性傳統通孔結構的上視圖。
第3B圖繪示沿第3A圖之剖面線之一示範性傳統通孔結構的剖面圖。
第4A圖繪示根據本發明一實施例之通孔結構的上視圖。
第4B圖繪示沿第4A圖之剖面線之通孔結構的剖面圖。
第5、7、8、11及12圖繪示位在襯墊下之一示範性傳統通孔結構的底部金屬、通孔及頂部金屬遮罩之佈局圖。
第6、9、10、13及14圖繪示根據本發明一實施例之通孔結構的底部金屬、通孔及頂部金屬遮罩之佈局圖。
第15圖繪示根據本發明一實施例之用於大於400微米平方(μm2)之大型通孔區域的底部金屬遮罩的佈局圖。
第16圖繪示根據本發明一實施例之用於大於400微米平方之大型通孔區域的通孔遮罩的佈局圖。
第17圖繪示根據本發明一實施例之用於大於400微米平方之大型通孔區域的頂部金屬遮罩的佈局圖。
第18圖繪示用於大於400微米平方之大型通孔區域的底部金屬未被隔離的晶圓之晶粒是良品或不良品的示意圖。
第19圖繪示根據本發明一實施例之用於大於400微米平方之大型通孔區域的底部金屬是被隔離的晶圓之晶粒是良品或不 良品的示意圖。
第20圖繪示根據本發明一實施例之用於大於400微米平方之大型通孔區域的用於底部金屬的底部金屬遮罩的示意圖。
第21圖繪示根據本發明一實施例之用於大於400微米平方之大型通孔區域的通孔遮罩邊界相關之用於底部金屬的底部金屬遮罩的示意圖。
第22圖繪示底部金屬板及金屬層間介電層之沉積的剖面圖。
第23A、23B、23C及23D圖繪示一傳統的通孔製作過程的剖面圖。
第24A、24B、24C及24D圖繪示根據本發明一實施例之通孔製作過程的剖面圖。
第25圖繪示根據本發明一實施例之半導體元件的通孔製作之不同步驟的流程圖。
以下將會配合所附圖式更充分描述本發明之一些實施例，其中顯示本發明之一些實施例(並未顯示所有實施例)。的確，本發明之不同實施例可呈現於不同的形式，且不應理解為限制於此處所列舉的實施例之中。而是，這些實施例係提供以符合申請的法定需求。
當使用於說明書及所附之申請專利範圍中，單數形式的「一」及「該」包括複數的參照物，除非文中有清楚指明。例如，「一通孔」表示包括複數個此類通孔，「一半導體元件」表 示包括複數個此類半導體元件，除非文中有清楚指明。
雖然本文使用特定用語，然這些用語僅用於一般性及描述性的概念，並非作為限定的目的。除非一用語已另外被定義，本文所使用的所有的用語(包括技術性及科學性用語)具有本發明所屬領域之通常知識者一般所能理解的相同意義。將更理解的是，這些用語(例如是定義於那些通常使用的字典)應被理解為具有本發明所屬領域中具有通常知識者一般所理解的意義。將更理解的是，這些用語(例如是定義於那些通常使用的字典)應被理解為具有與相關領域及本揭露之內文中的意義一致的意義。除非本揭露的表示有其他定義，這類一般所使用的用語將不被理解為理想化或過度正式的概念。
根據本發明之實施例之具有改善的通孔蝕刻率的半導體元件，發明人已設想過某些半導體元件，特別是具有大型通孔結構的半導體元件。相較於傳統的具有相同尺寸及相同間隔密度的矩陣圖案通孔的半導體元件，發明人已設想過具有改善的彈性(resilience)以避免金屬層間介電層與積體電路損壞的半導體元件以及通孔結構之設計。本發明之實施例可提供或被使用於製造不同類型的半導體元件，包括(但並非限制於)遮罩唯讀記憶體(Mask ROM)、快閃記憶體、可抹除可程式化唯讀記憶體(EPROM)、動態隨機存取記憶體(DRAM)、鐵電隨機存取記憶體(FeRAM)及磁電阻式隨機存取記憶體(MRAM)。類似地，本發明之實施例可提供或被使用於製造不同類型的其他半導體元件，包括(但並非限制 於)微處理器、晶片組、控制器、及互補式金氧半導體感測器。
半導體製程製造技術的負荷效應、微負荷效應導致一增加的蝕刻率及一增加的光圖案開口率(photo pattern open ratio)。襯墊下的通孔區域是可調整的區域，可被修改以控制通孔層蝕刻的蝕刻率。可藉由使用能夠涵蓋小尺寸(例如是0.2微米×0.2微米)至大尺寸(例如是65微米×65微米)之差異的蝕刻方法調整蝕刻率之差異。並且蝕刻率隨著光圖案中更大的開口率增加。因此，提供本發明之實施例，降低蝕刻製程時間，並且不僅降低蝕刻製程時間亦降低蝕刻製程成本。
本發明之半導體通孔結構的實施例係藉由增加通孔遮罩佈局以降低蝕刻製程時間。例如，第1圖之傳統的通孔結構100的開口通孔區域對於金屬層間介電層，在9個0.15微米×0.15微米的3×3矩陣的放大部分102中，具有4：9或44%的開口區域比例，且在通孔的整個區域之上，僅具有182：496或37%之開口率。相較之下，第2圖之通孔結構200在0.15微米×0.15微米的放大部分202中及通孔的整個區域之上，具有1或100%的開口區域比例。本發明之此實施例的通孔結構藉由增加通孔區域的開口比例，可增加蝕刻率，相較於用於第1圖之通孔的傳統的通孔遮罩佈局的範例，例如是增加56%至63%或更多。在本發明之其他實施例，開口區域比例可增加91%。換言之，由僅有6.9%的開口變至98%的開口，因此增加蝕刻率且降低蝕刻製程的時間及成本。
第3A圖及3B圖分別繪示具有矩陣通孔或多個通孔的示範性傳統通孔結構的上視圖300及剖面圖308。此結構包括一導電底基層310，例如是金屬。金屬層間介電層312係配置於導電底基層310上。通孔係藉由導電通孔材料313之矩陣圖案的複數個相等間隔的相同尺寸的區域所定義。導電頂部層314(例如是金屬)係配置於金屬層間介電層312及導電通孔材料313的矩陣圖案之上。
相較之下，第4A圖及4B圖分別繪示根據本發明一實施例之通孔結構的上視圖400及剖面圖408。此結構包括一導電底基層410，例如是金屬，例如是鋁及/或銅。金屬層間介電層412係配置於導電底基層410上，環繞藉由金屬層間介電層的空缺部分所定義的通孔。導電通孔材料413(例如是鎢(Tungsten,W))係配置於通孔中。導電頂部層414(例如是金屬，例如是鋁及/或銅)係配置於金屬層間介電層412及導電通孔材料413之上。
第5、7、8、11及12圖繪示具有矩陣通孔或多個通孔的一示範性傳統通孔結構的底部金屬(310a、310b、310c、310d、310e)、通孔(315a、315b、315c、315d、315e)及頂部金屬(314a、314b、314c、314d、314e)遮罩之佈局圖。第5、7、8、11及12圖之通孔係藉由導電通孔材料之矩陣圖案之複數個相等間隔的相同尺寸的區域所定義。各個第5、7、8、11及12圖之通孔的開口區域的個別尺寸係小於10微米×10微米，或100微米平方。
第6、9、10、13及14圖繪示相較於第5、7、8、 11及12圖之根據本發明一實施例之通孔結構的底部金屬(410a、410b、410c、410d、410e)、通孔(415a、415b、415c、415d、415e)及頂部金屬(414a、414b、414c、414d、414e)遮罩之佈局圖。第6、9、10、13及14圖之通孔係藉由導電通孔材料之至少10微米×10微米、或100微米平方、或更大的區域所定義。在本發明之半導體元件之某些其他實施例中，通孔之長度可大於10微米，寬度可大於10微米，或長度與寬度之其中一方向或2個方向係大於10微米。
根據本發明之其他實施例，通孔可包括至少10微米×10微米的導電通孔材料的至少一區域，且亦可包括小於10微米×10微米的導電通孔材料的一或多個較小的區域。此種通孔結構可稱作導電通孔材料之小及大區域的混雜通孔。例如，通孔遮罩可被設計為具有小及大開口區域2者。再者，舉例而言，導電材料的大區域可藉由導電通孔材料的較小區域的圖案所環繞。
第15圖繪示根據本發明一實施例之用於大於400微米平方之通孔尺寸的一部分的底部金屬遮罩602的佈局圖。位於中央的是尺寸大於400微米平方之大型通孔之下的一底部金屬部分605。鄰近於此底部金屬部分605的是一環繞的底部金屬圖案604，包括底部金屬部分604a、604b、及604c。底部金屬部分604a、604b、及604c並非是實際的佈局，而僅繪示以表示大型通孔之下的底部金屬係被隔離。中央的底部金屬部分605係藉由一間隔與環繞的底部金屬部分604a、604b、及604c隔離，以避免 在底部金屬層605對於其他電路的連接，避免電漿充電效應(plasrna charging effect)，例如與20微米×20微米或400微米平方一樣大或更大的大型通孔區域。反而，襯墊之導電路徑需要是位於頂部金屬層或其他層以連接於襯墊。第16圖繪示根據本發明一實施例之通孔遮罩614的佈局圖。位於中央的是藉由遮罩邊界所環繞的一大型通孔615。第17圖繪示根據本發明一實施例之頂部金屬遮罩606的佈局圖。中央的頂部金屬部分606a係鄰近於且連接於頂部金屬部分606b及606c，使得通孔之上的襯墊的中央的頂部金屬部分606a係藉由位於頂部金屬層的一或多個頂部金屬部分606b及606c連接於其他電路。頂部金屬部分606b、606c、606d並非是實際的佈局，而是繪示以表示大型通孔之上之頂部金屬需要連接於其他小於400微米平方的通孔，且再連接於底部金屬。同時，當通孔尺寸係大於400微米平方時，底部金屬遮罩602、通孔遮罩614、及頂部金屬遮罩606可用於本發明之實施例。
第18圖繪示當通孔尺寸大於400微米平方時底部金屬未被隔離的晶圓之晶粒是良品(合格)或不良品(不合格)的示意圖。底部金屬未被隔離時，不良率係99%。相較而言，第19圖繪示根據本發明一實施例之具有底部金屬隔離的晶圓之晶粒是良品(合格)或不良品(不合格)的示意圖。底部金屬是被隔離時(如第15圖之底部金屬遮罩602所提供)，良率係93%。此處繪示底部金屬在大型通孔(大於400微米平方)及襯墊之下，對於底部金屬層之環繞的底部金屬部分，未被隔離以及有被隔離的電漿充電 效應之差異。
第20圖繪示根據本發明一實施例之用於大型通孔之下的底部金屬部分625的一部分底部金屬遮罩622的佈局。鄰近於此底部金屬部分625的是環繞的底部金屬圖案624，底部金屬圖案624包括底部金屬部分624a、624b及624c。底部金屬部分624a、624b及624c並非是實際的佈局情形，而是被繪示以表示底部金屬部分625是被隔離。底部金屬部分625係藉由一間隔所隔離，亦即一隔離間隔626z，亦稱作由環繞的底部金屬部分624a、624b及624c之邊界距離，以避免在底部金屬部分625連接於其他電路，以避免電漿充電效應，例如是與20微米×20微米或400微米平方一樣大或更大的大型通孔。為了達成有效的隔離並避免蝕刻製程電漿充電效應，隔離間隔626z或邊界距離可至少0.5微米或更大。類似地，第21圖繪示根據本發明一實施例之關於通孔遮罩614之部分重疊於底部金屬遮罩622之部分的佈局。此重疊情形係被繪製以描繪通孔遮罩邊界614x之尺寸對於底部金屬部分625之邊界625x的關係。進一步繪示的是位於通孔遮罩邊界614x及底部金屬625之邊界625x之間之通孔對於底部邊界625y的尺寸。此通孔對於底部邊界625y可至少等於0.1微米或大於0.1微米。此通孔對於底部邊界的尺寸可考量於頂部金屬製程窗口之關係進行調整。此通孔對於底部邊界之部分的尺寸亦可考量於環繞通孔及導電通孔材料的金屬層間介電層邊界之關係進行調整，從而提供底部金屬層與頂部金屬層之間的隔離。
第22圖繪示形成通孔之製備的半導體元件708之一部分的剖面圖。半導體元件708之此部分包括一導電底基層710(例如是底部金屬(例如是鋁及/或銅))，以及一金屬層間介電層712。金屬層間介電層712係沉積於導電底基層710之上。
第23A、23B、23C及23D圖繪示由第22圖之半導體元件708之部分開始的一傳統的通孔製作過程的剖面圖。第23A圖繪示在通孔遮罩光圖案化、通孔蝕刻及移除光阻與/或聚合物之後，從而形成藉由矩陣圖案之複數個相同間隔之相同尺寸的區域705所定義的通孔的半導體元件718之結果部分。第23B圖繪示在通孔金屬沉積以填充導電通孔材料713於矩陣圖案之複數個相同間隔之相同尺寸的區域705中之後的半導體元件728之結果部分。第23C圖繪示在化學機械研磨/平坦化(Chemical Mechanical Polishing/Planarization,CMP)之後移除殘留在金屬層間介電層712之上的導電通孔材料713的半導體元件738之結果部分。第23D圖繪示沉積一導電頂部層714配置於金屬層間介電層712及導電通孔材料713之上之後的半導體元件748之結果部分。半導體元件748之結果部分包括導電底基層710、金屬層間介電層712、已沉積有導電通孔材料713於其中之藉由複數個相同間隔之相同尺寸的區域705所定義的通孔715及導電頂部層714。
相較之下，第24A、24B、24C及24D圖繪示由第22圖之半導體元件708之部分開始的根據本發明一實施例之通孔 製作過程的剖面圖。第24A圖繪示在通孔遮罩光圖案化、通孔蝕刻及移除光阻與/或聚合物殘留物之後，從而形成藉由單一大型通孔區域805所定義的通孔的半導體元件818之結果部分。第24B圖繪示在通孔金屬沉積以填充導電通孔材料813(例如是鎢(Tungsten,W))於大型通孔區域805中之後的半導體元件828之結果部分。至少一部分的導電通孔材料813(例如是朝向且/或位於大型通孔區域805中央)之厚度及高度可小於環繞的金屬層間介電層812之厚度及高度。較小的導電通孔材料813之厚度可能是由於填充大型通孔需要使通孔金屬之厚度小於金屬層間介電層之厚度。大型通孔區域之較小的導電通孔金屬之厚度可能不會造成產率損失。再者，為了加入成本的考量，導電通孔材料813之厚度可小於金屬層間介電層。導電通孔材料813可跨越過大型通孔區域805及至少一部分的金屬層間介電層812之上，因此鄰近於金屬層間介電層812之大型通孔區域805之周圍的厚度及高度可至少等於或大於環繞的金屬層間介電層812的厚度及高度。第24C圖繪示在化學機械研磨/平坦化之後移除殘留在金屬層間介電層812之上的導電通孔材料813的半導體元件838之結果部分。例如是導電通孔材料813跨越過至少一部分的金屬層間介電層812，且任何其他的導電通孔材料813(例如是位於大型通孔區域805之周圍)之厚度及高度大於環繞的金屬層間介電層812之厚度及高度。第24D圖繪示沉積一導電頂部層814(例如是頂部金屬(例如鋁及/或銅))配置於金屬層間介電層812及導電通孔材料813之 上之後的半導體元件848之結果部分。導電頂部層814之沉積可以是一平板沉積(slab deposition)，隨後進行光圖案化及蝕刻。半導體元件848之結果部分包括導電底基層810、金屬層間介電層812、已沉積有導電通孔材料813於其中之藉由大型通孔區域805所定義的通孔815及導電頂部層814。
本發明之另一方面提供製作或製造半導體元件的方法，在金屬襯墊之下具有大型通孔並增加通孔蝕刻率。一般而言，根據本發明一實施例之半導體元件的製作方法，可包括形成藉由一金屬層間介電層結合的一大型通孔於一導電底基層之上，及以一導電頂部層覆蓋通孔與金屬層間介電層。
特別地，第25圖繪示根據本發明一實施例之半導體元件的通孔之製程900之不同步驟的流程圖。例如，第24D圖之半導體元件848之部分係由第24A、24B及24C之半導體元件818、828及838所繪示的前驅部分所得。在製程900之步驟908，一導電底基層(例如是一底部金屬(例如鋁及/或銅))可沉積為一平板(slab)，且一金屬層間介電層可沉積於導電底基層之上。接著，在步驟911a，可進行通孔遮罩光圖案化，接著進行通孔蝕刻及移除光阻與/或聚合物殘留，從而形成一大型通孔區域，如步驟911b所示。如步驟913所示，可沉積導電通孔材料(例如是通孔金屬(例如是鎢))，以填充導電通孔材料於大型通孔區域之中。如步驟913a所示，可進行化學機械研磨/平坦化以移除殘留在金屬層間介電層812之上的導電通孔材料813。並且，如步驟914所示，可進行 一沉積製成以沉積一導電頂部層(例如是一頂部金屬(例如是鋁及/或銅))於金屬層間介電層及導電通孔材料之上。若有需要，如步驟914a所示，可進行額外的頂部金屬沉積、光圖案化及蝕刻。
上述方法中大略描述的某些步驟本身可包括其他次步驟，這些次步驟並不需經過明確描述。本領域中具有通常知識者理解，這些額外的步驟對於本揭露是有益的。再者，本領域中具有通常知識者理解，可使用對本揭露有益的任何製作過程，以製作根據本發明之實施例的半導體元件。
如同上述，根據本發明之實施例的大型通孔的設計及結構，提供一大型開口區域及一增加的光圖案化開口率之益處。如此幫助蝕刻率的增加，且因此減少半導體元件製作的製程時間及電力成本。
本文所列舉之本發明的許多變化及其他實施例，有利於發明所屬領域之具有通常知識者，理解上述描述及相關圖式所代表的教示。因此，應理解的是，本發明並非限定於所揭露的特定實施例，且一些變化及其他實施例係包括於所附之申請專利範圍的範疇之中。再者，雖然上述敘述及所附圖式，在某些元件及/或功能的範例性結合的內文中，描述示範性實施例，應理解的是，當可在不脫離所附之申請專利範圍之範疇的情況下，藉由替代性的實施例提供元件及/或功能的不同結合。就此點而言，例如，相較於上述明確敘述之元件及/或功能的不同結合，亦可思及為列舉於一些所附之申請專利範圍之中。雖然本文使用特定用 語，這些用語僅用於一般性及描述性意義，並非作為限制的目的。

Claims (9)

  1. 一種半導體元件，包括：一導電底基層；一金屬層間介電層，配置於該導電底基層之上，其中該金屬層間介電層與該導電底基層定義一通孔，該通孔係藉由該金屬層間介電層環繞，其中該通孔包括一導電通孔材料，該導電通孔材料係接觸於該導電底基層之一部分；以及一導電頂部層，配置於該金屬層間介電層及該導電通孔材料上，且該導電頂部層係配置於一襯墊之下，其中接觸於該導電通孔材料的該導電底基層之該部分係隔離於該導電底基層的複數個鄰近部分，及其中接觸於該導電通孔材料的該導電底基層之該部分係大於該通孔，藉此在接觸於該導電通孔材料的該導電底基層的該部分之上提供一金屬層間介電層邊界於整個該通孔的周圍，其中該通孔之長度係介於10微米至20微米之間，或者該通孔之寬度係介於10微米至20微米之間；其中至少一部分的該導電通孔材料的厚度小於環繞的該金屬層間介電層的厚度。
  2. 如申請專利範圍第1項所述之半導體元件，其中，當該通孔之尺寸係大於400微米平方時，接觸於該導電通孔材料之該導電底基層之該部分係隔離於該導電底基層之該些鄰近部分至少0.5微米。
  3. 如申請專利範圍第1項所述之半導體元件，其中，當該通孔的尺寸是大於400微米平方時，接觸於該導電通孔材料的該導電底基層的該部分之上之整個該通孔的周圍的該金屬層間介電層邊界，於該通孔周圍係至少0.1微米。
  4. 如申請專利範圍第1項所述之半導體元件，其中該通孔之開口區域比例(open area ratio)係大於90%。
  5. 一種具有一通孔之半導體元件的製作方法，該方法包括：形成一金屬層間介電層於一導電底基層之一第一部分之上，其中該導電底基層之該第一部分係隔離於該導電底基層之複數個環繞部分；光圖案化一通孔遮罩於該金屬層間介電層之上；蝕刻該金屬層間介電層以對於該導電底基層之該第一部分定義一開口通孔區域，其中該金屬層間介電層之一部分保留於該開口通孔區域的周圍，該導電底基層之該第一部分係位於該開口通孔區域之下；沉積一導電通孔材料於該開口通孔區域之中，該開口通孔區域係鄰近於該導電底基層之該第一部分；移除殘留於該金屬層間介電層上的該導電通孔材料；以及形成一導電頂部層於該金屬層間介電層及該導電通孔材料之上，且該導電頂部層係配置於一襯墊之下，其中該通孔之長度係介於10微米至20微米之間，或者該通孔之寬度係介於10微米至20微米之間。
  6. 如申請專利範圍第5項所述之方法，其中光圖案化該通孔遮罩於該金屬層間介電層之上的步驟包括：光圖案化該通孔遮罩，使通孔區域遮罩開口率至少90%。
  7. 如申請專利範圍第5項所述之方法，其中蝕刻該金屬層間介電層以定義該開口通孔區域的步驟包括：蝕刻至少10微米×10微米的一開口區域。
  8. 如申請專利範圍第5項所述之方法，其中蝕刻該金屬層間介電層以定義該開口通孔區域的步驟包括：蝕刻該金屬層間介電層，使環繞該開口通孔區域之該金屬層間介電層係至少0.1微米。
  9. 如申請專利範圍第5項所述之方法，其中光圖案化該通孔遮罩於該金屬層間介電層之上的步驟包括：光圖案化該通孔遮罩，使一第一通孔區域係至少10微米×10微米及一第二通孔區域係小於10微米×10微米，且其中蝕刻該金屬層間介電層以定義該開口通孔區域的步驟包括：蝕刻至少10微米×10微米的一第一開口區域及小於10微米×10微米的一第二開口區域。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536808B1 (en) 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate
CN108962767B (zh) * 2017-05-22 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118180A (en) * 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
US6258715B1 (en) * 1999-01-11 2001-07-10 Taiwan Semiconductor Manufacturing Company Process for low-k dielectric with dummy plugs
TW544818B (en) * 2001-04-27 2003-08-01 Shinko Electric Ind Co Semiconductor package
TW200537631A (en) * 2004-02-10 2005-11-16 Matsushita Electric Ind Co Ltd A semiconductor device and the fabrication thereof
TW200608502A (en) * 2004-07-08 2006-03-01 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
CN101866898A (zh) * 2009-04-15 2010-10-20 国际商业机器公司 用于c4球中均匀电流密度的金属布线结构
US20120298410A1 (en) * 2011-05-27 2012-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer Testing Using Dummy Connections

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
US6150678A (en) 1999-02-11 2000-11-21 Vanguard International Semiconductor Corporation Method and pattern for avoiding micro-loading effect in an etching process
TW561805B (en) * 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
US6787896B1 (en) * 2003-05-15 2004-09-07 Skyworks Solutions, Inc. Semiconductor die package with increased thermal conduction
US8344471B2 (en) 2009-07-29 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AICu process
US8658464B2 (en) * 2011-11-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mold chase design for package-on-package applications
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9536808B1 (en) 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118180A (en) * 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
US6258715B1 (en) * 1999-01-11 2001-07-10 Taiwan Semiconductor Manufacturing Company Process for low-k dielectric with dummy plugs
TW544818B (en) * 2001-04-27 2003-08-01 Shinko Electric Ind Co Semiconductor package
TW200537631A (en) * 2004-02-10 2005-11-16 Matsushita Electric Ind Co Ltd A semiconductor device and the fabrication thereof
TW200608502A (en) * 2004-07-08 2006-03-01 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
CN101866898A (zh) * 2009-04-15 2010-10-20 国际商业机器公司 用于c4球中均匀电流密度的金属布线结构
US20120298410A1 (en) * 2011-05-27 2012-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer Testing Using Dummy Connections

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