CN106257657A - 用以增加通孔刻蚀率的光图案法 - Google Patents

用以增加通孔刻蚀率的光图案法 Download PDF

Info

Publication number
CN106257657A
CN106257657A CN201510540103.1A CN201510540103A CN106257657A CN 106257657 A CN106257657 A CN 106257657A CN 201510540103 A CN201510540103 A CN 201510540103A CN 106257657 A CN106257657 A CN 106257657A
Authority
CN
China
Prior art keywords
hole
conductive
dielectric layer
layer
metal layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510540103.1A
Other languages
English (en)
Other versions
CN106257657B (zh
Inventor
穆政昌
林正伟
刘光文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN106257657A publication Critical patent/CN106257657A/zh
Application granted granted Critical
Publication of CN106257657B publication Critical patent/CN106257657B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本发明提供具有多个大型通孔(例如是位于接合衬垫之下)的半导体元件，以增加通孔的开口区域比例、增加通孔刻蚀率、并避免金属层间介电层碎裂及对集成电路造成损害。通孔被定义为位于金属层间介电层中介于被隔离的一导电底基层及一导电顶部层之间的一大型开口区域。本发明还提供了具有大型通孔的半导体元件的制造方法。

Description

用以增加通孔刻蚀率的光图案法
技术领域
本发明一般是有关于用以增加通孔刻蚀率的一光图案方法，以及通过此制造方法所制作的半导体元件。特别是，本发明是有关于用于制作具有大型通孔且增加通孔刻蚀率的半导体元件的制造方法，以及通过此制造方法所制作的具有大型通孔的半导体元件。
背景技术
半导体元件的微型化的提升持续着重于半导体元件的结构整体性的重要性。类似地，半导体元件的制造的提升持续着重于制造速率的效率及制造成本的重要性，特别是在制造愈来愈小的半导体元件使复杂性增加的情况。制造者需要高合格率、最小化的成本、及可靠性的半导体元件，用于测试使用功能以及安装。
刻蚀图案的增加的复杂度(例如是用于衬垫之下的通孔的阵列图案)，以及造成不同形状(例如是相比于正方形的薄矩形(skinny rectangles))与刻蚀尺寸(大与小)的刻蚀率的差异的刻蚀负荷效应(loading effect)，必须纳入评估。举例而言，传统的位于衬垫之下的通孔的布局(layout)(例如是用于测试或安装半导体元件)，是具有相同间隔与相同尺寸的矩正图案，如此使得负荷效应下降，却降低刻蚀率。图1是此种位于衬垫之下的传统通孔的一范例，具有相同尺寸及相同间隔密度的矩阵图案。
位于金属衬垫之下的传统的矩阵图案通孔的常见问题是金属层间介电层(inter-metal dielectric，IMD)的疲劳与破裂，因此造成集成电路的损坏。此问题可能起因于晶圆针测(wafer sorting testing)、导线接合测试、或导线接合安装。例如，一探针或接合焊球可能戳穿金属衬垫及/或压碎或碎裂金属层间介电层。矩阵图案通孔可能不够坚固以承受这些力量。如此，通过此种导线接合或针测的物理接触，半导体元件可能在衬垫及/或衬垫附近受到损害。
因此，本领域仍旧需要用以增加通孔刻蚀率及避免金属层间介电层的碎裂与造成集成电路损坏的改善方法。
发明内容
本发明的半导体元件的实施例是提供大型通孔结构，以增加通孔刻蚀率，并避免金属层间介电层破裂且损害集成电路。本发明提供半导体元件及制造方法的实施例，以降低工艺时间，且不仅降低工艺时间，还降低刻蚀工艺的成本。本发明的半导体元件及制作方法的实施例通过增加通孔屏蔽布局，降低刻蚀工艺时间。
在本发明的一实施例中，半导体元件包括一金属层间介电层。金属层间介电层配置于一导电底基层之上，其中金属层间介电层与导电底基层定义一通孔。通孔通过金属层间介电层环绕，其中通孔包括一导电通孔材料。导电通孔材料接触于导电底基层的一部分。半导体元件还包括一导电顶部层。导电顶部层配置于金属层间介电层及导电通孔材料上。接触于导电通孔材料的导电底基层的部分可隔离于导电底基层的多个邻近部分。
在本发明的半导体元件的某些实施例中，例如是当大型通孔的尺寸大于400平方微米时，接触于导电通孔材料的导电底基层的部分可隔离于导电底基层的邻近部分至少0.5微米，或通过在0.5微米至2.0微米的范围的一隔离间隙所隔离。类似地，在本发明的半导体元件的某些实施例中，接触于导电通孔材料的导电底基层的部分之上的整个通孔的周围的金属层间介电层边界，于通孔周围可至少0.1微米，或可能在0.1微米至1.0微米的范围之中。
在本发明的另一方面，提供具有一通孔的半导体元件的制造或制作方法。方法包括形成一金属层间介电层于一导电底基层的一第一部分之上，导电底基层的第一部分隔离于导电底基层的多个环绕部分。方法可还包括刻蚀金属层间介电层以对于导电底基层的第一部分定义一开口通孔区域，其中金属层间介电层的一部分保留于开口通孔区域的周围，导电底基层的第一部分位于开口通孔区域之下。方法可还包括沉积一导电通孔材料于开口通孔区域之中，开口通孔区域邻近于导电底基层的第一部分。方法可还包括移除残留于该金属层间介电层上的导电通孔材料。方法可还包括形成一导电顶部层于金属层间介电层及导电通孔材料之上。
本发明的半导体元件的制造方法的某些实施例可包括光图案化一通孔屏蔽，使通孔区域屏蔽开口率至少90％、至少98％或100％。本发明的半导体元件的制造方法的某些实施例可包括刻蚀至少或大于10微米×10微米(或100平方微米)、或甚至至少或大于400平方微米的一开口区域。
本发明的附加的方面是提供根据本发明的一实施例的制作方法所制造的半导体元件。
本发明的这些实施例及本发明的其他方面及实施例更进一步描述于本文中，通过下列叙述并参酌所附附图将更加理解。
通过使用一般用语描述本发明，现在将以元件符号标记于所附附图中，附图不需依比例绘制。
附图说明
图1绘示具有局部放大的位于衬垫之下的一示范性的传统通孔结构的上视图。
图2绘示依照本发明一实施例的具有局部放大的通孔结构的上视图。
图3A绘示具有矩阵通孔或多个通孔的示范性传统通孔结构的上视图。
图3B绘示沿图3A的剖面线的一示范性传统通孔结构的剖面图。
图4A绘示根据本发明一实施例的通孔结构的上视图。
图4B绘示沿图4A的剖面线的通孔结构的剖面图。
图5、图7、图8、图11及图12绘示位于衬垫下的一示范性传统通孔结构的底部金属、通孔及顶部金属屏蔽的布局图。
图6、图9、图10、图13及图14绘示根据本发明一实施例的通孔结构的底部金属、通孔及顶部金属屏蔽的布局图。
图15绘示根据本发明一实施例的用于大于400平方微米(μm2)的大型通孔区域的底部金属屏蔽的布局图。
图16绘示根据本发明一实施例的用于大于400平方微米的大型通孔区域的通孔屏蔽的布局图。
图17绘示根据本发明一实施例的用于大于400平方微米的大型通孔区域的顶部金属屏蔽的布局图。
图18绘示用于大于400平方微米的大型通孔区域的底部金属未被隔离的晶圆的晶粒是合格品或不合格品的示意图。
图19绘示根据本发明一实施例的用于大于400平方微米的大型通孔区域的底部金属是被隔离的晶圆的晶粒是合格品或不合格品的示意图。
图20绘示根据本发明一实施例的用于大于400平方微米的大型通孔区域的用于底部金属的底部金属屏蔽的示意图。
图21绘示根据本发明一实施例的用于大于400平方微米的大型通孔区域的通孔屏蔽边界相关的用于底部金属的底部金属屏蔽的示意图。
图22绘示底部金属板及金属层间介电层的沉积的剖面图。
图23A、图23B、图23C及图23D绘示一传统的通孔制作过程的剖面图。
图24A、图24B、图24C及图24D绘示根据本发明一实施例的通孔制作过程的剖面图。
图25绘示根据本发明一实施例的半导体元件的通孔制作的不同步骤的流程图。
【符号说明】
100、200：通孔结构
102、202：放大部分
300、400：上视图
308、408：剖面图
310、410、710、810：导电底基层
312、412、712、812：金属层间介电层
313、413、713、813：导电通孔材料
314、414、714、814：导电顶部层
310a、310b、310c、310d、310e、410a、410b、410c、410d、410e：底部金属
314a、314b、314c、314d、314e、414a、414b、414c、414d、414e：顶部金属
315a、315b、315c、315d、315e、415a、415b、415c、415d、415e、615、715、815：通孔
602、622：底部金属屏蔽
604：底部金属图案
604a、604b、604c、605、624a、624b、624c、625：底部金属部分
606：顶部金属屏蔽
606a、606b、606c、606d：顶部金属部分
614：通孔屏蔽
626z：隔离间隔
614x、625x、625y：边界
708、718、728、738、748、818、828、838、848：半导体元件
705、805：区域
900：工艺
908、911a、911b、913、913a、914、914a：步骤
具体实施方式
以下将会配合所附附图更充分描述本发明的一些实施例，其中显示本发明的一些实施例(并未显示所有实施例)。的确，本发明的不同实施例可呈现于不同的形式，且不应理解为限制于此处所列举的实施例之中。而是，这些实施例提供以符合申请的法定需求。
当使用于说明书及所附的权利要求中，单数形式的「一」及「该」包括复数的参照物，除非文中有清楚指明。例如，「一通孔」表示包括多个此类通孔，「一半导体元件」表示包括多个此类半导体元件，除非文中有清楚指明。
虽然本文使用特定用语，然这些用语仅用于一般性及描述性的概念，并非作为限定的目的。除非一用语已另外被定义，本文所使用的所有的用语(包括技术性及科学性用语)具有本发明所属领域的普通技术人员一般所能理解的相同意义。将更理解的是，这些用语(例如是定义于那些通常使用的字典)应被理解为具有本发明所属领域中普通技术人员一般所理解的意义。将更理解的是，这些用语(例如是定义于那些通常使用的字典)应被理解为具有与相关领域及本发明的正文中的意义一致的意义。除非本发明的表示有其他定义，这类一般所使用的用语将不被理解为理想化或过度正式的概念。
根据本发明的实施例的具有改善的通孔刻蚀率的半导体元件，发明人已设想过某些半导体元件，特别是具有大型通孔结构的半导体元件。相比于传统的具有相同尺寸及相同间隔密度的矩阵图案通孔的半导体元件，发明人已设想过具有改善的弹性(resilience)以避免金属层间介电层与集成电路损坏的半导体元件以及通孔结构的设计。本发明的实施例可提供或被使用于制造不同类型的半导体元件，包括(但并非限制于)屏蔽只读存储器(Mask ROM)、闪存、可抹除可编程只读存储器(EPROM)、动态随机存取存储器(DRAM)、铁电随机存取存储器(FeRAM)及磁电阻式随机存取存储器(MRAM)。类似地，本发明的实施例可提供或被使用于制造不同类型的其他半导体元件，包括(但并非限制于)微处理器、芯片组、控制器、及互补式金氧半导体传感器。
半导体工艺制造技术的负荷效应、微负荷效应导致一增加的刻蚀率及一增加的光图案开口率(photo pattern open ratio)。衬垫下的通孔区域是可调整的区域，可被修改以控制通孔层刻蚀的刻蚀率。可通过使用能够涵盖小尺寸(例如是0.2微米×0.2微米)至大尺寸(例如是65微米×65微米)的差异的刻蚀方法调整刻蚀率的差异。并且刻蚀率随着光图案中更大的开口率增加。因此，提供本发明的实施例，降低刻蚀工艺时间，并且不仅降低刻蚀工艺时间还降低刻蚀工艺成本。
本发明的半导体通孔结构的实施例通过增加通孔屏蔽布局以降低刻蚀工艺时间。例如，图1的传统的通孔结构100的开口通孔区域对于金属层间介电层，在9个0.15微米×0.15微米的3×3矩阵的放大部分102中，具有4∶9或44％的开口区域比例，且在通孔的整个区域之上，仅具有182∶496或37％的开口率。相比之下，图2的通孔结构200在0.15微米×0.15微米的放大部分202中及通孔的整个区域之上，具有1或100％的开口区域比例。本发明的此实施例的通孔结构通过增加通孔区域的开口比例，可增加刻蚀率，相比于用于图1的通孔的传统的通孔屏蔽布局的范例，例如是增加56％至63％或更多。在本发明的其他实施例，开口区域比例可增加91％。换句话说，由仅有6.9％的开口变至98％的开口，因此增加刻蚀率且降低刻蚀工艺的时间及成本。
图3A及图3B分别绘示具有矩阵通孔或多个通孔的示范性传统通孔结构的上视图300及剖面图308。此结构包括一导电底基层310，例如是金属。金属层间介电层312配置于导电底基层310上。通孔通过导电通孔材料313的矩阵图案的多个相等间隔的相同尺寸的区域所定义。导电顶部层314(例如是金属)配置于金属层间介电层312及导电通孔材料313的矩阵图案之上。
相比之下，图4A及图4B分别绘示根据本发明一实施例的通孔结构的上视图400及剖面图408。此结构包括一导电底基层410，例如是金属，例如是铝及/或铜。金属层间介电层412配置于导电底基层410上，环绕通过金属层间介电层的空缺部分所定义的通孔。导电通孔材料413(例如是钨(Tungsten，W))配置于通孔中。导电顶部层414(例如是金属，例如是铝及/或铜)配置于金属层间介电层412及导电通孔材料413之上。
图5、图7、图8、图11及图12绘示具有矩阵通孔或多个通孔的一示范性传统通孔结构的底部金属(310a、310b、310c、310d、310e)、通孔(315a、315b、315c、315d、315e)及顶部金属(314a、314b、314c、314d、314e)屏蔽的布局图。图5、图7、图8、图11及图12的通孔通过导电通孔材料的矩阵图案的多个相等间隔的相同尺寸的区域所定义。各个图5、图7、图8、图11及图12的通孔的开口区域的个别尺寸小于10微米×10微米，或100平方微米。
图6、图9、图10、图13及图14绘示相比于图5、图7、图8、图11及图12的根据本发明一实施例的通孔结构的底部金属(410a、410b、410c、410d、410e)、通孔(415a、415b、415c、415d、415e)及顶部金属(414a、414b、414c、414d、414e)屏蔽的布局图。图6、图9、图10、图13及图14的通孔是通过导电通孔材料的至少10微米×10微米、或100平方微米、或更大的区域所定义。在本发明的半导体元件的某些其他实施例中，通孔的长度可大于10微米，宽度可大于10微米，或长度与宽度的其中一方向或2个方向大于10微米。
根据本发明的其他实施例，通孔可包括至少10微米×10微米的导电通孔材料的至少一区域，且也可包括小于10微米×10微米的导电通孔材料的一或多个较小的区域。此种通孔结构可称作导电通孔材料的小及大区域的混杂通孔。例如，通孔屏蔽可被设计为具有小及大开口区域2者。再者，举例而言，导电材料的大区域可通过导电通孔材料的较小区域的图案所环绕。
图15绘示根据本发明一实施例的用于大于400平方微米的通孔尺寸的一部分的底部金属屏蔽602的布局图。位于中央的是尺寸大于400平方微米的大型通孔之下的一底部金属部分605。邻近于此底部金属部分605的是一环绕的底部金属图案604，包括底部金属部分604a、604b、及604c。底部金属部分604a、604b、及604c并非是实际的布局，而仅绘示以表示大型通孔之下的底部金属被隔离。中央的底部金属部分605通过一间隔与环绕的底部金属部分604a、604b、及604c隔离，以避免在底部金属层605对于其他电路的连接，避免等离子体充电效应(plasma charging effect)，例如与20微米×20微米或400平方微米一样大或更大的大型通孔区域。反而，衬垫的导电路径需要是位于顶部金属层或其他层以连接于衬垫。图16绘示根据本发明一实施例的通孔屏蔽614的布局图。位于中央的是通过屏蔽边界所环绕的一大型通孔615。图17绘示根据本发明一实施例的顶部金属屏蔽606的布局图。中央的顶部金属部分606a邻近于且连接于顶部金属部分606b及606c，使得通孔之上的衬垫的中央的顶部金属部分606a通过位于顶部金属层的一或多个顶部金属部分606b及606c连接于其他电路。顶部金属部分606b、606c、606d并非是实际的布局，而是绘示以表示大型通孔之上的顶部金属需要连接于其他小于400平方微米的通孔，且再连接于底部金属。同时，当通孔尺寸大于400平方微米时，底部金属屏蔽602、通孔屏蔽614、及顶部金属屏蔽606可用于本发明的实施例。
图18绘示当通孔尺寸大于400平方微米时底部金属未被隔离的晶圆的晶粒是合格品(合格)或不合格品(不合格)的示意图。底部金属未被隔离时，不合格率是99％。相比而言，图19绘示根据本发明一实施例的具有底部金属隔离的晶圆的晶粒是合格品(合格)或不合格品(不合格)的示意图。底部金属是被隔离时(如图15的底部金属屏蔽602所提供)，合格率是93％。此处绘示底部金属在大型通孔(大于400平方微米)及衬垫之下，对于底部金属层的环绕的底部金属部分，未被隔离以及有被隔离的等离子体充电效应的差异。
图20绘示根据本发明一实施例的用于大型通孔之下的底部金属部分625的一部分底部金属屏蔽622的布局。邻近于此底部金属部分625的是环绕的底部金属图案624，底部金属图案624包括底部金属部分624a、624b及624c。底部金属部分624a、624b及624c并非是实际的布局情形，而是被绘示以表示底部金属部分625是被隔离。底部金属部分625通过一间隔所隔离，也就是一隔离间隔626z，也称作由环绕的底部金属部分624a、624b及624c的边界距离，以避免在底部属部分625连接于其他电路，以避免等离子体充电效应，例如是与20微米×20微米或400平方微米一样大或更大的大型通孔。为了达成有效的隔离并避免刻蚀工艺等离子体充电效应，隔离间隔626z或边界距离可至少0.5微米或更大。类似地，图21绘示根据本发明一实施例的关于通孔屏蔽614的部分重叠于底部金属屏蔽622的部分的布局。此重叠情形被绘制以描绘通孔屏蔽边界614x的尺寸对于底部金属部分625的边界625x的关系。进一步绘示的是位于通孔屏蔽边界614x及底部金属625的边界625x之间的通孔对于底部边界625y的尺寸。此通孔对于底部边界625y可至少等于0.1微米或大于0.1微米。此通孔对于底部边界的尺寸可考虑于顶部金属工艺窗口的关系进行调整。此通孔对于底部边界的部分的尺寸也可考虑于环绕通孔及导电通孔材料的金属层间介电层边界的关系进行调整，从而提供底部金属层与顶部金属层之间的隔离。
图22绘示形成通孔的制备的半导体元件708的一部分的剖面图。半导体元件708的此部分包括一导电底基层710(例如是底部金属(例如是铝及/或铜))，以及一金属层间介电层712。金属层间介电层712沉积于导电底基层710之上。
图23A、图23B、图23C及图23D绘示由图22的半导体元件708的部分开始的一传统的通孔制作过程的剖面图。图23A绘示在通孔屏蔽光图案化、通孔刻蚀及移除光刻胶与/或聚合物之后，从而形成通过矩阵图案的多个相同间隔的相同尺寸的区域705所定义的通孔的半导体元件718的结果部分。图23B绘示在通孔金属沉积以填充导电通孔材料713于矩阵图案的多个相同间隔的相同尺寸的区域705中之后的半导体元件728的结果部分。图23C绘示在化学机械研磨/平坦化(Chemical Mechanical Polishing/Planarization，CMP)之后移除残留在金属层间介电层712之上的导电通孔材料713的半导体元件738的结果部分。图23D绘示沉积一导电顶部层714配置于金属层间介电层712及导电通孔材料713之上之后的半导体元件748的结果部分。半导体元件748的结果部分包括导电底基层710、金属层间介电层712、已沉积有导电通孔材料713于其中的通过多个相同间隔的相同尺寸的区域705所定义的通孔715及导电顶部层714。
相比之下，图24A、24B、24C及图24D绘示由图22的半导体元件708的部分开始的根据本发明一实施例的通孔制作过程的剖面图。图24A绘示在通孔屏蔽光图案化、通孔刻蚀及移除光刻胶与/或聚合物残留物之后，从而形成通过单一大型通孔区域805所定义的通孔的半导体元件818的结果部分。图24B绘示在通孔金属沉积以填充导电通孔材料813(例如是钨(Tungsten，W))于大型通孔区域805中之后的半导体元件828的结果部分。至少一部分的导电通孔材料813(例如是朝向且/或位于大型通孔区域805中央)的厚度及高度可小于环绕的金属层间介电层812的厚度及高度。较小的导电通孔材料813的厚度可能是由于填充大型通孔需要使通孔金属的厚度小于金属层间介电层的厚度。大型通孔区域的较小的导电通孔金属的厚度可能不会造成产率损失。再者，为了加入成本的考虑，导电通孔材料813的厚度可小于金属层间介电层。导电通孔材料813可跨越过大型通孔区域805及至少一部分的金属层间介电层812之上，因此邻近于金属层间介电层812的大型通孔区域805的周围的厚度及高度可至少等于或大于环绕的金属层间介电层812的厚度及高度。图24C绘示在化学机械研磨/平坦化之后移除残留在金属层间介电层812之上的导电通孔材料813的半导体元件838的结果部分。例如是导电通孔材料813跨越过至少一部分的金属层间介电层812，且任何其他的导电通孔材料813(例如是位于大型通孔区域805之周围)的厚度及高度大于环绕的金属层间介电层812的厚度及高度。图24D绘示沉积一导电顶部层814(例如是顶部金属(例如铝及/或铜))配置于金属层间介电层812及导电通孔材料813之上之后的半导体元件848的结果部分。导电顶部层814的沉积可以是一平板沉积(slabdeposition)，随后进行光图案化及刻蚀。半导体元件848的结果部分包括导电底基层810、金属层间介电层812、已沉积有导电通孔材料813于其中的通过大型通孔区域805所定义的通孔815及导电顶部层814。
本发明的另一方面提供制作或制造半导体元件的方法，在金属衬垫之下具有大型通孔并增加通孔刻蚀率。一般而言，根据本发明一实施例的半导体元件的制作方法，可包括形成通过一金属层间介电层结合的一大型通孔于一导电底基层之上，及以一导电顶部层覆盖通孔与金属层间介电层。
特别地，图25绘示根据本发明一实施例的半导体元件的通孔的工艺900的不同步骤的流程图。例如，图24D的半导体元件848的部分是由图24A、图24B及图24C的半导体元件818、828及838所绘示的前驱部分所得。在工艺900的步骤908，一导电底基层(例如是一底部金属(例如铝及/或铜))可沉积为一平板(slab)，且一金属层间介电层可沉积于导电底基层之上。接着，在步骤911a，可进行通孔屏蔽光图案化，接着进行通孔刻蚀及移除光刻胶与/或聚合物残留，从而形成一大型通孔区域，如步骤911b所示。如步骤913所示，可沉积导电通孔材料(例如是通孔金属(例如是钨))，以填充导电通孔材料于大型通孔区域之中。如步骤913a所示，可进行化学机械研磨/平坦化以移除残留在金属层间介电层812之上的导电通孔材料813。并且，如步骤914所示，可进行一沉积制成以沉积一导电顶部层(例如是一顶部金属(例如是铝及/或铜))于金属层间介电层及导电通孔材料之上。若有需要，如步骤914a所示，可进行额外的顶部金属沉积、光图案化及刻蚀。
上述方法中大略描述的某些步骤本身可包括其他次步骤，这些次步骤并不需经过明确描述。本领域中普通技术人员理解，这些额外的步骤对于本发明是有益的。再者，本领域中普通技术人员理解，可使用对本发明有益的任何制作过程，以制作根据本发明的实施例的半导体元件。
如同上述，根据本发明的实施例的大型通孔的设计及结构，提供一大型开口区域及一增加的光图案化开口率的益处。如此帮助刻蚀率的增加，且因此减少半导体元件制作的工艺时间及电力成本。
本文所列举的本发明的许多变化及其他实施例，有利于发明所属领域的普通技术人员，理解上述描述及相关附图所代表的教示。因此，应理解的是，本发明并非限定于所揭露的特定实施例，且一些变化及其他实施例包括于所附的权利要求的范畴之中。再者，虽然上述叙述及所附附图，在某些元件及/或功能的范例性结合的正文中，描述示范性实施例，应理解的是，当可在不脱离所附的权利要求的范畴的情况下，通过替代性的实施例提供元件及/或功能的不同结合。就此点而言，例如，相比于上述明确叙述的元件及/或功能的不同结合，也可想到为列举于一些所附的权利要求之中。虽然本文使用特定用语，这些用语仅用于一般性及描述性意义，并非作为限制的目的。

Claims (10)

1.一种半导体元件，其特征在于，包括：
一导电底基层；
一金属层间介电层，配置于该导电底基层之上，其中该金属层间介电层与该导电底基层定义一通孔，该通孔通过该金属层间介电层环绕，其中该通孔包括一导电通孔材料，该导电通孔材料接触于该导电底基层的一部分；以及
一导电顶部层，配置于该金属层间介电层及该导电通孔材料上，
其中接触于该导电通孔材料的该导电底基层的该部分隔离于该导电底基层的多个邻近部分，及
其中接触于该导电通孔材料的该导电底基层的该部分大于该通孔，借此在接触于该导电通孔材料的该导电底基层的该部分之上提供一金属层间介电层边界于整个该通孔的周围。
2.根据权利要求1所述的半导体元件，其中，当该通孔的尺寸大于400平方微米时，接触于该导电通孔材料的该导电底基层的该部分隔离于该导电底基层的该些邻近部分至少0.5微米。
3.根据权利要求1所述的半导体元件，其中，当该通孔的尺寸是大于400平方微米时，接触于该导电通孔材料的该导电底基层的该部分之上的整个该通孔的周围的该金属层间介电层边界，于该通孔周围至少0.1微米。
4.根据权利要求1所述的半导体元件，其中该通孔的长度介于10微米至20微米之间，或者该通孔的宽度介于10微米至20微米之间。
5.根据权利要求1所述的半导体元件，其中该通孔的开口区域比例(open area ratio)大于90％。
6.一种具有一通孔的半导体元件的制作方法，其特征在于，该制作方法包括：
形成一金属层间介电层于一导电底基层的一第一部分之上，其中该导电底基层的该第一部分隔离于该导电底基层的多个环绕部分；
光图案化一通孔屏蔽于该金属层间介电层之上；
刻蚀该金属层间介电层以对于该导电底基层的该第一部分定义一开口通孔区域，其中该金属层间介电层的一部分保留于该开口通孔区域的周围，该导电底基层的该第一部分位于该开口通孔区域之下；
沉积一导电通孔材料于该开口通孔区域之中，该开口通孔区域邻近于该导电底基层的该第一部分；
移除残留于该金属层间介电层上的该导电通孔材料；以及
形成一导电顶部层于该金属层间介电层及该导电通孔材料之上。
7.根据权利要求6所述的方法，其中光图案化该通孔屏蔽于该金属层间介电层之上的步骤包括：光图案化该通孔屏蔽，使通孔区域屏蔽开口率至少90％。
8.根据权利要求6所述的方法，其中刻蚀该金属层间介电层以定义该开口通孔区域的步骤包括：刻蚀至少10微米×10微米的一开口区域。
9.根据权利要求6所述的方法，其中刻蚀该金属层间介电层以定义该开口通孔区域的步骤包括：刻蚀该金属层间介电层，使环绕该开口通孔区域的该金属层间介电层至少0.1微米。
10.根据权利要求6所述的方法，其中光图案化该通孔屏蔽于该金属层间介电层之上的步骤包括：光图案化该通孔屏蔽，使一第一通孔区域至少10微米×10微米及一第二通孔区域小于1微米×1微米，且其中刻蚀该金属层间介电层以定义该开口通孔区域的步骤包括：刻蚀至少10微米×10微米的一第一开口区域及小于1微米×1微米的一第二开口区域。
CN201510540103.1A 2015-06-16 2015-08-28 用以增加通孔刻蚀率的光图案法 Active CN106257657B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/741,087 2015-06-16
US14/741,087 US9536808B1 (en) 2015-06-16 2015-06-16 Photo pattern method to increase via etching rate

Publications (2)

Publication Number Publication Date
CN106257657A true CN106257657A (zh) 2016-12-28
CN106257657B CN106257657B (zh) 2020-12-11

Family

ID=57588412

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510540103.1A Active CN106257657B (zh) 2015-06-16 2015-08-28 用以增加通孔刻蚀率的光图案法

Country Status (3)

Country Link
US (2) US9536808B1 (zh)
CN (1) CN106257657B (zh)
TW (1) TWI641080B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536808B1 (en) 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate
CN108962767B (zh) * 2017-05-22 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1791976A (zh) * 2003-05-15 2006-06-21 斯盖沃克斯瑟路申斯公司 具有提高的热传导的半导体芯片封装
CN101866898A (zh) * 2009-04-15 2010-10-20 国际商业机器公司 用于c4球中均匀电流密度的金属布线结构
US20130119549A1 (en) * 2011-11-16 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mold Chase Design for Package-on-Package Applications

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118180A (en) * 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
US6258715B1 (en) * 1999-01-11 2001-07-10 Taiwan Semiconductor Manufacturing Company Process for low-k dielectric with dummy plugs
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
US6150678A (en) 1999-02-11 2000-11-21 Vanguard International Semiconductor Corporation Method and pattern for avoiding micro-loading effect in an etching process
JP4248761B2 (ja) 2001-04-27 2009-04-02 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
TW561805B (en) * 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
JP3880600B2 (ja) * 2004-02-10 2007-02-14 松下電器産業株式会社 半導体装置およびその製造方法
US7242102B2 (en) * 2004-07-08 2007-07-10 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
US8344471B2 (en) 2009-07-29 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AICu process
US8664540B2 (en) * 2011-05-27 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer testing using dummy connections
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9536808B1 (en) 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1791976A (zh) * 2003-05-15 2006-06-21 斯盖沃克斯瑟路申斯公司 具有提高的热传导的半导体芯片封装
CN101866898A (zh) * 2009-04-15 2010-10-20 国际商业机器公司 用于c4球中均匀电流密度的金属布线结构
US20130119549A1 (en) * 2011-11-16 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mold Chase Design for Package-on-Package Applications

Also Published As

Publication number Publication date
US20160372401A1 (en) 2016-12-22
US20170062270A1 (en) 2017-03-02
US9536808B1 (en) 2017-01-03
US9741607B2 (en) 2017-08-22
TWI641080B (zh) 2018-11-11
TW201701401A (zh) 2017-01-01
CN106257657B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
RU2447540C2 (ru) Полупроводниковое устройство
US7567484B2 (en) Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown
US7451411B2 (en) Integrated circuit design system
US7842610B2 (en) Semiconductor device
JP6157047B2 (ja) Ｉｃデバイス用ソケット
US20170169931A1 (en) Pre space transformer, space transformer manufactured using the pre space transformer, and semiconductor device inspecting apparatus including the space transformer
Pu et al. A novel submicron polymer re-distribution layer technology for advanced InFO packaging
US20120187401A1 (en) Device allowing suppression of stress on chip
CN106257657A (zh) 用以增加通孔刻蚀率的光图案法
CN103137607A (zh) 半导体失效检测结构及形成方法、检测失效时间的方法
US20140176171A1 (en) Pre space transformer, space transformer manufactured using the pre space transformer, and semiconductor device inspecting apparatus including the space transformer
US9696402B2 (en) Probe card inspection apparatus
US20100230672A1 (en) Production of integrated circuits comprising different components
CN107230671B (zh) 半导体集成电路芯片以及半导体集成电路晶片
CN108231746B (zh) 芯片封装基板与芯片封装结构
US20130147038A1 (en) Semiconductor device including stacked semiconductor chips without occurring of crack
CN113130428A (zh) 半导体元件封装结构
KR100784878B1 (ko) 반도체 장치
JP2005303279A (ja) 半導体装置
US8954916B2 (en) Test circuit, integrated circuit, and test circuit layout method
CN107808865B (zh) 抗短路芯片级封装
KR20120103451A (ko) 반도체 장치
JP2007220866A (ja) 半導体装置
WO2020073901A1 (en) Semiconductor structure, memory device, semiconductor device and method of manufacturing the same
CN105590876A (zh) 半导体元件的制作以及检测方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant