TWI635577B - 具有垂直電晶體的記憶體單元 - Google Patents
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Abstract
本揭露提供一種記憶體單元。該記憶體單元包括一基底、一深溝渠電容器，係形成在該基底中，以及一垂直電晶體，係形成在該基底上且電性連接至該深溝渠電容器。該垂直電晶體包括一源極區和一汲極區，係堆疊在該基底上、一通道區，係垂直夾在該源極區和該汲極區之間，以及一閘極結構，係環狀圍繞該通道區。
Description
本揭露係關於一種具有一垂直電晶體之記憶體單元，特別是關於一種具有一垂直環繞式閘極（Gate All Around，GAA）電晶體的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）單元。
DRAM單元一般包括一金氧半場效應電晶體（MOSFET）和一電容器，係建置在一半導體矽基底中或其上。隨著半導體積體整合技術不斷地增加，元件尺寸必然相應縮小，以便製造具有更大記憶體容量和更高處理速度的DRAM元件。 由於三維（3D）電容器結構越來越小，而僅佔半導體基底中較小的面積，因此，3D電容器，例如深溝渠電容器，將應用在64百萬位元組中並含以上的DRAM製造中。然而，對於傳統的DRAM單元，雖然電容器已經設計成三維，然而電晶體仍設計為二維並覆蓋半導體基底還不少的區域，而不能滿足半導體積體高度整合的需要。因此DRAM單元陣列的整合受到限制。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一個實施例提供一種記憶體單元。該記憶體單元包括一基底、一深溝渠電容器，係形成在該基底中，以及一垂直電晶體，係形成在該基底上且電性連接至該深溝渠電容器。該垂直電晶體包括一源極區和一汲極區，係堆疊在該基底上、一通道區，係垂直夾在該源極區和該汲極區之間，以及一閘極結構，係環狀圍繞該通道區。 在一些實施例中，該深溝渠電容器包括一埋入板、一儲存節點以及一節點介電層，而該節點介電層係夾在該埋入板和該儲存節點之間。 在一些實施例中，該記憶體單元還包括一擴散區，係形成在該基底中，且該擴散區電性連接至該深溝渠電容器的儲存節點和該垂直電晶體的源極區。 在一些實施例中，該基底包括一第一導電型；該源極區、該汲極區和該擴散區包括一第二導電型；且該第一導電型與該第二導電型互補。 在一些實施例中，該擴散區域的一摻雜濃度、該源極區的一摻雜濃度和該汲極區域的一摻雜濃度實質相同。 在一些實施例中，該深溝渠電容器的一深度長至少為該垂直電晶體的一高度長的二十倍。 在一些實施例中，該源極區、該汲極區和該通道區包括一磊晶半導體材料。 在一些實施例中，該閘極結構包括一閘極導電層和一閘極電介質層，而該閘極電介質層係夾在閘極導電層和通道區之間。 在一些實施例中，該閘極導電層包括一半導體層。 在一些實施例中，該通道區藉著該源極區，垂直間隔開該基底。 在一些實施例中，該汲極區的高度大於該通道區的高度和該源極區的高度。 在一些實施例中，該記憶體單元，還包括一位元線，係電性連接至該垂直電晶體的汲極區。 在一些實施例中，該記憶體單元還包括一接觸結構，係電性連接至該位元線和該汲極區。 在一些實施例中，該接觸結構，係形成在該汲極區的頂部上。 在一些實施例中，該接觸結構環狀圍繞至少該汲極區之側壁的一部分。 在本揭露中，該記憶體單元由形成在該基底中的該深溝渠電容器和形成在該基底上的垂直電晶體所構成。此外，該垂直電晶體是一垂直環繞式閘極（GAA）電晶體。結果，由於載子遷移率得到了改善，所以獲得了高性能的電晶體，且因通道漏電流(channel leakage current)被抑制，所以達到了對通道區306更好的電氣控制。另外，因為該垂直GAA電晶體表現較少的電荷分享，以致深溝渠電容器200的電容性變差。 值得注意的是，該垂直GAA電晶體是一種比傳統平面電晶體更為精巧的3D元件。因此，能達到更高的電晶體密度。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 圖1是根據本揭露之一些實施例，一記憶體單元10的剖面示意圖，而圖2和圖3則是根據本揭露之一些實施例，為該記憶體單元10之垂直電晶體300和接觸結構320和320’的局部放大示意圖。應可輕易理解，在圖1至圖3中所相同的元件由相同的符號來標示。 參照圖1，記憶體單元10包括一基底100、一深溝渠電容器200，係形成在基底100中，以及一垂直電晶體300，係形成在該基底上。值得注意的是，根據本揭露之實施例，垂直電晶體300電性連接至深溝渠電容器200。依舊參照圖1，一介電結構120，例如一層間介電層(interlayer dielectric layer, ILD)，係形成在基底100上，且垂直電晶體300嵌入介電結構120中。記憶體單元10還包括一位元線(BL)，係形成在介電結構120上，且垂直電晶體300電性連接至該位元線(BL)。 參照圖1，基底100可以包括一半導體材料，例如矽（Si）或是鍺（Ge）。基底100也可以是磊晶矽或是絕緣層覆矽（SOI）之材料。在一些實施例中，可用p-型半導體Si基底為例。形成在基底100中之深溝渠電容器200可藉著以下步驟形成，但本揭露不限於此。在一些實施例中，襯墊氧化層（未繪示於圖中）、襯墊氮化層（未繪示於圖中）以及硼磷矽玻璃層（BPSG）（未繪示於圖中）依序形成在基底100上。接下來，執行黃光微影和蝕刻製程。因而深溝渠202形成在基底100中。如圖1所示，深溝渠202垂直向下延伸至基底100中。在一些實施例中，深溝渠202的深度約為4.8微米（μm），但本揭露不限於此。再來，如圖1所示，重摻雜n型擴散區204，係形成在深溝渠202的下部中，來用作深溝渠電容器200的埋入板204。然後，一節點介電層206，例如氮化矽層（SiN）、氧化矽層（SiO）或氮氧化矽層（SiON），以及作為儲存節點208之n+型摻雜多晶矽層208，形成在深溝渠202的下部中。同樣如圖1所示，節點介電層206被夾在埋入板204和儲存節點208之間。由於埋入板204、節點介電層206和儲存節點208的形成步驟是習知技藝人員所熟知的，為了簡潔起見，省略該形成細節。 同樣參照圖1，在完成深溝渠電容器200後，形成一環狀氧化層210在深溝渠202的中間部的側壁上。接著，形成一具有n+型摻雜的另一多晶矽層212，填入被環狀氧化層210所圍繞的開口中。接下來，同樣形成另一多晶矽層214而覆蓋多晶矽層212和環狀氧化層210。隨後，形成淺溝槽隔離（STI）結構216在基底100中。如圖1所示，STI結構216覆蓋且接觸一部分的多晶矽層212、一部分的環狀氧化層210和一部分的多晶矽層214。在一些實施例中，STI結構216的頂表面和基底100的頂表面是共面的。 擴散區110形成在靠近深溝渠202的頂部的基底100中，用以連接深溝渠電容器200至一元件。因此，擴散區110可被稱作為節點接面。在一些實施例中，藉著熱退火處理(thermal annealing)，多晶矽層212的n+摻雜可藉著多晶矽層214擴散至基底100中，而形成擴散區110。因此，多晶矽層214被稱作為埋入帶214。 參照圖1至圖3，記憶體單元10還包括一垂直電晶體300，係形成在基底100上。在一些實施例中，深溝渠電容器200的深度長至少是垂直電晶體300的高度長的二十倍。在一些實施例中，垂直電晶體300的高度約為200奈米（nm），但本揭露不限於此。參照圖2和圖3，垂直電晶體300可包括一佈線結構，垂直生長在基底100上，且該垂直佈線結構可包括一半導體材料。在一些實施例中，該半導體材料可以包括矽；鍺；矽鍺；III-V族化合物，例如砷化鎵（GaAs）、砷化銦鎵（InGaAs）、氮化鎵（GaN）或磷化銦（InP）或其任何組合。垂直佈線結構可藉著分子束磊晶（molecular beam epitaxy, MBE）技術形成。此外，藉著添加雜質至源氣體，可獲得均勻摻雜的垂直佈線結構。例如，沉積一源極層、沉積一通道層在該源極層上，以及沉積一汲極層在該通道層上。然後蝕刻源極層、通道層和汲極層而形成一垂直佈線結構，該垂直佈線結構具有一縱軸，係垂直於基底100之表平面。結果，垂直電晶體300包括一源極區302和一汲極區304，係垂直堆疊在基底上，以及一通道區306垂直夾在源極區302和汲極區304之間，如圖2和3所示。源極區302和汲極區304可包括一磊晶半導體材料。此外，通道區306藉著源極區302與基底100垂直間隔開。在一些實施例中，汲極區304的高度大於通道區306的高度和源極區域302的高度，但不限定於此。例如，在一些實施例中，汲極區304的高度約為100nm，通道區306和源極區302皆約為50nm，但本揭露不限於此。 如圖2和圖3所示，閘極結構308形成環形帶狀以圍繞通道區306。值得注意的是，通道區306為一垂直於源極區302和汲極區304之間的區域，且被閘極結構308圍繞。閘極結構308包括一閘極導電層310a和一閘極介電層310b，閘極介電層310b夾在閘極導電層310a和通道區306之間。也就是說，閘極導電層310a和閘極介電層310b同軸圍繞著通道區306。閘極介電層310b可包括任其合用的介電材料或其組合的材料，或採用任其合用的技術。例如，在一些實施例中，閘極介電層310a可包括氧化鉿（HfO
2）、氧化鋯（ZrO
2）、氧化鉭（Ta
2O
5）、氧化矽（SiO
2）、氧化鋁（Al
2O
3）、氧化鈦（TiO
2）、鑭氧化物（La
2O
3）、矽酸鉿（HfSiO
4）、矽酸鋯（ZrSiO
4）、鈦酸鍶（SrTiO
3）或其任其組合。然而應注意的是本揭露並不限於此，根據一些實施例，閘極介電層310b可包括任一介電材料，例如低介電(low-k)介電質、高介電(high-k)介電質或其它介電材料，根據所給定應用的需要。閘極導電層310a可包括一半導體層。然而，在一些實施例中，閘極導電層310a也可包括金屬層。 回頭參照圖1，如上所述，垂直電晶體300電性連接至深溝渠電容器200。特別是，源極區302藉由擴散區110及多晶矽層214、212電性連接至深溝槽電容器200的儲存節點208。也就是說，擴散區110電性連接至深溝渠電容器200的儲存節點208和垂直電晶體300的源極區302。如上所述，源極區302和汲極區304可於沉積時被摻雜；因此，源極區302和汲極區304可包括與擴散區110相同的導電型。此外，擴散區110的摻雜濃度、源極區302的摻雜濃度和汲極區的摻雜濃度304則實質相同。 參照圖2和圖3，如上所述，垂直電晶體300電性連接至位元線BL。在一些實施例中，記憶體單元10還包括一接觸結構320或320’，以及垂直電晶體300的汲極區304是藉著接觸結構320或320’電性連接至位元線BL。接觸結構320和320’可包括任一合用的導電材料或其材料之組合，採用合用之技術中的任何一種。例如，接觸結構320和320’可包括鎢（W）、銅（Cu）、鈷（Co）、鉬（Mo）、銠（Rh）、鈹（Be）、鉻（Cr）、鋁（Al）、釕（Ru）、鈀（Pd）、鎳（Ni）、鈷磷化鎢（CoWP）、鈷鎢硼（CoWB）、銅鍺（CuGe）、Si或其任一合金或其之任一組合，但非限於此。參照圖2，在一些實施例中，接觸結構320為一帽狀結構。如圖2所示，帽狀接觸結構320圍繞至少一部分之汲極區304的側壁。參照圖3，在一些實施例中，接觸結構320’ 形成在汲極區304的頂部上，覆蓋汲極區304的頂表面，但暴露出汲極區304的側壁。也就是說，接觸結構320’形成在汲極區304上，至少暴露出部分之汲極區304，且該暴露出部分之汲極區並不限於側壁或是頂表面。 在本揭露中，記憶體單元10由形成在基底100中的深溝渠電容器200和形成在基底100上的垂直電晶體300所構成。此外，垂直電晶體300是一垂直環繞式閘極（GAA）電晶體。結果，由於載子遷移率得到了改善，所以獲得了高性能的電晶體，且因通道漏電流(channel leakage current)被抑制，所以達到了對通道區306更好的電氣控制。此外，因為垂直GAA電晶體300表現較少的電荷分享，以致深溝渠電容器200的電容性變差。 值得注意的是，垂直GAA電晶體是一種比傳統平面電晶體更為精巧的3D元件。因此，能達到更高的電晶體密度。 本揭露之一個實施例提供一種記憶體單元。該記憶體單元包括一基底、一深溝渠電容器，係形成在該基底中，以及一垂直電晶體，係形成在該基底上且電性連接至該深溝渠電容器。該垂直電晶體包括一源極區和一汲極區，係堆疊在該基底上、一通道區，係垂直夾在該源極區和該汲極區之間，以及一閘極結構，係環狀圍繞該通道區。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10‧‧‧記憶體單元
100‧‧‧基底
110‧‧‧擴散區
120‧‧‧介電結構
200‧‧‧深溝渠電容器
202‧‧‧深溝渠
204‧‧‧擴散區/埋入板
206‧‧‧節點介電層
208‧‧‧儲存節點
210‧‧‧環狀氧化層
212‧‧‧多晶矽層
214‧‧‧多晶矽層
216‧‧‧淺溝槽隔離（STI）結構
300‧‧‧垂直電晶體
302‧‧‧源極區
304‧‧‧汲極區
306‧‧‧通道區
308‧‧‧閘極結構
310a‧‧‧閘極導電層
310b‧‧‧閘極介電層
320‧‧‧接觸結構
320’‧‧‧接觸結構
BL‧‧‧位元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是根據本揭露之一些實施例，一記憶體單元的剖面示意圖； 圖2是根據本揭露之一些實施例，該記憶體單元的局部放大示意圖；以及 圖3是根據本揭露之一些實施例，該記憶體單元的局部放大示意圖。
Claims (16)
- 一記憶體單元，包括：一基底；一深溝渠電容器，係形成在該基底中；以及一垂直電晶體，係形成在該基底上，且電性連接至該深溝渠電容器，其中該垂直電晶體包括：一源極區和一汲極區，係垂直堆疊在該基底上；一通道區，係垂直夾在該源極區和該汲極區中；一佈線結構，係垂直生長在該基底上，其中該佈線結構包括III-V族化合物之半導體材料；以及一閘極結構，環狀圍繞該通道區。
- 如申請專利範圍第1項所述之記憶體單元，其中該深溝渠電容器包括一埋入板、一儲存節點以及一節點介電層，而該節點介電層係夾在該埋入板和該儲存節點之間。
- 如申請專利範圍第2項所述之記憶體單元，還包括一擴散區，係形成在該基底中，且電性連接至該深溝渠電容器的儲存節點和該垂直電晶體的源極區。
- 如申請專利範圍第3項所述之記憶體單元，其中該基底包括一第一導電型；該源極區、該汲極區和該擴散區包括一第二導電型；且該第一導電型與該第二導電型互補。
- 如申請專利範圍第4項所述之記憶體單元，其中該擴散區域的一摻雜濃度、該源極區的一摻雜濃度和該汲極區域的一摻雜濃度實質相同。
- 如申請專利範圍第1項所述之記憶體單元，其中該源極區、該汲極區和該通道區包括一磊晶半導體材料。
- 如申請專利範圍第1項所述之記憶體單元，其中該深溝渠電容器的一深度長至少為該垂直電晶體的一高度長的二十倍。
- 如申請專利範圍第1項所述之記憶體單元，其中該垂直電容器的閘極結構包括一閘極導電層和一閘極電介質層，而該閘極電介質層係夾在閘極導電層和通道區之間。
- 如申請專利範圍第1項所述之記憶體單元，其中該閘極導電層包括一半導體層。
- 如申請專利範圍第1項所述之記憶體單元，其中該通道區藉著該源極區，垂直間隔開該基底。
- 如申請專利範圍第1項所述之記憶體單元，其中該汲極區的高度大於該通道區的高度和該源極區的高度。
- 如申請專利範圍第1項所述之記憶體單元，還包括一位元線，係電性連接至該垂直電晶體的汲極區。
- 如申請專利範圍第12項所述之記憶體單元，還包括一接觸結構，係電性連接至該位元線和該汲極區。
- 如申請專利範圍第13項所述之記憶體單元，其中該接觸結構，係形成在該汲極區的頂部上。
- 如申請專利範圍第13項所述之記憶體單元，其中該接觸結構環狀圍繞至少該汲極區之側壁的一部分。
- 如申請專利範圍第13項所述之記憶體單元，其中該接觸結構形成在汲極區上，且至少暴露出部分之汲極區。
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| US10181472B1 (en) | 2019-01-15 |
| CN109712976A (zh) | 2019-05-03 |
| TW201917830A (zh) | 2019-05-01 |
| CN109712976B (zh) | 2021-02-05 |
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