TWI624003B

TWI624003B - 半導體結構與其形成方法

Info

Publication number: TWI624003B
Application number: TW105126190A
Authority: TW
Inventors: 李琮雄; 楊俊庭; 陳和謙
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-08-17
Filing date: 2016-08-17
Publication date: 2018-05-11
Also published as: TW201807775A

Abstract

本揭露提供一種半導體結構與其形成方法。半導體結構包括：一基板；一半導體層形成於該基板之上；一隔離結構，穿過該半導體層，其中該隔離結構具有一第一寬度，該隔離結構中具有一真空空隙；以及一接觸插塞結構，穿過該半導體層，其中該接觸插塞結構具有一第二寬度，且該第二寬度大於該第一寬度。

Description

半導體結構與其形成方法

本揭露係有關於一種半導體結構，且特別有關於一種具有接觸插塞結構之半導體結構。

半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。

在半導體裝置中，可利用深溝隔離結構穿過SOI基板，以施加電壓到基板，形成頂接觸結構(top side contact structure)。

雖然現有的半導體結構及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。

本揭露提供一種半導體結構，包括：一基板；一半導體層形成於該基板之上；一隔離結構，穿過該半導體層，其中該隔離結構具有一第一寬度，該隔離結構中具有一真空空隙；以及一接觸插塞結構，穿過該半導體層，其中該接觸插塞結構具有一第二寬度，且該第二寬度大於該第一寬度。

本揭露亦提供一種半導體結構之形成方法，方法包括：提供一基板；形成一氧化層於該基板之上；形成一半導體層於該氧化層之上；形成一第一溝槽與一第二溝槽於該半導體層中，其中該第一溝槽之開口具有一第一寬度，該第二溝槽之開口具有一第二寬度，且該第二寬度大於該第一寬度；形成一第一介電層於該第一溝槽與一第二溝槽之側壁與之上，其中該第一介電層封住該第一溝槽之開口但並未填滿於該第二溝槽；以及移除一部份之第一介電層與一部份之氧化層，以使第二溝槽延伸穿過該氧化層並暴露該基板。

10‧‧‧第一區域

20‧‧‧第二區域

100‧‧‧半導體結構

102‧‧‧基板

104‧‧‧氧化層

106‧‧‧半導體層

110‧‧‧硬罩幕層

112‧‧‧第一溝槽

114‧‧‧第二溝槽

116‧‧‧第一真空空隙

118‧‧‧第二真空空隙

120‧‧‧第一介電層

122‧‧‧光阻層

123‧‧‧開口

124‧‧‧接觸開口

126‧‧‧接觸插塞結構

128‧‧‧隔離結構

130‧‧‧層間介電層(inter-layer dielectric(ILD)layer)

132‧‧‧導電結構

311‧‧‧第一介電層

313‧‧‧第二介電層

根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。

第1A-1H圖顯示依據本揭露之一些實施例之形成半導體結構於各個製程階段之剖面圖。

第2圖顯示依據本揭露之一些實施例之半導體結構之俯視圖。

第3A-3I圖顯示依據本揭露之一些實施例之形成半導體結構於各個製程階段之剖面圖。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。

本揭露提供半導體結構與其形成方法之各種實施例。第1A-1H圖顯示依據本揭露之一些實施例之形成半導體結構100於各個製程階段之剖面圖。第2圖顯示依據本揭露之一些實施例之半導體結構100之俯視圖。第1A圖為沿著第2圖之AA’剖線而得之剖面圖。

請參見第1A圖與第2圖，提供基板102，基板102包括中心區10與周邊區20。第1A-1H圖顯示周邊區20之剖面圖。

基板102可以由矽或其他半導體材料所組成。另外且額外的，基板102可包括其他元素半導體，例如，鍺。在一些實施例中，基板102由化合物半導體所組成，例如，碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)。在一些實施例中，基板102由合金半導體所組成，例如矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。在一些實施例中，基板102包括磊晶層。舉例而言，基板102是磊晶層位於塊狀半導體之上。

之後，形成氧化層104於基板102之上。在一些實施例中，氧化層104包括氧化矽層。之後，形成半導體層106，例如矽(Si)層，於氧化層104，因此半導體層106與氧化層104合稱為絕緣層上覆矽基板(Silicon On Insulator,SOI)。

之後，形成一些電晶體(未顯示於圖中)於基板102之中心區域，例如形成於半導體層106之中。電晶體包括金屬氧化物半導體場效電晶體metal oxide semiconductor field effect transistors,MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙極介面電晶體(bipolar junction transistors,BJT)、高壓電晶體(high voltage transistors)、高頻電晶體(high frequency transistors)、P通道及/或N通道場效電晶體(p-channel field effect transistor,PFETs)、二極體及/或其他應用元件。可進行各種製程以形成電晶體，例如沉積、蝕刻、佈植、微影製程、退火及/或其他合適的製程。

形成硬罩幕層110於半導體層106之上。在一些實施例中，硬罩幕層110由氮化矽所組成。可藉由低壓化學氣相沉積製程(LPCVD)或電漿增強化學氣相沉積製程(PECVD)形成硬罩幕層110，雖然其他實施例中也可使用其他製程。

形成硬罩幕層110之後，對硬罩幕層110進行圖案化製程，以形成圖案化後之硬罩幕層110。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程或濕式蝕刻製程。

之後，如第1B圖所示，依據本揭露之一些實施例，使用圖案化後之硬罩幕層110作為光罩，移除一部份之半導體層106，以形成第一溝槽112與第二溝槽114於半導體層106中。移除一部份之半導體層106之方法包括使用蝕刻製程，例如乾式蝕刻或濕式蝕刻製程。

第一溝槽112之開口具有第一寬度W₁，第二溝槽114之開口具有第二寬度W₂，第二寬度W₂大於第一寬度W₁。在一些實施例中，第一寬度W₁比第二寬度W₂之比率為約1：1.2~1：3。在一些實施例中，第一溝槽112之深度為約2μm至20μm。

之後，如第1C圖所示，依據本揭露之一些實施例，形成第一介電層120於第一溝槽112之側壁與底表面之上與上方開口，並且形成於第二溝槽114之側壁上。

第一介電層120封住第二溝槽114之上方開口，且尚未填滿整個第二溝槽114。在一些實施例中，第一介電層120之材料包括氧化物、氮化物、碳化物、其他類似之材料或上述材料之組合。在一些實施例中，第一介電層120之材料包括矽烷為主的氧化物(silane-based oxide)、四乙氧基矽烷為主的氧化物(Tetraethyl orthosilicate,TEOS-based oxide)或上述之組合。

藉由沉積製程，以沉積介電材料於第一溝槽112與第二溝槽114之側壁上。在沉積的過程中，介電材料在開口附近的沉積速度高於遠離開口處(例如第一溝槽112或第二溝槽114之底部)的沉積速度，因此，介電材料能夠快速地填滿第一溝槽112與第二溝槽114之開口，但是並未完全填充整個第一溝槽112與第二溝槽114之內部。在一些實施例中，沉積製程例如化學氣相沉積製程(chemical vapor deposition process,CVD)、物理氣相沉積製程(physical vapor deposition process,PVD)、其他合適的製程或上述之組合。

在一些實施例中，沉積製程為電漿增強化學氣相沉積製程(plasma enhanced chemical vapor deposition,PECVD)，以形成第一介電層120。當使用電漿增強化學氣相沉積製程(PECVD)時，沉積於第一溝槽112與第二溝槽114之開口頂部位置的第一介電材料容易受到電漿轟擊而反濺，在開口的頂部位置形成懸突物(overhangs)，使第一介電材料無法順應性地填入溝槽112中。隨著第一介電材料受到反濺的程度越高，位於開口頂部位置之懸突物沉積速率也越高。如此一來，將造成開口的口徑急速縮小直到完全受到懸突物所封閉，因而在第一溝槽112與第二溝槽114中分別形成第一真空空隙116與第二真空空隙118。

之後，如第1D圖所示，依據本揭露之一些實施例，形成光阻層122於第一介電層120之上。之後，圖案化光阻層122，以使光阻層122具有開口123，此開口123暴露位於第二真空空隙118或第二溝槽114之上的第一介電層120。

在習知技術中，由於溝槽之開口並未被封住，光阻材料會順應流到溝槽中，而後續製程進行顯影步驟移除光阻時，位於溝槽內部的光阻不容易移除，而導致光阻殘留，光阻的殘留會阻礙後續製程之進行，這些問題在深溝槽中會變得更加明顯。為了解決習知光阻殘留的問題，本發明於形成光阻層122之前，先設置第一介電層120，此第一介電層120能封住第二溝槽114之開口，因此，在後續製程時，光阻層122被第一介電層120所阻擋，其無法流到第二溝槽114中，而不會產生光阻殘留的問題。

之後，如第1E圖所示，依據本揭露之一些實施例，利用光阻層122作為光罩，移除一部份之第一介電層120與一部份之氧化層104，以形成接觸開口124。此接觸開口124穿過氧化層，並延伸至基板102之中。在一些其他實施例中，此接觸開口124之底部與基板102之頂部共平面。

在一些實施例中，藉由蝕刻製程移除一部份之第一介電層120與一部份之氧化層104，但是仍然有部份的第一介電層120殘留在接觸開口124之側壁上。在一些其他實施例中，並未有第一介電層120殘留在接觸開口124之側壁上。

之後，如第1F圖所示，依據本揭露之一些實施例，移除光阻層122。移除光阻層122之方法包括使用蝕刻製程，例如乾式蝕刻製程或濕式蝕刻製程。

之後，如第1G圖所示，依據本揭露之一些實施例，填入導電材料於接觸開口124之中。之後，進行研磨製程，例如化學機械研磨製程(chemical mechanical polishing,CMP)，以移除多餘的導電材料，以形成接觸插塞結構126穿過半導體層106與氧化層104。由於接觸插塞結構126直接接觸基板102，當從基板102之上方施加電壓時，能夠藉由此接觸插塞結構126控制基板102之電位。

另外，在第一溝槽114之位置形成隔離結構128。隔離結構128由第一介電層120與第一真空空隙116所組成。因為第一真空空隙116具有良好的阻絕能力，因此，相較於填滿介電材料之隔離結構相比，本案之隔離結構128具有較佳的隔離效果。

之後，如第1H圖所示，依據本揭露之一些實施例，形成一層間介電層(inter-layer dielectric(ILD)layer)130於接觸插塞結構126之上與第二介電層120之上。之後，形成導電結構132於層間介電層126中，其中導電結構132電性接觸接觸插塞結構126。另言之，接觸插塞結構126直接接觸基板102，且導電結構132藉由接觸插塞結構126與基板102電性接觸。

須注意的是，在本實施例中，由於在步驟1C中，在沉積第一介電層120時，第一介電層120封住第二溝槽114之開口，因此，當進行後續製程時，並不會任何光阻殘留於第二溝槽114之底部，也不會有因為光阻移除不乾淨而導致的問題。

請參見第2圖，此圖顯示半導體結構100之俯視圖，接觸插塞結構126具有環狀結構，其包圍或環繞隔離結構128，也包圍或環繞中心區域10的元件。此種環狀結構可以避免受到周圍元件的干擾。在一些實施例中，此環狀結構可以具有其他形狀，例如圓形，橢圓形或其他任意形狀。另外，隔離結構128亦製作成環狀結構，以包圍中心區域10的元件，以避免元件受到外界訊號的干擾。

第3A-3I圖顯示依據本揭露之一些實施例之形成半導體結構200於各個製程階段之剖面圖。

第3A-3B圖類似於第1A-1B圖，在此不再贅述。需注意的是，第一溝槽112之開口具有第一寬度W₁，第二溝槽114之開口具有第二寬度W₂，第二寬度W₂大於第一寬度W₁。

請參見第3C圖，依據本揭露之一些實施例，順應性地形成第一介電層311於第一溝槽112與第二溝槽114之中。更確切而言，順應性地形成第一介電層311於第一溝槽112與第二溝槽114之側壁上。第一介電層311之材料包括氧化物、氮化物、碳化物、其他類似之材料或上述材料之組合。

需注意的是，由於第一溝槽112之第一寬度W₁小於第二溝槽114之第二寬度W₂，當進行沉積製程時，當第一介電層311封住第一溝槽112之開口時，第一介電層311尚未封住第二溝槽114之開口，因此，第一介電層311僅形成於第二溝槽114 之側壁與底部之上，而未填滿第二溝槽114之開口。此外，第一介電層311可能填滿或未填滿第一溝槽112，端視第一溝槽112之第一寬度W1而定。在一些實施例中，藉由低壓化學氣相沉積製程(LPCVD)形成第一介電層311。

之後，如第3D圖所示，依據本揭露之一些實施例，形成第二介電層313於第一介電層311之上。形成第二介電層313之方法同於或類似於第1C圖形成第一介電層120之方法。

在一些實施例中，第二介電層313之材料同於第一介電層311之材料，差別在於沉積方式不同，先使用低壓化學氣相沉積製程第一介電層311，之後使用電漿增強化學氣相沉積製程形成第二介電層313，使得第二介電層313封住第二溝槽114之開口，但是並未填滿第二溝槽114。

在一些其他實施例中，第二介電層313之材料不同於第一介電層311之材料，其中第一介電層311之材料較容易順應性地沿著溝槽之形狀成長，而第二介電層313之材料較容易先封住開口。

之後，如第3E圖所示，依據本揭露之一些實施例，形成光阻層122於第二介電層313之上。之後，圖案化光阻層122，以使光阻層122具有開口123，此開口123暴露位於第二真空空隙118或第二溝槽114上的第二介電層313。

之後，如第3F圖所示，依據本揭露之一些實施例，利用光阻層122作為光罩，移除一部份之第一介電層311、一部分之第二介電層313、與一部份之氧化層104，以形成接觸開口124。

之後，如第3G圖所示，依據本揭露之一些實施例，移除光阻層122。移除光阻層122之方法包括使用蝕刻製程，例如乾式蝕刻製程或濕式蝕刻製程。

之後，如第3H圖所示，依據本揭露之一些實施例，填入導電材料於接觸開口124之中。之後，進行研磨製程，例如化學機械研磨製程(chemical mechanical polishing,CMP)，以移除多餘的導電材料，以形成接觸插塞結構126穿過半導體層106與氧化層104。另外，在第一溝槽114之位置形成隔離結構128。

由於接觸插塞結構126直接接觸基板102，當從基板102之上方施加電壓時，能夠藉由此接觸插塞結構126控制基板102之電位。

之後，如第3I圖所示，依據本揭露之一些實施例，形成一層間介電層(inter-layer dielectric(ILD)layer)130於接觸插塞結構126之上與第二介電層313之上。之後，形成導電結構132於層間介電層130中，其中導電結構132與接觸插塞結構126電性接觸。另言之，導電結構132藉由接觸插塞結構126與基板102電性接觸。

需注意的是，在第二實施例中，在沉積第二介電材料313的過程中，先封住第二溝槽114之開口，之後才形成光阻層122，因此光阻層122同樣不會流到第二溝槽144中，因此，可避免光阻殘留所導致的汙染問題。

在上述兩個實施例中，藉由沉積較容易封住第二溝槽114之介電材料，使得光阻層122不會流到第二溝槽114之底部，以避免光阻殘留所導致的問題。再者，於第一實施例中，僅使用單一種介電材料而達到封住第二溝槽114開口之目的，相較於第二實施例，第一實施例能夠節省製程成本與製程時間，並藉由降低整體介電層之高度，以避免後續研磨製程所導致研磨不均勻的問題。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基板；一半導體層，形成於該基板之上；一隔離結構，穿過該半導體層，其中該隔離結構具有一第一寬度，該隔離結構中具有一真空空隙；以及一接觸插塞結構，穿過該半導體層，其中該接觸插塞結構具有一第二寬度，且該第二寬度大於該第一寬度，其中該接觸插塞結構與該隔離結構間設置有該半導體層。
如申請專利範圍第1項所述之半導體結構，尚包括：一氧化層，形成於該基板與一介電層之間，其中該接觸插塞結構穿過該氧化層，以使該接觸插塞結構與基板接觸。
如申請專利範圍第1項所述之半導體結構，尚包括：一硬罩幕層，形成於該半導體層之上，其中該隔離結構與該接觸插塞結構皆穿過該硬罩幕層。
如申請專利範圍第1項所述之半導體結構，其中該接觸插塞結構具有一環狀結構。
如申請專利範圍第1項所述之半導體結構，其中該接觸插塞結構環繞該隔離結構。
如申請專利範圍第1項所述之半導體結構，其中該隔離結構之側壁包括一介電層。
如申請專利範圍第1項所述之半導體結構，尚包括：一層間介電層(inter-layer dielectric layer)，形成於該隔離結構與該接觸插塞結構之上；以及一導電結構，穿過該層間介電層，其中該導電結構與該接觸插塞結構電性接觸。
如申請專利範圍第1項所述之半導體結構，其中該接觸插塞結構之側壁包括一介電層。
如申請專利範圍第8項所述之半導體結構，其中該介電層形成於該半導體層之上。
一種半導體結構之形成方法，包括：提供一基板；形成一氧化層於該基板之上；形成一半導體層於該氧化層之上；形成一第一溝槽與一第二溝槽於該半導體層中，其中該第一溝槽之開口具有一第一寬度，該第二溝槽之開口具有一第二寬度，且該第二寬度大於該第一寬度；形成一第一介電層於該第一溝槽與一第二溝槽之側壁與之上，其中該第一介電層封住該第二溝槽之開口但並未填滿於該第二溝槽；以及移除一部份之第一介電層與一部份之氧化層，以使第二溝槽延伸穿過該氧化層並暴露該基板。
如申請專利範圍第10項所述之半導體結構之形成方法，尚包括：順應性地形成一第二介電層於該第一溝槽與一第二溝槽之側壁上，其中該第二介電層並未填滿於該第二溝槽中，於形成該第一介電層之前。
如申請專利範圍第11項所述之半導體結構之形成方法，其中該第二介電層形成於該第一介電層之下。
如申請專利範圍第11項所述之半導體結構之形成方法，尚包括：形成一硬罩幕層於該半導體層之上，其中該第二介電層形成於該硬罩幕層之上。
如申請專利範圍第11項所述之半導體結構之形成方法，尚包括：填充一導電材料於該第二溝槽之中，以形成一接觸插塞結構，其中該接觸插塞結構直接接觸該基板。
如申請專利範圍第14項所述之半導體結構之形成方法，尚包括：形成一層間介電層(inter-layer dielectric layer)，於該接觸插塞結構之上與該第二介電層之上；以及形成一導電結構，穿過該層間介電層，其中該導電結構與該接觸插塞結構電性接觸。
如申請專利範圍第10項所述之半導體結構之形成方法，尚包括：形成一硬罩幕層於該半導體層之上，其中該第一介電層形成於該硬罩幕層之上。
如申請專利範圍第10項所述之半導體結構之形成方法，尚包括：填充一導電材料於該第二溝槽之中，以形成一接觸插塞結構。
如申請專利範圍第17項所述之半導體結構之形成方法，尚包括：形成一層間介電層(inter-layer dielectric layer)，於該接觸插塞結構之上；以及形成一導電結構，穿過該層間介電層，其中該導電結構與該接觸插塞結構電性接觸。
如申請專利範圍第10項所述之半導體結構之形成方法，尚包括：形成一光阻層於該第一介電層之上，其中該光阻層具有一開口，該開口暴露位於第二溝槽開口上的第一介電層。
如申請專利範圍第10項所述之半導體結構之形成方法，形成該第一介電層於該第一溝槽與一第二溝槽之側壁與之上包括進行一電漿增強化學氣相沉積製程(plasma enhanced chemical vapor deposition,PECVD)。