TWI620327B - 半導體結構 - Google Patents

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Abstract

本揭露提供一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上；一第二型井區，位於該第一型基底上；複數個第二型條狀區，位於該第二型井區與該第一型體摻雜區之間，且該第一型體摻雜區、該第二型井區與每個該第二型條狀區是藉由該第一型基底隔開；一第二型濃摻雜區，位於該第二型井區上；一隔離結構；以及一閘極結構。

Description

半導體結構
本發明係有關於一種半導體結構。
在目前的積體電路製程中，如控制器、記憶體、低壓電路和高壓電源裝置已被大量的整合於一單晶片上，一般稱作單晶片系統。例如，在高電壓和高電流的操作上，雙擴散金氧半導體(DMOS)電晶體經常用於傳統的電源裝置，其可在低阻值下操作而仍能維持高電壓。而橫向雙擴散金氧半導體(LDMOS)電晶體則特別因具有簡單的結構而可和超大型積體(VLSI)邏輯電路整合。
然而，橫向雙擴散金氧半導體(LDMOS)電晶體的表面電場(Surface Field)限制了電晶體的耐壓能力。此外，對於具有指插狀結構的LDMOS元件來說，在元件操作時，具有指狀結構的源極，其指端位置的高電場的產生會導致高壓MOS電晶體的崩潰電壓(breakdown voltage)下降。尤其是，當元件尺寸變小時，即源極的寬度變窄，或其指端的弧半徑變小時，電場密度會變得更高而更加惡化崩潰電壓下降的問題。然而，若為了避免上述問題以增加元件的崩潰電壓，而將指狀源極的寬度變寬以使指端的弧半徑變大，則會減少元件的佈局彈性並限制微縮化的發展。
因此有需要提供一種半導體結構及其形成方法， 以克服先前技藝之不足。
本揭露提供一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上；一第二型井區，位於該第一型基底上；複數個第二型條狀區，位於該第二型井區與該第一型體摻雜區之間，且該第一型體摻雜區、該第二型井區與每個該第二型條狀區是藉由該第一型基底隔開；一第二型濃摻雜區，位於該第二型井區上；一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間的該第一型基底上，其中該些第二型條狀區與該第二型濃摻雜區皆位於該隔離結構的一側，而該第一型濃摻雜區位於該隔離結構之另一側，其中該隔離結構形成於該些第二型條狀區上，且與該些第二型條狀區直接接觸；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
10‧‧‧P-型基底
11‧‧‧N型井區
11A‧‧‧N型條狀區
11A’‧‧‧N型井區
11B‧‧‧N型井區
13‧‧‧P+型摻雜區
13A‧‧‧P+型摻雜區矩形環部
13B‧‧‧P+型摻雜區指部
14‧‧‧N+型摻雜區
14A‧‧‧N+型摻雜區
16‧‧‧P-型體摻雜區
20‧‧‧隔離結構
40‧‧‧閘極結構
41‧‧‧閘極介電層
42‧‧‧閘極電極層
70‧‧‧包括P+型摻雜區指部末端的區域
80‧‧‧包括N+型摻雜區指部末端的區域
100A‧‧‧接墊
100B‧‧‧接墊
第1圖為本發明一實施例之半導體結構的俯視圖。
第2圖為第1圖之半導體結構沿著虛線AA’部分的剖面圖。
第3圖為第1圖之半導體結構沿著虛線BB’部分的剖面圖。
第4圖至第9圖顯示本發明一實施例之半導體的結構製造方法。
本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第1圖為本發明一實施例之半導體結構的俯視圖。第2圖為第1圖之半導體結構沿著虛線AA’部分的剖面圖。第3圖為第1圖之半導體結構沿著虛線BB’部分的剖面圖。
第2圖及第3圖顯示，半導體結構包括P-型基底10，以及形成於P-型基底10內的N型井區11及P-型體摻雜區16。P+型摻雜區13位於P-型體摻雜區16上方靠近基底表面。P+型摻雜區13可視為NLDMOS通道區。N+型摻雜區14位於N型井區11上方靠近基底表面。此外，隔離結構20及閘極結構40形成於P-型基底10上，其中閘極結構40鄰近P+型摻雜區13，且隔離結構20介於閘極結構40與N+型摻雜區14之間。第2圖與第3圖的主要差異在於第2圖中的半導體結構更包括位於N型井區11與P+型摻雜區13之間的N+型摻雜區14A。
請參考第1圖，其顯示半導體結構中的P-型基底 10、P+型摻雜區13及N+型摻雜區14的佈局。此外，接墊100A及接墊100B是分別設置於P+型摻雜區13及N+型摻雜區14上。為簡化圖示，第2圖及第3圖中的其他元件則省略而未顯示於第1圖中。
在第1圖中，P+型摻雜區13包括矩形環部13A及指部13B。其中，指部13B是於矩形環部13A的一內側邊，以垂直的方向延伸出。再者，指部13B其未與矩形環部13A鄰接的末端為一弧型區域。此外，N+型摻雜區14是位於由P+型摻雜區矩形環部13A所包圍的區域中。N+型摻雜區14為馬蹄形。N+型摻雜區14及P+型摻雜區13為互相叉合(interdigitate)的指插狀佈局結構。
請參考第2至3圖，在一實施例中，N+型摻雜區14是被施予一汲極電壓VDD(未顯示)，N+型摻雜區14A及P+型摻雜區13是被施予一源極電壓VSS(未顯示)，此外，閘極結構40是被施予一閘極電壓VG(未顯示)。應注意的是，施於該閘極結構40的電壓VG與施於該N+型摻雜區14的電壓VDD相同。或者，可選擇性地，施於該閘極結構40的電壓VG與施於該N+型摻雜區14的電壓VDD不同。因此，第2圖中半導體結構可視為LDMOS元件，特別是橫向擴散金氧半電晶體(lateral diffused MOS,LDMOS)，同時，第3圖中的半導體結構可視為二極體元件。
應注意的是，在一實施例中，第3圖的二極體元件的範圍是位於第1圖包括P+型摻雜區指部13B末端的區域，例如區域70(虛線所包圍的區域)，第2圖的LDMOS元件的範圍則是 位於二極體元件的範圍外的所有區域。然而，二極體元件的範圍並非限定於上述包括P+型摻雜區指部13B末端的區域70，如第1圖所示，其亦可應用於包括N+型摻雜區14之指部末端的區域，例如區域80(虛線所包圍的區域)。同理，當二極體元件是形成在區域80內時，N+型摻雜區14之指部末端亦可具有一圓弧區域。在習知技藝中，是將包括P+型摻雜區13所有矩形環部13A及指部13B的區域皆形成LDMOS元件，然而，位於指部末端位置的LDMOS會產生高密度表面電場(電場擁擠)，而使得整體的LDMOS元件的崩潰電壓下降，降低元件的使用壽命。在本發明實施例中，當將指部末端區域的元件作為二極體時，其能有效降低表面電場的密度，並改善電場擁擠的問題。
此外，在一較佳實施例中，第2圖LDMOS元件中的N型井區11，其N型雜質的濃度分佈實質上與第3圖二極體元件中的N型井區11不同。在第3圖的二極體元件的N型井區11中，位於N+型摻雜區14下方的N型井區11B其雜質濃度實質上係大於位於隔離結構20下方的N型井區11A’。具有上述結構特徵的二極體元件能夠緩衝電場。再者，N型井區11B的雜質濃度實質上係相似或相同於LDMOS元件中的N型井區11。然而，在其他實施例中，LDMOS元件中的N型井區11，其N型雜質的濃度分佈實質上亦可與二極體元件中的N型井區11相同。
在第2圖的LDMOS元件中，位於隔離結構20下方的N型井區11能夠有效的降低表面電場(RESURF)，亦即，此元件為減少表面電場型(reduced surface field,RESURF)的LDMOS電晶體，其能夠提供低的導通電阻。再者，第3圖中位於指部 末端區域70的二極體結構能夠有效降低在操作LDMOS時，於指插部份產生的電場。特別是，當位於N+型摻雜區14下方的N型井區11B其雜質濃度實質上係大於位於隔離結構20下方的N型井區11A’時，二極體元件緩衝電場的效能會更高。在其他實施例中，第2圖中的LDMOS元件更包括位於隔離結構20及N型井區11之間的P型摻雜區(未顯示)，其亦可用以減少表面電場。因此，整體而言，本發明所提供的LDMOS元件具有較佳的電性表現。
第4圖至第9圖顯示第3圖中的半導體結構的製造方法。由於第2圖中的半導體結構是在第3圖中的半導體結構的製程中同時製得，故在此不予贅述。
首先，請參考第4圖，提供一半導體基底10。在一實施例中，半導體基底10可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。半導體基底10可以為一第一導電型態，例如P型或N型。在本例中，半導體基底10為P-型基底10。
接著，於P-型基底10內形成P-型體摻雜區16。在一實施例中，可以藉由植入P型雜質以形成P-型體摻雜區16。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。在一實施例中，P-型體摻雜區16是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。
請參考第5圖，形成一N型井區11B及複數個N型條狀區11A於P-型基底10內。N型條狀區11A的寬度W，及兩鄰近 的N型條狀區11A其彼此間的相隔距離S可視製程技術及元件特性而定，於此並不加以限定。於一較佳實施例中，寬度W與相隔距離S的大小實質上是相同的。於其他實施例中，寬度W與相隔距離S的大小是不同的。可以藉由植入N型雜質以形成N型井區11B及N型條狀區11A。N型雜質包括例如磷、砷、氮、銻、或其結合的雜質。摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。在一實施例中，N型井區11B及N型條狀區11A是藉由一圖案化罩幕(未顯示)配合執行一植入步驟而同時形成，而不需額外的光罩或製程。
請參考第6圖，於P-型基底10上形成隔離結構20以定義主動區。第6圖中所顯示之隔離結構20係以場氧化層為例但並不以此為限，其他各種隔離結構例如淺溝槽隔離結構亦可採用。
請參考第7圖，於P-型基底10上形成閘極結構40。在本例中，閘極介電層41係形成於P-型體摻雜區16之部分表面上。例如，可利用例如熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition,CVD)或原子層化學氣相沉積法(atomic layer CVD,ALD)等方法，於基底10上沉積一閘極介電層41。閘極介電層41可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。閘極介電層41也可包括氧化鋁(aluminum oxide；Al2O3)、氧化鉿(hafnium oxide,HfO2)、氮氧化鉿(hafnium oxynitride,HfON)、矽酸鉿(hafnium silicate,HfSiO4)、氧化鋯(zirconium oxide,ZrO2)、氮氧化鋯(zirconium oxynitride,ZrON)、矽酸鋯(zirconium silicate,ZrSiO4)、氧化釔(yttrium oxide,Y2O3)、氧化鑭(lanthalum oxide,La2O3)、氧化鈰(cerium oxide,CeO2)、氧化鈦(titanium oxide,TiO2)、氧化鉭(tantalum oxide,Ta2O5)或其組合等高介電常數(high-k，介電常數大於8)之介電材料。接著，可利用化學氣相沉積法(chemical vapor deposition,CVD)等薄膜沉積方式，於閘極介電層41上形成閘極電極層42。閘極電極層42係包括矽或多晶矽(polysilicon)。閘極電極層42較佳為摻雜摻質以降低其片電阻(sheet resistance)。在其他實施例中，閘極電極層42係包括非晶矽(amorphous silicon)。此外，閘極電極層42表面也可以選擇形成金屬矽化物。
接著，可全面性地覆蓋一圖案化光阻層(未顯示)，以定義出閘極結構40的形成位置，再利用非等向性蝕刻方式，移除部分閘極介電層41和閘極電極層42，以於基底10上形成閘極結構40。之後，將圖案化光阻層移除。如第7圖所示，閘極結構40形成於P-型基底10上，且覆蓋部分隔離結構20與P-型體摻雜區16。
請參考第8圖，於P-型體摻雜區16內形成P+型摻雜區13。P+型摻雜區13係形成於P-型體摻雜區16的上部內。在一實施例中，可以藉由植入P型雜質以形成P+型摻雜區13，摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。在一實施例中，P+型摻雜區13是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。
請參考第9圖，於N型井區11B內形成N+型摻雜區14。N+型摻雜區14係形成於N型井區11B的上部內。可以藉由植入N型雜質以形成N+型摻雜區14，摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。N型雜質包括例如磷、砷、氮、銻、或其結合的雜質。在一實施例中，N+型摻雜區14是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。同時，第2圖中的N+型摻雜區14A也在此步驟中同時定義出來，其位於P+型摻雜區13和閘極結構40下方的P-型體摻雜區16之間。因此，MOS元件及二極體元件可利用相同的製程同時形成，而不需要額外的光罩或製程，以降低製程成本。
在本發明之一實施例中，較佳可於上述步驟完成後，再進行一退火製程，以使多數個N型條狀區11A的摻雜質沿著橫向擴散(lateral diffused)，且形成一連續相的N型井區，例如第3圖中的N型井區11A’。上述退火擴散步驟並不限定於上述所有元件形成後進行，其亦可以在N型井區11B及複數個N型條狀區11A形成後，並進行下個步驟之前進行。然而，在其他實施例中，退火擴散步驟可在任合適當的時機進行。
請參考第3圖，在本例中，N型井區11A’係鄰接於N型井區11B與P-型體摻雜區16。在其他實施例中，N型井區11A’的第一側邊係與N型井區11B鄰接，而相對於第一側邊的第二側邊係位於隔離結構20或閘極介電層41下方的位置，且並未與P-型體摻雜區16(未顯示)接觸。在橫向擴散的過程中，由於N型條狀區11A的N型雜質濃度會變小，此外，鄰近於N型條狀區11A的P-型基底10其P型雜質會減少N型井區11A’的淨N型載子 濃度(net N-type carrier concentration)，因此，N型井區11A’的淨N型載子濃度會小於N型井區11B。其中N型井區11A’及11B摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。
此外，根據減少表面電場技術(RESURF)，第3圖中的N型井區11A’、N型井區11B、P-型體摻雜區16和P-型基底10，其分部區域和摻雜濃度亦可選擇性地予以特別設定以改善表面電場。同理，例如第2圖MOS結構中的N型井區11、P-型體摻雜區16和P-型基底10，其分部區域和摻雜濃度亦可根據減少表面電場技術(RESURF)，選擇性地予以特別設定以改善表面電場。
本發明之實施例所揭露之半導體結構及其形成的方法中，當P+型摻雜區及N+型摻雜區具有指插狀佈局時，是於包含P+型摻雜區的指部末端的區域內形成二極體結構，未形成二極體結構的區域則形成LDMOS結構。其中，位於指部末端區域的二極體結構能夠有效降低在操作元件時，於指插部份產生的電場，特別是，在二極體結構中，當位於N+型摻雜區下方的N型井區其雜質濃度實質上係大於位於隔離結構下方的N型井區時，二極體元件緩衝電場的效能會更高。
此外，在形成二極體結構的製程中，為使位於N+型摻雜區下方的N型井區其雜質濃度實質上係大於位於隔離結構下方的N型井區，是利用使用一罩幕進行一摻雜製程，於基底內形成一N型井區及複數個N型條狀區，接著再進行退火(熱驅入(thermal drive-in))製程使上述N型條狀區擴散成一連續的N型井區，且該連續的N型井區(其是位於隔離結構下方)與該N 型井區(其是位於N+型摻雜區下方)鄰接。因此不需要額外的光罩或製程，以降低製程成本。
以上之實施例僅用以本發明之範例，舉例來說，當討論N型LDMOS之實施例時，另一實施例可以是P型LDMOS。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (7)

  1. 一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上；一第二型井區，位於該第一型基底上；複數個第二型條狀區，位於該第二型井區與該第一型體摻雜區之間，且該第一型體摻雜區、該第二型井區與每個該第二型條狀區是藉由該第一型基底隔開；一第二型濃摻雜區，位於該第二型井區上；以及一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間的該第一型基底上，其中該些第二型條狀區與該第二型濃摻雜區皆位於該隔離結構的一側，而該第一型濃摻雜區位於該隔離結構之另一側，其中該隔離結構形成於該些第二型條狀區上，且與該些第二型條狀區直接接觸；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一型濃摻雜區包括一矩形環部及一指部，該指部是於該矩形環部的一內側邊，以垂直的方向延伸出。
  3. 如申請專利範圍第2項所述之半導體結構，其中該第二型濃摻雜區為馬蹄形，且是位於該第一型濃摻雜區的矩形環部所圍繞的範圍內。
  4. 如申請專利範圍第3項所述之半導體結構，其中該第一型 濃摻雜區之指部與馬蹄形之該第二型濃摻雜區互相叉合。
  5. 如申請專利範圍第1項所述之半導體結構，其中該閘極結構覆蓋部分的該隔離結構與該第一型體摻雜區。
  6. 如申請專利範圍第1項所述之半導體結構，其中該第二型條狀區的寬度W與相鄰近的該些第二型條狀區彼此之間的相隔距離S的大小相同。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該第二型條狀區的寬度W與相鄰近的該些第二型條狀區彼此之間的相隔距離S的大小不同。
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