TWI613820B - 用於ｔｆｔ之金屬氧化物半導體之緩衝層 - Google Patents

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Abstract

本發明大體而言係關於一種薄膜半導體元件，該元件具有形成於半導體層與一或更多個層之間的緩衝層。在一實施例中，薄膜半導體元件包括：半導體層，具有第一功函數及第一電子親和力水平；緩衝層，具有比第一功函數更大的第二功函數及比第一電子親和力水平更低的第二電子親和力水平；及閘介電層，具有比第二功函數更小的第三功函數及比第二電子親和力水平更高的第三電子親和力水平。

Description

用於TFT之金屬氧化物半導體之緩衝層
本文所揭示之實施例大體而言係關於薄膜半導體之緩衝層。更特定言之，本文所揭示之實施例大體而言係關於高功函數且低電子親和力層。
當前吾人對於薄膜電晶體(thin film transistor；TFT)的興趣特別高，因為該等元件可用於電腦及電視平板通常所使用的液晶主動型矩陣顯示器(liquid crystal active matrix display；LCD)種類中。LCD亦可含有發光二極體(light emitting diode；LED)，諸如用於背光照明的有機發光二極體(organic light emitting diode；OLED)。LED及OLED需要TFT來處理顯示器之活動。半導體的應用之一係傳統用於顯示器的薄膜電晶體。
驅動穿過TFT的電流(亦即，接通電流)受到通道材料(通常稱為活性材料、半導體材料或半導體活性材料)以及通道寬度與長度的限制。另外，接通電壓由半導體層之通道區域內的載子之聚積決定，此聚積可隨半導體材料中的 固定電荷之偏移或介面中的電荷收集及偏壓溫度應力或電流溫度應力後的閾值電壓偏移而變化。
在當前MO-TFT中，層間介面(諸如閘介電層與金屬氧化物半導體層之間的介面)可對於元件之整體功能產生問題。在氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)及氮氧化鋅(ZnON)TFT元件中，問題可包括遷移率問題及接通電壓。
因此，在該技術中需要減少TFT元件之介面問題的方法及元件。
本發明大體而言係關於一種薄膜半導體元件，該元件具有形成於薄膜半導體與一或更多個其他層之介面上的緩衝層。緩衝層可具有高功函數及低電子親和力以防止半導體層與閘介電層之間的電荷轉移。因此，使用一或更多個緩衝層可維持形成於半導體層中的電荷及防止增加薄膜半導體之閾值電壓。
在一實施例中，薄膜半導體元件可包括：半導體層，具有第一功函數及第一電子親和力水平；緩衝層，具有比第一功函數更大的第二功函數及比第一電子親和力水平更低的第二電子親和力水平；及閘介電層，具有比第二功函數更小的第三功函數及比第二電子親和力水平更高的第三電子親和力水平。
在另一實施例中，薄膜半導體元件可包括：半導體層，具有第一功函數及第一電子親和力水平；緩衝層，具有比第一功函數更大的第二功函數及比第一電子親和力水平更 低的第二電子親和力水平；及鈍化層，具有比第二功函數更小的第三功函數及比第二電子親和力水平更高的第三電子親和力水平。
102‧‧‧基板
105‧‧‧閘極
106‧‧‧閘介電層
108‧‧‧半導體層
111‧‧‧源極
112‧‧‧汲極
118‧‧‧鈍化層
200‧‧‧腔室
202‧‧‧腔室壁
204‧‧‧底部
206‧‧‧淋噴頭
208‧‧‧狹縫閥開口
210‧‧‧真空泵
212‧‧‧背板
214‧‧‧突出部分
216‧‧‧致動器
218‧‧‧基板支撐件
220‧‧‧基板
222‧‧‧升舉銷
224‧‧‧加熱及/或冷卻元件
226‧‧‧射頻返迴帶
228‧‧‧射頻源
230‧‧‧遠端電漿源
232‧‧‧氣體源
234‧‧‧淋噴頭懸掛件
236‧‧‧唇
240‧‧‧緊固機構
250‧‧‧匹配網路
302‧‧‧基板
304‧‧‧導電層
305‧‧‧閘極
306‧‧‧閘介電層
307‧‧‧緩衝層
308‧‧‧半導體層
310‧‧‧導電層
311‧‧‧源極
312‧‧‧汲極
314‧‧‧曝露部分
316‧‧‧活性通道
317‧‧‧第二緩衝層
318‧‧‧鈍化層
350‧‧‧金屬氧化物薄膜電晶體層
因此，為了可詳細理解本發明之上文所敍述的特徵，可參考實施例更具體描述上文簡要概述之本發明，一些實施例圖示於隨附圖式中。然而，應注意，隨附圖式僅圖示出本發明之典型實施例，且因此該等圖式不欲視為本發明範疇之限制，因為本發明可允許其他同等有效之實施例。
第1圖係對通用MO-TFT之描述，圖示閘介電層及半導體層介面；第2圖係可用於執行本文所描述之操作的製程腔室之橫截面示意圖；第3A圖至第3H圖係根據一實施例之MO-TFT之示意圖；以及第4圖係根據一實施例合併緩衝層之MO-TFT。
為了促進理解，在可能的情況下，相同元件符號已用於代表諸圖共用之相同元件。應設想，在一實施例中所揭示之元件可有益地用於其他實施例而無需贅述。
本發明實施例大體而言係關於具有多個半導體層的薄膜半導體元件。可在半導體層與其他層之間沉積具有高功函數及低電子親和力的緩衝層。藉由插入緩衝層，可避免遷移率問題及可將閘之閾值電壓維持在較低水平。儘管將參考 TFT作出描述，但是應理解，本發明具有更廣泛實用性，諸如用於任何薄膜半導體元件。
第1圖係對通用MO-TFT之描述。在此描述中，基板102具有藉由各種技術在表面上沉積之堆疊，該等技術諸如PVD、CVD、PE-CVD或其他技術。可在基板上沉積MO-TFT堆疊及該堆疊可包括閘極105、閘介電層106、半導體層108、源極111、汲極112及鈍化層118。
閘介電層106與半導體層108之間的介面可為問題來源。功函數係費米能階與真空能階之間的能量差。費米能階係材料中的位能的量測，該位能包括化學能及電能兩者。當兩種材料接觸時，費米能階將設法達到平衡及將引發電荷自淺功函數材料轉移至較深功函數材料。
當半導體層108(諸如ZnO或ZnON半導體層)與閘介電層(諸如固有或未摻雜矽)形成介面時，不同功函數可導致較深功函數材料中的電荷聚積。在未摻雜矽(具有4.6電子伏特之功函數)及ZnO(具有4.5電子伏特之功函數)的情況下，電荷在介面上自ZnO轉移至矽。此電荷轉移增加閘之閾值電壓。進一步地，半導體層108與閘介電層106之間的介面具有許多缺陷，存在該等缺陷的原因在於使得該等兩個層彼此密切接觸。因此，電荷可變得在此介面中被收集，從而在半導體內聚積。此聚積導致降低半導體層108內的電荷遷移率以及TFT元件中的閾值電壓及截止電流較大。為了處理該等問題及其他問題，可在兩種材料之間放置具有高功函數及低電子遷移率的緩衝層。下文將參看圖式更加清楚地 描述本文所揭示之本發明之實施例。
可使用處理腔室(諸如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)系統，可購自位於美國加州聖克拉拉市的應用材料公司)執行下文所描述之實施例。然而，應理解，本文所揭示之實施例不受限於任何特定腔室及可在其他腔室(包括由相同製造商或其他製造商出售的彼等腔室)內執行該等實施例。
第2圖係可用於執行本文所描述之操作的製程腔室之橫截面示意圖。該設備包括腔室200，在該腔室內可在基板220上沉積一或更多薄膜。腔室200大體包括壁202、底部204及淋噴頭206，該等元件界定製程容積。在製程容積內安置基板支撐件218。經由狹縫閥開口208接取製程容積以使得可移送基板220進出腔室200。可將基板支撐件218耦接至致動器216以升起及降低基板支撐件218。經由基板支撐件218可移動地安置升舉銷222以移動基板往返於基板接收表面。基板支撐件218亦可包括加熱及/或冷卻元件224以將基板支撐件218維持在所欲溫度。基板支撐件218亦可包括射頻返迴帶226以在基板支撐件218之週邊提供射頻返迴路徑。
可藉由緊固機構240將淋噴頭206耦接至背板212。可藉由一或更多個緊固機構240將淋噴頭206耦接至背板212以幫助防止下垂及/或控制淋噴頭206之直線度/曲率。
可將氣體源232耦接至背板212以經由淋噴頭206中的氣體通道將製程氣體提供至淋噴頭206與基板220之間的處理區域。氣體源232可包括含矽氣體供應源、含氧氣體 供應源及含碳氣體供應源等等。一或更多個實施例中可用的典型製程氣體包括矽烷(SiH4)、二矽烷、N2O、氨(NH3)、H2、N2或上述者之組合。
將真空泵210耦接至腔室200以將製程容積控制在所欲壓力下。可經由匹配網路250將射頻源228耦接至背板212及/或耦接至淋噴頭206以將射頻電流提供至淋噴頭206。射頻電流在淋噴頭206與基板支撐件218之間產生電場，使得可自淋噴頭206與基板支撐件218之間的氣體產生電漿。
亦可在氣體源232與背板212之間耦接遠端電漿源230，諸如電感耦合遠端電漿源230。在處理基板之間，可將清洗氣體提供至遠端電漿源230，使得產生遠端電漿。可將來自遠端電漿的自由基提供至腔室200以清洗腔室200組件。可藉由提供至淋噴頭206的射頻源228進一步激勵清洗氣體。
可藉由淋噴頭懸掛件234將淋噴頭206另外耦接至背板212。在一實施例中，淋噴頭懸掛件234係可撓性金屬裙部件。淋噴頭懸掛件234可具有唇236，淋噴頭206可放置在該唇上。背板212可放置在突出部分214之上表面上，該突出部分與腔室壁202耦接以密封腔室200。
第3A圖至第3H圖係根據一實施例之MO-TFT之示意圖。如第3A圖所示，藉由在基板302上方沉積導電層304來製造MO-TFT。可用於基板302的適宜材料包括(但不限於)玻璃、塑膠及半導體晶圓。可用於導電層304的適宜材料包括(但不限於)鉻、鉬、銅、鋁、鎢、鈦及上述者之組合，或透明導電氧化物(transparent conductive oxide；TCO)，諸如 氧化銦錫(ITO)或摻雜氟氧化鋅(ZnO：F)，該等氧化物常見用作透明電極。導電層304可由物理氣相沉積(physical vapor deposition；PVD)或其他適宜沉積方法(諸如電鍍、無電極電鍍或化學氣相沉積(chemical vapor deposition；CVD))形成。
在第3B圖中，圖案化導電層304以形成閘極305。可藉由在導電層304上形成光微影遮罩或者硬遮罩及將導電層304曝露至蝕刻劑來圖案化導電層304。可藉由將導電層304之曝露部分曝露至濕式蝕刻劑或曝露至蝕刻電漿來圖案化導電層304。在一實施例中，蝕刻電漿可包含選自SF6、O2、Cl2或上述者之組合的氣體。
如第3C圖所示，在已經形成閘極305後，在閘極上沉積閘介電層306。閘介電層306可包括SiOF、SiN、SiOx及氮氧化矽(SiON)。另外，儘管圖示為單層，應設想，閘介電層306可包含多層，每層可包含不同化學成分。用於沉積閘介電層306的適宜方法包括保形沉積方法，諸如MW-PECVD、PECVD、CVD及原子層沉積(atomic layer deposition；ALD)。
第3D圖及第3E圖描述閘介電層306上所形成之緩衝層307及緩衝層307上所形成之半導體層308。第3D圖描述閘介電層306之表面上沉積的緩衝層307。緩衝層307可為與半導體層308(參看第3E圖所描述)相比具有高功函數且低電子親和力的層。在一實施例中，緩衝層307具有低於4電子伏特之電子親和力。在另一實施例中，緩衝層307具有大於5電子伏特之功函數。緩衝層307可具有5奈米與50微 米之間的厚度。在進一步實施例中，緩衝層可比50微米更厚。在一實施例中，緩衝層307具有5奈米之厚度。可基於所選材料及可用前驅物使用CVD、PE-CVD、ALD、PVD或其他已知沉積技術沉積緩衝層307。緩衝層307可關於閘介電層306與半導體層308之間的介面及緩衝層307與半導體層308之間的介面兩者相對無缺陷。緩衝層可由滿足上述標準的材料組成，該等材料諸如p型矽(摻雜硼的矽)、氧化釩(V2O5)、氮化鋁(AlN)、氮化鎢、其他金屬氧化物或金屬氮化物或上述者之組合。V2O5具有大約5.6電子伏特之高功函數、大約2.3電子伏特之電子親和力及與ZnO形成近乎無缺陷的介面。
如第3E圖所示，在緩衝層307上沉積半導體層308。可用於半導體層308的適宜材料包括IGZO、ZnO、ZnON及其他材料。可藉由適宜沉積方法(諸如PVD)沉積半導體層308。在一實施例中，PVD可包含將直流偏壓施加於旋轉陰極。
如第3F圖及第3G圖所示，可在半導體層308上沉積導電層310。導電層310可由PVD或其他適宜沉積方法(諸如電鍍、無電極電鍍或CVD)形成。在第3F圖中，圖案化導電層310以藉由背面通道蝕刻製程形成源極311及汲極312。可藉由在導電層310上形成光微影遮罩或者硬遮罩及將導電層310之曝露部分曝露至蝕刻劑發生圖案化。可藉由將導電層310之曝露部分曝露至濕式蝕刻劑或曝露至蝕刻電漿來圖案化導電層310。在一實施例中，可藉由用包含蝕刻劑(諸如SF6、O2及上述者之組合)的蝕刻電漿蝕刻未被遮罩覆蓋的導 電層310之區域，來圖案化導電層310。在形成源極311及汲極312時，曝露半導體層308的一部分產生曝露部分314。曝露部分314介於源極311與汲極312之間。源極311與汲極312之間的區域稱為活性通道316。本文將組合閘極305、閘介電層306、半導體層308、源極311及汲極312稱為金屬氧化物薄膜電晶體(metal oxide thin film transistor；MO-TFT)層350。
在第3H圖中，在活性通道316、源極311及汲極312上沉積鈍化層318。在一實施例中，與半導體層308之曝露部分314接觸的鈍化層318係金屬氧化物或金屬氮化物，諸如SiO、SiN、SiON或上述者之組合。可將鈍化層318沉積至自20埃至3000埃之厚度。可使用CVD、PECVD、ALD或此項技術中已知的其他沉積技術沉積鈍化層318。用於沉積鈍化層318的沉積氣體可包括矽烷(諸如SiH4)、N2O、O2、N2、惰性載氣或上述者之組合。如所描述，跨活性通道316、源極311及汲極312之表面實質保形沉積鈍化層318。進一步地，鈍化層318可由一或更多個層組成，該等層包括無機層(包括上文所描述之實施例)、有機層或兩者之組合。
第4圖係根據一實施例合併一或更多個緩衝層之MO-TFT。在此描述中，基板302具有參看第3A圖至第3H圖所描述之堆疊，包括閘極305、閘介電層306、緩衝層307、半導體層308、源極311、汲極312及鈍化層318。在此實施例中，在半導體層308、源極311及汲極312上已經沉積第二緩衝層317。第二緩衝層317作用以防止鈍化層318與半導體 層308之間形成介面。以與閘介電層306可自半導體層308接收電荷大致相同的方式，第二緩衝層317可自半導體層308接收電荷。
考慮到第二緩衝層317將具有比產生鈍化層318與半導體層308之間的介面之材料更高的功函數及更低的電子親和力，第二緩衝層317將具有與緩衝層307相似的特性。換言之，若鈍化層318由第一含矽層、有機層及第二含矽層組成，其中第一含矽層與半導體層308接觸，則緩衝層307將具有比第一含矽層更高的功函數及更低的電子親和力。因此，可藉由消除缺陷介面而在半導體中維持電子。
緩衝層307或第二緩衝層317可由一或更多層組成，只要緩衝層307或第二緩衝層317中之各層具有較高的功函數、較低的電子親和力及與所接觸的層形成無缺陷或者近乎無缺陷介面即可。
儘管上文所述係針對本發明之實施例，但是可在不脫離本發明之基本範疇的情況下設計出本發明之其他及進一步實施例，且由以下申請專利範圍決定本發明之範疇。
302‧‧‧基板
305‧‧‧閘極
306‧‧‧閘介電層
307‧‧‧緩衝層
308‧‧‧半導體層
311‧‧‧源極
312‧‧‧汲極
316‧‧‧活性通道
317‧‧‧第二緩衝層
318‧‧‧鈍化層

Claims (17)

  1. 一種薄膜半導體元件，該元件包含：一閘極，安置於一基板上；一閘介電層，安置於該閘極上，該閘介電層具有一第三功函數，該第三功函數小於一第二功函數；一緩衝層，安置於該閘介電層上，該緩衝層具有該第二功函數及一第二電子親和力水平，該第二功函數大於一第一功函數，且該第二電子親和力水平小於一第一電子親和力水平，其中該緩衝層由複數個層組成；一半導體層，安置於該緩衝層上，該半導體層具有該第一功函數及該第一電子親和力水平；一源極，安置於該半導體層上；以及一汲極，安置於該半導體層上。
  2. 如請求項1所述之薄膜半導體元件，其中在該半導體層、該源極及該汲極上形成一第二緩衝層。
  3. 如請求項1所述之薄膜半導體元件，其中該緩衝層包含一p型矽。
  4. 如請求項1所述之薄膜半導體元件，其中該緩衝層包含一摻雜硼的矽、V2O5、AlN、WN或上述者之組合。
  5. 如請求項1所述之薄膜半導體元件，其中該緩衝層具有小於4電子伏特之一電子親和力。
  6. 如請求項1所述之薄膜半導體元件，其中該緩衝層具有大於5電子伏特之一功函數。
  7. 一種薄膜半導體元件，該元件包含：一閘極，安置於一基板上；一閘介電層，安置於該閘極上，該閘介電層具有一第四功函數，該第四功函數小於一第二功函數；一緩衝層，安置於該閘介電層上，該緩衝層具有該第二功函數及一第二電子親和力水平，該第二功函數大於一第一功函數，且該第二電子親和力水平小於一第一電子親和力水平，其中該緩衝層由複數個層組成；一半導體層，安置於該緩衝層上，該半導體層具有該第一功函數及該第一電子親和力水平；一源極，安置於該半導體層上；一汲極，安置於該半導體層上；以及一鈍化層，安置於該源極、該汲極及該半導體層上，該鈍化層具有一第三功函數，該第三功函數小於該第二功函數。
  8. 如請求項7所述之薄膜半導體元件，其中該緩衝層包含一p型矽。
  9. 如請求項7所述之薄膜半導體元件，其中該緩衝層包含一摻雜硼的矽、V2O5、AlN、WN或上述者之組合。
  10. 如請求項7所述之薄膜半導體元件，其中該緩衝層具有小於4電子伏特之一電子親和力。
  11. 如請求項7所述之薄膜半導體元件，其中該緩衝層具有大於5電子伏特之一功函數。
  12. 如請求項7所述之薄膜半導體元件，其中該鈍化層由複數個層組成。
  13. 如請求項7所述之薄膜半導體元件，其中該鈍化層包含有機層及無機層兩者。
  14. 一種薄膜半導體元件，該元件包含：一閘極，安置於一基板上；一閘介電層，安置於該閘極上，該閘介電層具有一第一功函數；一p型矽緩衝層，安置於該閘介電層上，該p型矽緩衝層具有比該第一功函數更大的一第二功函數及一第二電子親和力水平，其中該p型矽緩衝層由複數個層組成；一半導體層，安置於該p型矽緩衝層上，該半導體層具有一第三功函數及一第三電子親和力水平，該第三功函數小 於該第二功函數，且該第三電子親和力水平大於該第二電子親和力水平；一源極，安置於該半導體層上；以及一汲極，安置於該半導體層上。
  15. 如請求項14所述之薄膜半導體元件，其中在該半導體層、該源極及該汲極上形成一第二緩衝層。
  16. 如請求項15所述之薄膜半導體元件，其中該第二緩衝層包含一p型矽。
  17. 如請求項14所述之薄膜半導體元件，該元件進一步包含一鈍化層，其中該鈍化層包含有機層及無機層兩者。
TW103109955A 2013-03-15 2014-03-17 用於ｔｆｔ之金屬氧化物半導體之緩衝層 TWI613820B (zh)

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