TWI604691B - 改善電路效能及／或良率之不確定性感知互連設計 - Google Patents

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TWI604691B
TWI604691B TW105111708A TW105111708A TWI604691B TW I604691 B TWI604691 B TW I604691B TW 105111708 A TW105111708 A TW 105111708A TW 105111708 A TW105111708 A TW 105111708A TW I604691 B TWI604691 B TW I604691B
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劉峻誠
明勁 劉
呂儒一
陳波鴻
端鎮宇
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Description

改善電路效能及/或良率之不確定性感知互連設計 [對相關申請案之交叉參考]
本申請案主張2015年5月8日在美國專利商標局申請之非臨時申請案第14/707,859號的優先權及權益。
本發明大體係關於積體電路設計，且詳言之，係關於在積體電路中使用之互連設計。
用於超大型積體電路(VLSI)應用之積體電路(IC)技術的尺寸持續按比例縮小。在奈米範圍(小於100nm)及以下範圍中之電路尺寸增加互連延遲之重要性及此等VLSI應用中之其他傳信特性。舉例而言，減少之導體寬度引起增加之互連電阻，且減小之導體間距引起互連電容之增加。三維效應(包括邊緣及線間耦接)隨導體高度與導體寬度之比率增大而增大。此外，按比例縮小之IC可以較高頻率操作。
減小之IC尺寸可導致與互連相關之寄生效應變得大於可歸因於驅動互連之邏輯閘的寄生效應，或大於可歸因於由互連驅動之邏輯閘的寄生效應。在閘之間的互連延遲未被改善或降級的同時，閘延遲可得以改善。
隨著VLSI技術發展，增大之器件密度提供IC器件中之較大能力，且更多器件及/或功能性可提供於IC器件上。增加之功能性可導 致電晶體及互連之數目的急劇增加，且可增大互連之平均長度以便連接電路元件。晶片面積常常受由互連實體佔據之面積限制，且鼓勵設計者按比例縮小互連之尺寸並增加金屬層之數目。此等因素可導致增大之互連密度。
按比例縮小技術已產生可歸因於電晶體或邏輯閘的減小之延遲(其可被稱作「固有延遲」)，其可以(例如)皮秒範圍來進行量測。按比例縮小技術在與電晶體或邏輯閘相同之速率下，隨著製程演進，部分歸因於導致增加之電阻的減小之線幾何尺寸、互連之電容及/或較大寄生延遲而不具有可歸因於互連的減小之延遲(其可被稱作「外源性延遲」)。因此，互連延遲已變成總體延遲之較大部分。
用於不確定性感知互連可製造性設計(DFM)準則由使用奈米技術製造VLSI器件之鑄造廠提供。不確定性感知互連DFM在商業成功中發揮重要作用。DFM可影響電路效能，亦影響良率、成本及上市時間。然而，由鑄造廠提供的有限DFM準則對於設計者而言常常難以應用以便藉由效能與面積折衷而最佳化電路佈局。
因此，存在對於改善IC設計過程之需要。
本發明之某些態樣係關於用於產生在半導體IC器件之製造中使用的參數及準則之系統、裝置、方法及技術。
在本發明之各種態樣中，提供一種方法、一種電腦程式產品及一種裝置。一種裝置可包括：一第一環振盪器電路，其包含包括由IC中之第一互連層之第一互連耦接的反相邏輯元件之第一延遲級；一第二環振盪器電路，其包含包括由IC中之第二互連耦接的反相邏輯元件之第二延遲級。第二互連可與第一互連接近對準而安置。第一環振盪器電路可在經啟用時產生第一振盪信號，其中第一振盪信號具有指示第一互連之一或多個特性的頻率。在第二互連中提供的電流可修改第 一互連之一或多個特性。
在本發明之各種態樣中，一種方法包括：監測由第一環振盪器產生之第一振盪信號之頻率，該第一環振盪器具有包括由IC中之第一互連層之第一互連耦接的反相邏輯元件之第一延遲級；選擇用於第二環振盪器電路之第一操作模式，該第二環振盪器電路具有包括藉由IC中之第二互連耦接的反相邏輯元件之第二延遲級；選擇用於第二環振盪器電路之第二操作模式；及基於在第二環振盪器電路於第一模式中操作時第一振盪信號之頻率與在第二環振盪器電路於第二模式中操作時第一振盪信號之頻率的差判定第一互連之一或多個特性。第二互連可與第一互連接近對準而安置。在第二互連中流動的電流可修改第一互連之一或多個特性。
在本發明之各種態樣中，一種裝置包括複數個環振盪器，包括具有複數個延遲級之受害者環振盪器，每一級包括由IC中之受害者互連層中之互連耦接的反相邏輯元件。該裝置可具有複數個攻擊者電路，包括一或多個攻擊者環振盪器。每一攻擊者環振盪器可具有複數個延遲級，其中每一級包括由IC中之一攻擊者互連耦接的反相邏輯元件。每一攻擊者互連可與對應受害者互連接近對準而安置，以使得在攻擊者互連中流動的電流修改對應受害者互連之一或多個特性。該裝置可包括組態一或多個攻擊者環振盪器之操作模式的模式選擇邏輯。該裝置可包括一處理電路，其經組態以控制模式選擇邏輯以組態用於一或多個攻擊者環振盪器之不同操作模式並在一或多個攻擊者環振盪器於不同操作模式中之每一者中操作時量測由受害者環振盪器產生之信號之頻率。對應於用以產生IC之製造製程的一或多個參數可基於在該複數個攻擊者環振盪器於不同操作模式中操作時量測的第一振盪信號之頻率的差而計算。
在本發明之各種態樣中，一種處理器可讀儲存媒體具有儲存於 其上之指令。該儲存媒體可為暫時性或非暫時性的。指令可由處理電路中之處理器執行。在一些實例中，指令可使處理器執行以下操作：監測由第一環振盪器產生之第一振盪信號的頻率，其中第一環振盪器具有包括由IC中之第一互連層之第一互連耦接的反相邏輯元件之第一延遲級；選擇用於第二環振盪器電路之第一操作模式，該第二環振盪器電路包含包括由IC中之第二互連耦接的反相邏輯元件之第二延遲級；選擇用於第二環振盪器電路之第二操作模式；及基於在第二環振盪器電路於第一模式中操作時第一振盪信號之頻率與在第二環振盪器電路於第二模式中操作時第一振盪信號之頻率的差來判定第一互連之一或多個特性。第二互連可與第一互連接近對準而安置。在第二互連中流動的電流可修改第一互連之一或多個特性。
100‧‧‧環振盪器
102‧‧‧NAND閘
1041‧‧‧反相器
1042‧‧‧反相器
1042N-1‧‧‧反相器
1042N ‧‧‧反相器
106‧‧‧輸入端子
108‧‧‧輸入端子
110‧‧‧輸出端子
112‧‧‧輸出
114‧‧‧啟用信號
1161‧‧‧互連
116 N ‧‧‧互連
1181‧‧‧延遲級
118 N ‧‧‧延遲級
200‧‧‧延遲級
202‧‧‧邏輯閘/反相器
204‧‧‧互連
206‧‧‧邏輯閘/反相器
210‧‧‧延遲級
212‧‧‧邏輯閘/反相器
214‧‧‧互連
216‧‧‧邏輯閘/反相器
220‧‧‧延遲級
222‧‧‧邏輯閘/反相器
224‧‧‧互連
226‧‧‧本端電容器
228‧‧‧邏輯閘/反相器
300‧‧‧測試單元
302‧‧‧目標層
304‧‧‧下部層
306‧‧‧上部層
308‧‧‧反相器
310‧‧‧反相器
312‧‧‧受害者電路
314‧‧‧攻擊者電路
316‧‧‧攻擊者電路
318‧‧‧攻擊者電路
320‧‧‧攻擊者電路
322‧‧‧互連/受害者互連
324‧‧‧互連
326‧‧‧互連
328‧‧‧互連
330‧‧‧互連
340‧‧‧橫截面圖
342‧‧‧絕緣層
344‧‧‧絕緣層
400‧‧‧電路
402‧‧‧測試電路
404‧‧‧受害者環振盪器
406‧‧‧攻擊者環振盪器
408‧‧‧攻擊者環振盪器
410‧‧‧輸出信號
414‧‧‧第一多工器
416‧‧‧第二多工器
4181‧‧‧測試級
418 N ‧‧‧測試級
420‧‧‧5位元計數器
422‧‧‧輸出信號
426‧‧‧控制信號
428‧‧‧控制信號
430‧‧‧NAND閘
500‧‧‧電路
502‧‧‧第一環振盪器(ROTEST)
504‧‧‧第二環振盪器(ROREF)
506‧‧‧相位比較器
508‧‧‧輸出
510‧‧‧輸出
600‧‧‧測試平台裝置
602‧‧‧處理電路
604‧‧‧測試電路
606‧‧‧環振盪器之一或多個陣列
608‧‧‧環振盪器選擇器電路
610‧‧‧量測電路
612a‧‧‧輸出信號
612b‧‧‧輸出信號
612c‧‧‧輸出信號
612n‧‧‧輸出信號
614a‧‧‧輸入信號
614b‧‧‧輸入信號
616‧‧‧環振盪器
618‧‧‧控制信號
620‧‧‧輸出信號
700‧‧‧測試電路
704a‧‧‧環振盪器
704b‧‧‧環振盪器
704n‧‧‧環振盪器
706a‧‧‧環振盪器
706b‧‧‧環振盪器
708‧‧‧第一開關
710‧‧‧第二開關
712‧‧‧第一計數器
714‧‧‧第二計數器
716‧‧‧邏輯電路
802‧‧‧環振盪器
804‧‧‧NAND閘
806a‧‧‧延遲級
806b‧‧‧延遲級
806c‧‧‧延遲級
806n‧‧‧延遲級
808‧‧‧啟用信號
810‧‧‧原始輸出信號
812‧‧‧8位元計數器
814‧‧‧輸出信號
900‧‧‧級
902‧‧‧邏輯元件/反相器
904a‧‧‧互連
904b‧‧‧互連
906‧‧‧MOSFET閘
910‧‧‧級
912‧‧‧邏輯元件/反相器
914a‧‧‧互連
914b‧‧‧互連
916‧‧‧MOSFET閘
920‧‧‧級
922‧‧‧邏輯元件/反相器
924‧‧‧互連
926‧‧‧MOSFET閘
930‧‧‧級
932‧‧‧邏輯元件/反相器
934‧‧‧互連
936‧‧‧MOSFET閘
1000‧‧‧低偏斜級
1002‧‧‧反相器
1004a‧‧‧互連
1004b‧‧‧互連
1006‧‧‧NMOS通過閘
1008‧‧‧PMOS通過閘
1100‧‧‧電路
1102‧‧‧多工器
1104‧‧‧多環振盪器
1106‧‧‧或(OR)電路
1110‧‧‧輸出
1200‧‧‧概念圖
1202‧‧‧處理電路
1204‧‧‧處理器
1206‧‧‧儲存器
1208‧‧‧匯流排介面
1210‧‧‧匯流排
1212‧‧‧收發器
1214‧‧‧執行時影像
1216‧‧‧軟體模組
1218‧‧‧使用者介面
1220‧‧‧時間共用程式
1222‧‧‧邏輯電路
1300‧‧‧流程圖
1400‧‧‧流程圖
1500‧‧‧裝置
1502‧‧‧處理電路
1504‧‧‧模組或電路
1506‧‧‧模組或電路
1508‧‧‧模組或電路
1510‧‧‧模組或電路
1512‧‧‧環振盪器
1514‧‧‧互連
1516‧‧‧處理器
1518‧‧‧電腦可讀儲存媒體
1520‧‧‧匯流排
圖1說明可根據本文所揭示之某些態樣調適的環振盪器。
圖2說明根據本文所揭示之某些態樣的可用以量測某些過程變化並計算與IC設計相關聯的參數之環振盪器的經調適級之第一實例。
圖3說明根據本文所揭示之某些態樣的可用以檢驗附近互連及電路對互連設計之影響的測試單元之實例。
圖4說明根據本文所揭示之某些態樣的可用以檢驗附近互連及電路對互連設計之影響的多級電路之實例。
圖5說明根據本文所揭示之某些態樣的可經調適以量測閘延遲及/或互連延遲之電路之實例。
圖6為說明根據本文所揭示之某些態樣的用於量測及監測IC上之某些器件及其各別互連之特性的測試電路之第一實例的圖。
圖7說明根據本文所揭示之某些態樣組態的測試電路之第二實例。
圖8說明根據本文所揭示之某些態樣的用於表徵及/或監測互連之 環振盪器的使用。
圖9說明根據本文所揭示之某些態樣的可用以量測某些過程變化並計算與IC設計相關聯的參數之環振盪器的經調適級之第二實例。
圖10說明根據本文所揭示之某些態樣的可用以量測某些過程變化並計算與IC設計相關聯的參數之環振盪器的經調適級之第三實例。
圖11說明根據本文所揭示之某些態樣的可用以控制多個環振盪器之操作的電路之一實例。
圖12為說明採用可根據本文所揭示之某些態樣調適的一處理電路之裝置之一實例之方塊圖。
圖13為根據本文所揭示之某些態樣的可由處理電路執行的第一方法之流程圖。
圖14為根據本文所揭示之某些態樣的可由處理電路執行的第二方法之流程圖。
圖15為說明根據本文所揭示之一或多個態樣的裝置之硬體實施之一實例之圖。
下文結合附圖闡述之詳細描述意欲作為對各種組態之描述，且並不意欲表示可實踐本文中所描述之概念的僅有組態。出於提供對各種概念之透徹理解之目的，詳細描述包括特定細節。然而，對於熟習此項技術者而言將會顯而易見的是，可在無此等特定細節之情況下實踐此等概念。在一些情況下，熟知結構及組件係以方塊圖形式展示以便避免混淆此等概念。
現將參考各種裝置及方法提出IC設計(包括VLSI半導體IC設計)之若干態樣。將藉由各種區塊、模組、組件、電路、步驟、處理程序、演算法等(統稱為「元件」)在以下實施方式中描述及在附圖中說明此等裝置及方法。此等元件可使用電子硬體、電腦軟體或其任何組合來 實施。將此等元件實施為硬體或是軟體取決於特定應用及強加於整個系統之設計約束。
借助於實例，元件或元件之任何部分或元件之任何組合可用包括一或多個處理器之「處理系統」予以實施。處理器之實例包括微處理器、微控制器、數位信號處理器(DSP)、場可程式化閘陣列(FPGA)、可程式化邏輯器件(PLD)、狀態機、閘控邏輯、離散硬體電路及經組態以執行貫穿本發明所描述之各種功能性的其他合適之硬體。該處理系統中之一或多個處理器可執行軟件。軟體應廣泛地解釋為意謂著指令、指令集、程式碼(code)、碼段、程式碼(program code)、程式、子程式、軟體模組、應用程式、軟體應用程式、軟體套件、常式、次常式、目標、可執行文件、執行序、程序、功能等，而不管其是被稱作軟體、韌體、中間體、微碼、硬體描述語言抑或其他者。
因此，在一或多個例示性實施例中，所描述之功能可以硬體、軟體、韌體或其任何組合予以實施。若以軟體實施，則功能可作為一或多個指令或程式碼而儲存於或編碼於電腦可讀媒體上。電腦可讀媒體包括電腦儲存媒體。儲存媒體可為可由電腦存取之任何可用媒體。作為實例而非限制，此等電腦可讀媒體可包括RAM、ROM、EEPROM、CD-ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存器件，或可用以攜載或儲存呈指令或資料結構之形式的所要程式碼且可由電腦存取的任何其他媒體。如本文中所使用，磁碟及光碟包括緊密光碟(CD)、雷射光碟、光學光碟、數位影音光碟(DVD)及軟碟，其中磁碟通常以磁性方式再現資料，而光碟藉由雷射以光學方式再現資料。上文各者之組合亦應包括於電腦可讀媒體之範疇內。
概述
本發明之某些態樣係關於用於不同佈局之DFM準則之應用，及 相關電影響以及面積與效能折衷。習知電流提取及模擬模型可能不能夠說明與奈米技術應用相關聯的複雜電路佈局中之所有過程變化。風行電路佈局經闡述以說明DFM折衷，包括數位標準單元及類比差分對以及被動元件。
在一個實例中，緊湊型數位標準單元需要最小通道長度以獲得效能、功率及面積要求。另一方面，面積並非類比電路設計之最關鍵設計準則，其可聚焦於在各種頻率下之準確電路效能以及雜訊抗擾性能力。此外，電路設計者可更喜歡以效能、功率及面積折衷量化彼等準則電影響。
根據本文所揭示之某些態樣的受限制設計規則(RDR)可限制佈局拓撲結構以便限制高階效應影響並簡化電子設計自動化(EDA)工具實施。額外DFM準則可用以在良率改善情況下進一步增強器件效能。根據本文所揭示之某些態樣，環振盪器(RO)電路可用以量測閘延遲及IC器件中的互連之某些特性。
環振盪器
圖1為說明根據一個態樣的環振盪器100之實例之方塊示意圖。環振盪器100包括反及(NAND)閘102及N個延遲級1181至118 N 。每一延遲級1181至118 N 包括耦接反相邏輯之互連1161至116 N ，反相邏輯可包括NAND、NOR(反或)、反相器及/或其他此邏輯。在所說明之實例中，反相邏輯經表示為反相器1041至1042N ，以便簡化本文所揭示之某些態樣的描述。環振盪器包括偶數個(2N)反相器1041至1042N 。NAND閘102具有至少兩個輸入端子106、108及輸出端子110。NAND閘102提供可輸入至第一反相器104a內之輸出端子110。反相器104a、104b、104n經串聯連接。第2N個反相器1042N (亦即，第N級118 N 中之最後驅動器)驅動環振盪器100之輸出112，且此輸出112係作為回饋信號提供至NAND閘102之輸入端子106。另一輸入端子108接收啟用環 振盪器100之操作的啟用信號114。在一個實例中，啟用信號114可由諸如圖6中展示的處理電路602或圖12中展示的處理電路1202之處理電路控制。環振盪器100具有奇數個反相級(2N個反相器1041至1042N ，及NAND閘102)，且當環振盪器100經充分供電且啟用信號114經設定成邏輯高狀態時，回饋迴路結果及環振盪器輸出112在邏輯高狀態與邏輯低狀態之間雙態觸發。
環振盪器100可根據本文所揭示之某些態樣調適以准許閘延遲之量測及互連1161至116 N 的某些特性之判定或計算，例如，其接著可與半導體IC器件之過程及/或操作參數相關。環振盪器100之振動的頻率表示可歸因於環振盪器100之回饋迴路中的邏輯元件102、1041至1042N 之操作之延遲及與回饋迴路中之邏輯元件102、1041至1042N 之間的互連相關聯之延遲的總和。因此，環振盪器100之振動的頻率之變化可指示一或多個延遲之改變或差，且可基於此等差計算環振盪器100的改變之特性。
受限制設計規則
本文所揭示之某些態樣係關於用於不同佈局之DFM準則之應用，及相關電影響以及面積與效能折衷。在一個實例中，緊湊型數位標準單元需要最小通道長度以獲得效能、功率及面積要求，且在另一實例中，面積並非為可聚焦於在各種頻率下之準確電路效能以及雜訊抗擾性能力的類比電路設計之此關鍵設計準則。在一些情況下，電路設計者可更喜歡以效能、功率及面積折衷量化準則電影響。
根據本文所揭示之某些態樣的受限制設計規則(RDR)可限制佈局拓撲結構以便限制高階效應影響並簡化電子設計自動化(EDA)工具實施。額外DFM準則可用以在良率改善情況下進一步增強器件效能。根據本文所揭示之某些態樣，與互連相關聯的設計參數可使用特性之量測結果及經由IC器件中部署的環振盪器電路之使用獲得的值來計算。
在奈米技術應用中，矽與模擬(S2S)相關性可藉由幾何尺寸及製程之效應而比習知系統被更大程度地影響。舉例而言，互連耦接之效應不限於奈米技術應用中之層內耦接，而且當金屬層由薄絕緣體層分離時不限於層間耦接。此層間耦接難以使用習知互連結構量測。金屬密度之變化的效應亦可引起奈米技術應用中之S2S相關性問題。金屬密度之此等變化可在奈米技術應用中由用以對金屬層拋光及平滑化的混合化學及機械平坦化(CMP)製程產生。CMP之組合式蝕刻及研磨可導致可與銅密度高度相關的凹陷及侵蝕效應之組合。金屬密度可自低密度快速轉變至高密度及自高密度轉變至低密度，其可導致層之間的「金屬懸崖」且可引起互連的寄生電阻-電容(RC)時間常數之大變化。
評估互連設計
圖2提供可用以量測某些投送過程變化及計算在不同過程條件下之寄生電阻及電容值的環振盪器之延遲級200、210及220之實例。舉例而言，圖1中所說明之環振盪器100可經調適以包括延遲級200、210、220中之一或多者以實現使用環振盪器100之輸出112的頻率(f)之量測結果對互連電阻及電容進行計算。可自在環振盪器輸出112處的信號之頻率、洩漏電流Iddq及開關電流Idda計算電路延遲級200、210、220之電阻及電容。延遲級200、210、220之延遲D、電容C S 及開關電阻C SW 可自下式導出：
此等等式可使用環振盪器與不同組態及/或組件之組合而解出。在一個實例中，可使用經調適以包括延遲級200、210、220之一組3個 環振盪器量測CMOS閘之電容。此等延遲級200、210、220中之每一者包括邏輯閘(此處，反相器)202、206、212、216、222、228及至少一個互連204、214、224。一個環振盪器之級可使用包括參考反相器202、206之第一級200而建構為參考環振盪器。另一環振盪器之級可使用包括具有3之扇出的反相器212、216之第二延遲級210而建構；亦即，反相器212、216可各自驅動三個其他邏輯閘。另一環振盪器之級可使用第三延遲級220而建構，第三延遲級220包括本端電容器226。等式Eq[2a]、Eq[2b]及Eq[2c]可分別用以表達用於扇出FO=1、扇出FO=3及具有本端電容器C L 的環振盪器之延遲。開關電阻可考慮為相同，此係因為反相器在每一RO中相同，從而使輸入電容C in 、輸出電容C out 及載入電容C L 能夠被計算：D1=R sw (C in +C out ) Eq.[2a]
D2=R sw (3C in +C out ) Eq.[2b]
D3=R sw (C in +C out +C L ) Eq.[2c]
可使用根據本文所揭示之某些態樣調適之環振盪器量測、計算及/或評估各種特性、過程變數及與互連設計相關聯之其他參數。
圖3為可用於量測、計算或另外判定某些特性、過程變數及與互連設計相關聯的其他參數之測試單元300之簡化表示。測試單元可包括由一或多個互連322、324、326、328、330連接之複數個反相器308、310。測試單元300可包括在IC之至少一個互連層上提供之互連322、324、326，該至少一個互連層在圖3中可被稱為目標層302。在某些實施中，測試單元300可本質上為三維(3D)的，且可包括實體地安置在目標層302上方之上部層306及/或實體地安置在目標層302下方之下部層304。在本發明中，層302、304、306之定向及安置的描繪及描述係關於單個實例，且測試單元300可在IC器件上於任何所要的位置及/或定向中提供。
測試單元300可用以基於環振盪器100(參見圖1)內的受害者電路 312之操作而判定或量測某些參數。受害者電路可經由目標層302上之受害者互連322傳輸振盪信號，以使得振動之頻率受受害者互連322之特性影響。測試單元300可為作為圖1中之環振盪器100之延遲級1181至118 N 操作的N個經類似組態之單元中的一者。
可存在安置於目標層302上及鄰近於受害者互連322實體接近而配置的一或多個額外互連324、326。可將此等額外互連324、326置於各種用途。在一個實例中，一或多個互連324及/或326可操作以屏蔽受害者互連322免受可歸因於與其他附近攻擊者互連324、326之電磁及/或電容耦接的外來雜訊、信號或其他影響。在此實例中，互連324及/或326可攜載DC電流或不攜載電流。在另一實例中，一或多個互連324及/或326可攜載可以可影響受害者互連322之特性的方式以電磁方式或以電容方式耦接至受害者互連322的振盪攻擊者信號，及/或由受害者互連322攜載的信號。振盪攻擊者信號可選自由受害者電路312產生的信號之一或多個相位型式、與攻擊者電路314、316相關聯之振盪信號及固定狀態輸入信號(例如，對應於輸入至攻擊者電路314、316之邏輯「0」或邏輯「1」)。
測試單元300可包括一或多個額外互連層304、306。如橫截面圖340中所說明，目標層302經提供於下部層304與上部層306之間。絕緣層342、344可提供於鄰近層302、304及/或306之間。層302、304及/或306可彼此實質性平面對準。一或多個互連328、330可提供於額外層304、306上。在所說明的實例中，互連328、330安置於下部層304及/或上部層306中之每一者上，且此等互連328、330可在受害者互連322正上方或正下方對準。在一些情況下，提供於下部層304及/或上部層306上之互連328及/或330可在尺寸上與受害者互連322緊密匹配。在一些情況下，提供於下部層304及/或上部層306上之互連328及/或330可具有比受害者互連322大的面積。亦即，提供於下部層304及/或上 部層306上之互連328及/或330可具有比受害者互連322大的寬度。
提供於下部層304及/或上部層306上之互連328及/或330可與受害者互連322緊密實體接近，包括當薄絕緣層用以分開層302、304及/或306時。提供於下部層304及/或上部層306上之互連328及/或330可用以屏蔽受害者互連322免受可歸因於與附近攻擊者互連328、330電磁及/或電容耦接的外來雜訊、信號或其他效應。在此實例中，互連328、330可攜載DC信號或不攜載信號。提供於下部層304及/或上部層306上之互連328及/或330可攜載可以可影響受害者互連322之特性的方式以電磁方式及/或以電容方式耦接至受害者互連322的振盪攻擊者信號，及/或由受害者互連322攜載之信號。振盪攻擊者信號可選自由受害者電路312產生的信號之一或多個相位型式、與攻擊者電路318、320相關聯之振盪信號及固定狀態輸入信號(例如，對應於輸入至攻擊者電路318、320之邏輯「0」或邏輯「1」)。
根據本文所揭示之某些態樣，環振盪器可建構有多個延遲級。延遲級可各自包括由互連耦接之兩個反相邏輯元件。延遲級可具有提供於同一互連層中之互連。在一些情況下，環振盪器之不同延遲級可包括提供於不同互連層中之互連。延遲級可具有在使功率及延遲量測結果能夠被獲得的IC器件內之幾何尺寸或位置。第一環振盪器可用作經受相關聯於與一或多個攻擊者電路之電磁及/或電容耦接的效應之受害者電路。舉例而言，一或多個攻擊者電路可提供於同一互連層中及/或一或多個攻擊者電路可提供於一或多個平行鄰近互連層中。攻擊者電路可包括以類似於第一環振盪器之方式建構的環振盪器。在一些情況下，攻擊者電路可被實施為簡單(或虛設)金屬互連，其可視情況攜載電流，及/或經組態或提供某一屏蔽程度。
圖4說明可用以檢驗附近互連及電路對互連設計之效應的電路400之實例。測試電路可包括如由圖3之測試單元300所說明而建構的 測試級418a至418n。測試電路402可包括一受害者環振盪器404，該受害者環振盪器404包括接近於為一或多個攻擊者環振盪器406及408之組件或元件的互連324、326、328及/或330提供的一互連322。應瞭解，雖然描繪兩個攻擊者環振盪器406及408，但可採用兩個以上攻擊者環振盪器。在一些情況下，攻擊者互連324、326、328及/或330中之兩者或兩者以上可為同一環振盪器之部分。在一些情況下，在同一測試單元300中之兩個或兩個以上攻擊者互連324、326、328及/或330可為由同一源信號驅動的不同電路之元件。
測試電路402包括可用以組態環振盪器電路之操作模式的一或多個多工器414、416。多工器可由處理電路或類似者控制以組態攻擊者環振盪器406、408之操作，以使得可獲得受害者環振盪器404之輸出信號410的頻率之多種量測結果。在實例中，第一多工器414組態第一攻擊者環振盪器406及第二多工器416，多工器414、416可由同樣的控制信號控制，或可接收不同控制信號426、428。
在第一組態(控制信號426、428，狀態=00)中，多工器414、416可將受害者環振盪器404中之NAND閘430的輸出之反相型式提供為至各別攻擊者環振盪器406及/或408延遲元件的輸入，藉此產生攻擊者環振盪器406及/或408中之與受害者環振盪器404中之信號有180度異相的信號。
在第二組態(控制信號426、428狀態=01)中，多工器414、416可將受害者環振盪器404中之NAND閘430的輸出之同相(非反相)型式提供為至各別攻擊者環振盪器406及/或408延遲元件的輸入，藉此產生攻擊者環振盪器406及/或408中之與受害者環振盪器404中之信號同相的信號。
在第三組態(控制信號426、428，狀態=10)中，多工器414、416可將固定邏輯位準提供為至各別攻擊者環振盪器406及/或408延遲元 件之輸入，藉此產生攻擊者環振盪器406及/或408中的非振盪信號。
在第四組態(控制信號426、428，狀態=11)中，多工器414、416可充當各別攻擊者環振盪器406及/或408延遲元件中之反相器，藉此產生攻擊者環振盪器406及/或408中之與受害者環振盪器404中之信號具有不確定相位關係的自由執行信號。
受害者環振盪器404之輸出信號410可具有可由具多千兆赫容量能力之儀器量測的頻率。在一些情況下，過程及其他參數可以充分準確度使用輸出信號410之導數計算。輸出信號410可經提供至降值計數器(諸如，5位元計數器420)，其產生可更容易被量測之較低頻率(經縮放)輸出信號422。舉例而言，在1GHz處並經提供至計數器420之輸出信號410除以32以產生在31.25MHz處之經縮放輸出信號422。降值計數器中之位元的數目可基於操作頻率而選擇及/或調適。
雖然設計者可人工地組態及監測測試電路402之操作，但在許多實施中，處理電路可經組態以操作測試電路402。在一個實例中，當測試電路402之相當大的數目個個例提供於IC上時，可使用處理電路。在此及其他實例中，額外電路可經部署以使IC設計中的過程變化之量測自動化。
用於量測IC設計中之過程變化的電路之實例
圖5為說明根據本文所揭示之某些態樣的可用以量測閘延遲及/或互連延遲的電路500之一個實例之方塊示意圖。兩個環振盪器502、504之輸出508、510耦接至相位比較器506。相位比較器506可經組態以判定由環振盪器502、504產生之輸出508、510之間的頻率差f diff 。環振盪器502、504可使用相同過程步驟來製造並可共置或位於IC器件之結構上類似區域中。第一環振盪器(ROTEST)502可經受構成組件、過程、操作及/或使其輸出508頻率與第二環振盪器(ROREF)504之輸出不同的結構之變化。在一個實例中，兩個環振盪器502、504可具有不 同數目個閘。在另一實例中，測試中之邏輯閘或電晶體的端子可耦接至第一環振盪器502之回饋迴路中的邏輯元件102、104a、104b，……104n之端子。在另一實例中，第一環振盪器502中的一或多個互連之長度可不同於第二環振盪器504之對應互連之長度。如本文所揭示，電路500可經調適以量測IC中的互連及/或器件之其他特性，包括環境條件、外部影響及晶片上變化(OCV)效應(包括製程、電壓及溫度(PVT)變化效應)。
圖6為說明根據本發明之一個態樣的用於量測及監測IC上之某些器件及其各別互連之特性的一測試平台裝置600之簡化方塊示意圖。裝置600可包括一處理電路602及一或多個測試電路604。
測試電路604包括環振盪器之一或多個陣列606、一或多個環振盪器選擇器電路608及量測電路610。處理電路602可組態測試電路604以便執行複數個不同類型之測試中之任一者，如本文所揭示。對於每一測試組態，處理電路602可提供啟用在環振盪器之陣列606中之一或多個環振盪器616的控制信號618，以使得經啟用環振盪器616產生以藉由各別經啟用環振盪器616之特性及組態判定的頻率振盪之輸出信號612a至612n。環振盪器選擇器608可經控制以自環振盪器之陣列606選擇輸出信號612a至612n作為至量測電路610之輸入信號614a及614b。量測電路610可包括可量測輸入信號614a及614b之頻率及/或頻率之差、兩個或兩個以上輸入信號614a及614b之間的相對延遲及/或相位差的電路。輸入信號614a及614b可包括由環振盪器之陣列606中的指明之環振盪器616產生之一或多個參考信號。在一些情況下，參考信號可由不包括於環振盪器之陣列606中的一環振盪器或時脈產生器產生。
環振盪器之陣列606包括複數個環振盪器616。環振盪器616可根據用於產生環振盪器616之功能、位置及/或過程分群。在環振盪器之 陣列606中的環振盪器616之數目、位置及操作關係可根據應用而變化。
在一個實例中，環振盪器選擇器電路608選擇由環振盪器之陣列606產生的環振盪器輸出信號612a至612n中之兩者或兩者以上作為至量測電路610之輸入614a、614b。環振盪器輸出信號612a至612n可包括表示環振盪器之陣列606中的對應經啟用環振盪器616之振動之頻率的信號。環振盪器選擇器電路608可包括在環振盪器輸出信號612a至612n之間選擇的一或多個開關或多工器。量測電路610可經組態以分析自環振盪器選擇器電路608接收之信號614a、614b中之頻率。量測電路610可產生表示與量測信號614a、614b相關的一或多個量測量之輸出信號620。在一些情況下，量測電路610可包括提供指示兩個輸入信號624a、624b中之哪一者具有較大頻率的二進位輸出信號之簡單比較器電路。在其他情況下，量測電路610可經組態以對兩個輸入信號624a、624b之頻率執行更複雜分析，且可產生傳達一陣列資訊之輸出信號620。
圖7為說明根據本文所揭示之某些態樣組態的測試電路700之示意性方塊圖。測試電路700包括複數個環振盪器704a至704n、706a、706b、第一開關708、第二開關710、第一計數器712、第二計數器714，及可包括比較邏輯及/或經組態以執行加法、減法、乘法、除法或其他數學或邏輯功能的邏輯之邏輯電路716。
在所說明之實例中，環振盪器704a至704n之第一群組可經組態以量測與邏輯閘、電晶體及/或互連相關聯之屬性或參數。第二群組環振盪器706a、706b可提供參考信號及/或測試信號，其中測試信號可經產生以量測對由第一群組環振盪器704a至704n量測之屬性或參數的影響。環振盪器704a至704n、706a、706b可經選擇性地啟用，以使得每一環振盪器704a至704n或706a、706b可多次經啟用及停用。
環振盪器704a至704n、706a、706b可置放在IC內之各個位置處。當兩個不同環振盪器704a至704n經選擇用於分析時，所選擇環振盪器704a至704n可共置或位於IC之不同部分中。IC之不同面積可經歷晶粒上之不同製程變化、溫度之不同波動及/或供電電壓之不同波動或不同干擾。因此，實體上彼此相距更遠之兩個環振盪器704a至704n可具有比位置彼此緊密實體接近之兩個環振盪器704a至704n大的在其操作頻率之間的差。舉例而言，可選擇在IC上實體地分開至少10μm、50μm、100μm、200μm、500μm或1000μm的兩個環振盪器704a至704n。
用於佈局驗證之環振盪器之額外實例
如本文所揭示，環振盪器可經調適或經組態以量測某些特性及/或建立或調整用於互連設計之設計參數。互連環振盪器可在晶片開發期間提供於IC器件中以監測投送過程變化及計算在某些過程條件下之寄生電阻及電容值。互連環振盪器亦可用以判定串擾影響。在一些情況下，互連環振盪器可嵌入於最終器件中以支援互連故障之除錯。因此，經組態以量測參數並表徵互連層之環振盪器可經調適或與其他電路結合使用以獲得過程相關參數之較寬範圍的量測結果。
圖8為概括環振盪器802之結構的簡化方塊示意圖。環振盪器802可用於表徵及/或監測互連及其他特性。環振盪器802包括一NAND閘804及複數個延遲級806a至806n。NAND閘提供用於基於啟用信號808之狀態藉由閘控原始輸出信號810之回饋而控制環振盪器802之操作的方式，該啟用信號可(例如)由處理電路提供。
延遲級806a至806n之數目(2N)可根據應用需要、所使用過程技術及待評估之參數來選擇。延遲級806a至806n中之一或多者可經組態以以一特定參數為目標。在一個實例中，延遲級806a至806n中之閘的輸出可耦接至一或多個其他邏輯閘之端子。在另一實例中，環振盪器 802可包括一細長互連。該許多延遲級806a至806n可包括偶數數目個反相邏輯閘，以使得NAND閘804與延遲級806a至806n之組合將奇數個信號狀態反相提供給回饋迴路。
環振盪器802產生可由量測電路610(例如，參見圖6)進一步處理之原始輸出信號810。原始輸出信號810可耦接至可藉由可用以量測原始輸出信號810之頻率及/或原始輸出信號810之頻率與由其他環振盪器產生或經產生為參考信號的一或多個信號之頻率之間的差之儀器接取之墊。此等儀器可量測或計算原始輸出信號810與由其他環振盪器產生之一或多個信號之間的相對延遲及/或相位差。
原始輸出信號810可具有可由具多千兆赫容量能力之儀器量測的頻率。在一些情況下，過程及其他參數可使用原始輸出信號810之導數以充分準確度計算。舉例而言，原始輸出信號810可經提供至諸如8位元計數器812之計數器，其產生可更容易地被量測之較低頻率(經縮放)輸出信號814。舉例而言，在1GHz處並經提供至計數器812之原始輸出信號810除以32以產生在31.25MHz處之經縮放輸出信號814。
圖9及圖10說明可用以量測某些投送過程變化及計算在不同過程條件下之寄生電阻及電容值的環振盪器802之級806a至806n之調適之實例。如上文關於圖2所描述，某些參數可自以下等式導出：
且：D1=R sw (C in +C out ) Eq.[2a]
D2=R sw (3C in +C out ) Eq.[2b]
D3=R sw (C in +C out +C L ) Eq.[2c]
環振盪器802之級806a至806n可經調適以量測其他參數，包括與金屬氧化物半導體場效電晶體(MOSFET)相關聯之參數，諸如，閘極 電容、源極/汲極電容及飽和電流。自不同IC器件獲得的此等參數之量測結果可表徵矽之PVT變化。在一個實例中，n通道MOSFET(NMOS)閘或P通道MOSFET(PMOS)閘之閘極電容可使用具有經調適以包括耦接至互連904a、904b、914a、914b、924、934的一NMOS閘或一PMOS閘之單個級的環振盪器而獲得，如由圖9之級900、910、920及930所說明。經調適級900、910、920、930中之每一者包括一邏輯元件(反相器)902、912、922、932、至少一個互連904a、904b、914a、914b、924、934及一MOSFET閘906、916、926、936。在第一經調適級900中，提供一PMOS通過閘組態。在第二經調適級910中，提供一NMOS通過閘組態。在第三經調適級920中，提供一PMOS閘耦接組態。在第四經調適級930中，提供一NMOS閘耦接組態。應瞭解，圖9及圖10中之MOSFET亦可使用CNFET而實施。
與載有NMOS或PMOS閘之環振盪器級920、930相關聯的延遲可被計算為：D4=R sw (C in +C out +C gn ) Eq.[3a]
D5=R sw (C in +C out +C gp ) Eq.[3b]
其中C gn 表示NMOS閘電容且C gp 表示PMOS閘電容。
源極及/或汲極電容可使用通過閘級900、910計算。與此等級900、910相關聯之延遲可被計算為：D6=R sw (C in +C out +C sdp ) Eq.[4a]
D7=R sw (C in +C out +C sdn ) Eq.[4b]
其中C sdp 表示N通過閘電容，且C sdp 表示P通過閘電容。
Eq[1c]等式描述每一級之延遲與電流之間的關係。平均級延遲可經分成充電RC延遲及放電RC延遲。因此，可判定級延遲與PMOS飽和電流及NMOS飽和電流之間的關係：
其中I dp 為PMOS飽和電流且I dn 為NMOS飽和電流。
兩個環振盪器可用以計算PMOS及NMOS飽和電流。一個環振盪器可經組態有包括參考反相器202、206之級200，而第二環振盪器可經組態有低偏斜級1000。低偏斜級1000說明具有一反相器1002、互連1004a、1004b及一NMOS通過閘1006及一PMOS通過閘1008之低偏斜反相器。低偏斜反相器級1000之級電容可計算如下：C in =C gn +C gp C out =C sdp +C sdn C sL =C gn +C gp +C sdp +C sdn +C w Eq.[6a]
C s =C gn +2C gp +2C sdp +C sdn +C w Eq.[6b]
其中C w 為線電容。
使用等式5及6，PMOS及NMOS閘之飽和電流可被計算為：
圖11為說明可用以控制已經組態有不同級的多環振盪器1104之操作以便提供充分資訊以解出各種等式(包括本文中所描述之等式)的電路1100之一實例之方塊示意圖。多工器1102可用以選擇性地啟用複數個環振盪器1104中之一者以提供輸出信號。處理電路或其他電路可提供由多工器1102解碼以選擇環振盪器1104中之一者以用於啟用的位址。未選環振盪器1104之輸出可處於預定邏輯位準(此處，邏輯低)以使得電路1100可使用簡單組合邏輯(此處或(OR)電路1106)產生輸出1110。
處理電路及方法之實例
圖12為說明用於採用可經組態以執行本文所揭示之一或多個功能的一處理電路1202之一裝置的硬體實施之一簡化實例之概念圖1200。根據本發明之各種態樣，如本文所揭示之元件或元件之任何部分或元件的任何組合可使用處理電路1202來實施。處理電路1202可包括由硬體與軟體模組之某一組合控制的一或多個處理器1204。處理器 1204之實例包括微處理器、微控制器、數位信號處理器(DSP)、場可程式化閘陣列(FPGA)、可程式化邏輯器件(PLD)、狀態機、定序器、閘控邏輯、離散硬體電路及經組態以執行貫穿本發明所描述之各種功能性的其他合適之硬體。該一或多個處理器1204可包括執行特定功能並可由軟體模組1216中之一者組態、擴增或控制之專用處理器。一或多個處理器1204可經由在初始化期間載入的軟體模組1216之組合而組態，並另外藉由在操作期間載入或卸載一或多個軟體模組1216而組態。
在所說明之實例中，可藉由匯流排架構來實施處理電路1202，該匯流排架構大體由匯流排1210來表示。匯流排1210可取決於處理電路1202之特定應用及總體設計約束而包括任何數目個互連匯流排及橋接器。匯流排1210將包括一或多個處理器1204及儲存器1206之各種電路鏈接在一起。儲存器1206可包括記憶體器件及大容量儲存器件，且可在本文中被稱作電腦可讀媒體及/或處理器可讀媒體。匯流排1210亦可鏈接各種其他電路，諸如，計時源、計時器、周邊設備、電壓調節器及電力管理電路。匯流排介面1208可提供在匯流排1210與一或多個收發器1212之間的介面。可針對由處理電路支援之每一網路連接技術提供一收發器1212。在一些情況下，多個網路連接技術可共用在收發器1212中發現的電路或處理模組中之一些或全部。每一收發器1212提供用於經由傳輸媒體與各種其他裝置通信之方式。取決於裝置之本質，亦可提供一使用者介面1218(例如，小鍵盤、顯示器、揚聲器、麥克風、操縱桿)，且使用者介面1218可直接地或經由匯流排介面1208以通信方式耦接至匯流排1210。
處理器1204可負責管理匯流排1210並負責可包括儲存在可包括儲存器1206之電腦可讀媒體中的軟體之執行之通用處理。就此而言，包括處理器1204之處理電路1202可用以實施本文所揭示之方法、功能 及技術中的任一者。儲存器1206可用於儲存在執行軟體時由處理器1204操縱之資料，且軟體可經組態以實施本文所揭示之方法中的任一者。
處理電路1202中之一或多個處理器1204可執行軟體。軟件應廣泛地解釋為意謂指令、指令集、程式碼(code)、碼段、程式碼(program code)、程式、子程式、軟體模組、應用程式、套裝軟體、常式、次常式、目標、可執行碼、執行緒、程序、功能、演算法等，無論是被稱作軟體、韌體、中間軟體、微碼、硬體描述語言還是其他者。軟體可以電腦可讀形式駐留在儲存器1206中或外部電腦可讀媒體中。外部電腦可讀媒體及/或儲存器1206可包括一非暫時性電腦可讀媒體。借助於實例，非暫時性電腦可讀媒體包括磁性儲存器件(例如，硬碟、軟性磁碟、磁性條)、光碟(例如，緊密光碟(CD)或數位多功能光碟(DVD))、智慧型卡、快閃記憶體器件(例如，「隨身碟」、卡、棒或保密磁碟)、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可程式化ROM(PROM)、可抹除PROM(EPROM)、電可抹除PROM(EEPROM)、暫存器、抽取式磁碟及用於儲存可由電腦存取及讀取之軟體及/或指令的任何其他合適之媒體。借助於實例，電腦可讀媒體及/或儲存器1206亦可包括載波、傳輸線及用於傳輸可由電腦存取及讀取之軟體及/或指令的任何其他合適之媒體。電腦可讀媒體及/或儲存器1206可駐留在處理電路1202中，處理器1204中，處理電路1202外部，或在包括處理電路1202之多個實體上分佈。電腦可讀媒體及/或儲存器1206可體現在電腦程式產品中。借助於實例，電腦程式產品可包括封裝材料中之電腦可讀媒體。熟習此項技術者將認識到取決於特定應用及強加於整個系統之總體設計約束而最好地實施貫穿本發明所提出之所描述功能性的方式。
儲存器1206可維持在可載入碼段、模組、應用程式、程式等(其 可在本文中被稱作軟體模組1216)中維持及/或組織之軟體。軟體模組1216中之每一者可包括指令及資料，其當安裝或載入於處理電路1202上並由一或多個處理器1204執行時促成控制一或多個處理器1204之操作的一執行時影像1214。當經執行時，某些指令可使處理電路1202根據本文中所描述的某些方法、演算法及過程執行功能。
一些軟體模組1216可在處理電路1202之初始化期間載入，且此等軟體模組1216可組態處理電路1202以實現本文所揭示之各種功能的執行。舉例而言，一些軟體模組1216可組態內部器件及/或處理器1204之邏輯電路1222，並可管理對諸如收發器1212、匯流排介面1208、使用者介面1218、計時器、數學共處理器等等之外部器件的存取。軟體模組1216可包括一控制程式及/或一作業系統，其與中斷處理常式及器件驅動程式相互作用，並控制對由處理電路1202提供之各種資源的存取。資源可包括記憶體、處理時間、對收發器1212之存取、使用者介面1218等。
處理電路1202之一或多個處理器1204可為多功能性的，藉以一些軟體模組1216經載入並經組態以執行不同功能或同一功能之不同執行個體。一或多個處理器1204可另外經調適以管理回應於來自(例如)使用者介面1218、收發器1212及器件驅動程式之輸入而起始之背景任務。為支援多個功能之執行，一或多個處理器1204可經組態以提供多任務環境，藉以複數個功能中之每一者經實施為根據需要或所要由一或多個處理器1204服務的一組任務。在一個實例中，可使用通過不同任務之間的處理器1204之控制的時間共用程式1220實施多任務環境，藉以每一任務在完成任何未完成操作後及/或回應於諸如中斷之輸入而將一或多個處理器1204之控制返回至時間共用程式1220。當任務具有一或多個處理器1204之控制時，處理電路有效地專門用於由與控制任務相關聯之功能解決的用途。時間共用程式1220可包括一作業系 統、在循環基礎上傳送控制之一主要迴路、根據功能之優先排序分配一或多個處理器1204之控制的一功能，及/或藉由提供一或多個處理器1204之控制至處置功能而對外部事件作出回應的一中斷驅動主要迴路。
圖13為根據本文所揭示之某些態樣的方法之流程圖1300。該方法可用以管理及監測可經操作以獲得在不同條件下受害者環振盪器產生的信號之頻率之量測結果的複數個攻擊者電路之操作，不同條件可對應於攻擊者電路之不同操作模式。在一個實例中，受害者環振盪器及攻擊者電路中之環振盪器可具有各自包括由互連耦接之兩個反相邏輯元件的多個延遲級。受害者環振盪器及攻擊者電路可使用相同或不同互連層以計算功率及延遲特性。在一個實例中，一組攻擊者電路可包括在與受害者環振盪器之互連相同的層中並沿受害者環振盪器中之側對應互連對準的互連。在另一實例中，一組攻擊者電路可包括在不同於攜載受害者環振盪器之互連之層的一或多個層中的互連(例如，在攜載受害者環振盪器之互連的層上方或下方)。在一些情況下，攻擊者電路可包括簡單金屬互連而無介入邏輯元件。
在一個實例中，方法在區塊1302處開始，其中監測由第一環振盪器產生之第一振盪信號的頻率。第一環振盪器可包括一第一延遲級，該第一延遲級包括由IC中之第一互連層之第一互連耦接的反相邏輯元件。
在區塊1304處，可選擇用於第二環振盪器電路之第一操作模式。第二環振盪器電路可具有包括由IC中之第二互連耦接的反相邏輯元件之一第二延遲級。第二互連可與第一互連接近對準而安置。在第二互連中流動的電流可修改第一互連之一或多個特性。
在區塊1306處，可選擇用於第二環振盪器電路之第二操作模式。
在區塊1308處，可基於在第二環振盪器電路於第一模式中操作時第一振盪信號之頻率與在第二環振盪器電路於第二模式中操作時第一振盪信號之頻率的差判定第一互連之一或多個特性。
在一個實例中，當第二環振盪器電路於第一模式中操作時，在第二互連中提供之電流為非振盪電流。在此實例中，固定狀態(非振盪)信號可提供至第二環振盪器電路之輸入。當第二環振盪器電路於第一模式中操作時，第二互連可屏蔽第一互連以免受外來干擾。
在另一實例中，當第二環振盪器電路於第二模式中操作時，在第二互連中提供的電流對應於由第二環振盪器電路產生之振盪信號。當第二環振盪器電路於第二模式中操作時，第二振盪信號可以電磁方式或以電容方式耦接至第一互連。
在另一實例中，當第二環振盪器電路於第二模式中操作時，在第二互連中提供的電流對應於第一振盪信號的同相型式。當第二環振盪器電路於第二模式中操作時，第二振盪信號可以電磁方式或以電容方式耦接至第一互連。
在另一實例中，當第二環振盪器電路於第二模式中操作時，在第二互連中提供的電流對應於第一振盪信號之異相型式。當第二環振盪器電路於第二模式中操作時，第二振盪信號可以電磁方式或以電容方式耦接至第一互連。
在一些情況下，第二互連與第一互連平行地提供於第一互連層中。在一些情況下，第二互連經提供於與第一互連層平面對準的第二互連層中。第二互連可與第一互連平行對準。
在一些實例中，第二環振盪器電路為複數個攻擊者環振盪器電路中之一者。每一攻擊者環振盪器電路可包括複數個串聯連接之反相器，及與第一互連接近平行對準而安置之攻擊者互連。選擇第一操作模式或第二操作模式可包括在對應於該複數個串聯連接反相器之輸出 的信號、第一振盪信號之一或多個相位型式與固定狀態信號之間選擇作為至該複數個串聯連接反相器之輸入。攻擊者互連可經提供於第一互連層中或與第一互連層平面對準的第二互連層中。
圖14為根據本文所揭示之某些態樣的方法之流程圖1400。該方法可用以管理及監測複數個可經操作以獲得在不同條件下受害者環振盪器產生的信號之頻率之量測結果的攻擊者電路之操作，不同條件可對應於攻擊者電路之不同操作模式。在一個實例中，受害者環振盪器及攻擊者電路中之環振盪器可具有各自包括由互連耦接之兩個反相邏輯元件的多個延遲級。受害者環振盪器及攻擊者電路可使用相同或不同互連層計算功率及延遲特性。在一個實例中，一組攻擊者電路可包括在與受害者環振盪器之互連相同的層中並沿受害者環振盪器中之側對應互連對準的互連。在另一實例中，一組攻擊者電路可包括在不同於攜載受害者環振盪器之互連之層的一或多個層中的互連(例如，在攜載受害者環振盪器之互連的層上方或下方)。在一些情況下，攻擊者電路可包括簡單金屬互連而無介入邏輯元件。
在一個實例中，方法在區塊1402處開始，其中監測由受害者環振盪器產生之第一振盪信號。受害者環振盪器可包括提供於IC之第一互連層中的一或多個受害者互連。
在區塊1404處，可組態用於提供於第一互連層上的一或多個攻擊者電路之不同操作模式。不同操作模式可對由受害者環振盪器產生之輸出信號的頻率產生不同效應。提供於第一互連層上之一或多個攻擊者電路可包括至少一個攻擊者環振盪器電路，該至少一個攻擊者環振盪器電路包括與第一互連接近平行對準而安置之一或多個攻擊者互連。
在區塊1406處，用於提供於與第一互連層平面對準的至少一個其他互連層上的一或多個其他攻擊者電路之不同操作模式。不同操作 模式可導致對輸出信號之頻率之不同效應。提供於至少一個其他互連層上之一或多個攻擊者電路可包括包括與第一互連接近平行對準而安置的一或多個攻擊者互連之至少一個攻擊者環振盪器電路。
在區塊1408處，可基於在攻擊者電路於不同操作模式中操作時產生的輸出信號之頻率的差判定第一互連之特性。在一個實例中，頻率的差及/或不同頻率之值可用以使用本文提供之等式導出某些參數，該等等式包括關於圖9及圖10論述之等式1a、等式1b、等式1c、等式2a、等式2b、等式2c、等式3a、等式3b、等式4a、等式4b、等式5、等式6a、等式6b、等式7a及/或等式7b中之一或多者。
圖15為說明用於採用處理電路1502之裝置1500的一硬體實施之一簡化實例之圖。該處理電路通常具有可包括微處理器、微控制器、數位信號處理器、定序器及狀態機中之一或多者的一處理器1516。處理電路1502可實施有匯流排架構(大體由匯流排1520表示)。匯流排1520可取決於處理電路1502之特定應用及總體設計約束而包括任何數目個互連匯流排及橋接器。匯流排1520將包括一個或多個處理器及/或硬體模組(由處理器1516、模組或電路1504、1506、1508及1510、可包括互連1514之環振盪器1512及電腦可讀儲存媒體1518表示)的各種電路鏈接在一起。匯流排1520亦可鏈接此項技術中熟知且因此將並不更進一步描述之各種其他電路，諸如，計時源、周邊設備、電壓調節器及電力管理電路。
處理器1516負責總體處理，包括儲存於電腦可讀儲存媒體4218上之軟體的執行。軟體在由處理器1516執行時使處理電路1502執行上文針對任何特定裝置描述之各種功能。電腦可讀儲存媒體1518亦可用於儲存當執行軟體時由處理器1516操縱之資料，包括自經由互連1514傳輸之符號解碼的資料。處理電路1502進一步包括模組1504、1506、1508及1510中之至少一者。模組1504、1506、1508及1510可為在處理 器1516中執行的駐留/儲存在電腦可讀儲存媒體1518中的軟體模組、耦接至處理器1516之一或多個硬體模組或其某一組合。模組1504、1506、1508及/或1510可包括微控制器指令、狀態機組態參數或其某一組合。
在一個組態中，用於無線通信之裝置1500包括用於監測環振盪器1512中之一或多者的操作之頻率之模組及/或電路1504、用於選擇環振盪器1512之操作模式之模組及/或電路1506、用於計算或另外判定互連層之特性之模組及/或電路1508、用於組態、管理及/或控制環振盪器1512之模組及/或電路1510。
在一個實例中，裝置可包括用於監測由第一環振盪器產生之第一振盪信號的構件1512、1516、1504，該第一環振盪器包括提供於IC之第一互連層中的第一互連。裝置可包括用於選擇第一及第二操作模式以用於包括與第一互連接近平行對準而安置的第二互連之第二環振盪器電路之構件1512、1516、1506，其中在第二互連中流動之電流修改第一互連之一或多個特性。該裝置可包括用於基於在第二環振盪器電路於第一模式中操作時產生的第一振盪信號之頻率與在第二環振盪器電路於第二模式中操作時第一振盪信號之頻率的差判定第一互連之一或多個特性之構件1512、1516、1510。在第二環振盪器於不同模式中操作時由第一環振盪器產生的信號之頻率之間的差可指示與半導體製造製程相關聯之一或多個參數。
在另一實例中，處理電路1502可執行維持於電腦可讀儲存媒體1518中之指令，藉以此執行使裝置1500監測或量測由第一環振盪器產生之第一振盪信號，該第一環振盪器包括提供於IC之第一互連層中的第一互連；選擇用於包括與第一互連接近平行對準而安置的第二互連之第二環振盪器電路之第一操作模式，其中在第二互連中流動之電流修改第一互連之一或多個特性；選擇用於第二環振盪器電路之第二操 作模式；及基於在第二環電路於第一模式中操作時產生的第一振盪信號之頻率與在第二環振盪器電路於第二模式中操作時第一振盪信號之頻率的差判定第一互連之一或多個特性。
應理解，所揭示之處理程序中之步驟的特定次序或層次為例示性方法之說明。基於設計偏好，應理解，可重新排列處理程序中之步驟的特定次序或層級。另外，可組合或省略一些步驟。隨附方法請求項以樣本次序呈現各種步驟之要素，且並非意謂限於所呈現之特定次序或層次。
提供先前描述以使任何熟習此項技術者能夠實踐本文所描述之各種態樣。對此等態樣之各種修改對於熟習此項技術者而言將為顯而易見的，且本文中定義之一般原理可應用於其他態樣。因此，申請專利範圍並不意欲限於本文中所展示之態樣，而是應符合與語言申請專利範圍一致之完整範疇，其中以單數形式提及元件不意欲意謂「一個且僅有一個」(除非明確地如此陳述)，而是意謂「一或多個」。除非另有特定陳述，否則術語「一些」指代一或多個。一般熟習此項技術者已知或日後將知曉的貫穿本發明而描述之各種態樣之元件的所有結構及功能等效物被以引用的方式明確地併入本文中，且意欲由申請專利範圍涵蓋。此外，本文所揭示之任何內容均不意欲為公眾專用，無論申請專利範圍中是否明確地敍述此揭示內容。無申請專利範圍元件應被解釋為手段加功能，除非元件係使用片語「用於……之構件」來明確地敍述。
300‧‧‧測試單元
302‧‧‧目標層
304‧‧‧下部層
306‧‧‧上部層
308‧‧‧反相器
310‧‧‧反相器
312‧‧‧受害者電路
314‧‧‧攻擊者電路
316‧‧‧攻擊者電路
318‧‧‧攻擊者電路
320‧‧‧攻擊者電路
322‧‧‧互連/受害者互連
324‧‧‧互連
326‧‧‧互連
328‧‧‧互連
330‧‧‧互連
340‧‧‧橫截面圖
342‧‧‧絕緣層
344‧‧‧絕緣層

Claims (27)

  1. 一種半導體裝置，其包含：一第一環振盪器電路，其包含一第一延遲級，該第一延遲級包括由一積體電路(IC)中之一第一互連層之一第一互連耦接的反相邏輯元件；一第二環振盪器電路，其包含一第二延遲級，該第二延遲級包括由該IC中之一第二互連耦接的反相邏輯元件，其中該第二互連與該第一互連接近對準而安置；一處理電路，其經組態以：啟用該第一環振盪器電路，其中該第一環振盪器電路在經啟用時產生一第一振盪信號，其中該第一振盪信號具有指示該第一互連之一或多個特性的一頻率，當操作該第二環振盪器電路於一第一操作模式時監測該第一振盪信號之頻率；當操作該第二環振盪器電路於一第二操作模式時監測該第一振盪信號之頻率；且基於當該第二環振盪器電路操作於該第一操作模式時該第一振盪信號之頻率與當該第二環振盪器電路操作於該第二操作模式時該第一振盪信號之頻率之頻率之一差異來判定該第一互連之一或多個特性；及一多工器，其接收對應於該第二環振盪器電路之一輸出的一回饋信號及該第一振盪信號之一或多個相位型式，其中一控制信號自該回饋信號、該第一振盪信號之該一或多個相位型式及一或多個固定狀態信號選擇該多工器之一輸出，其中對應於該多工器之該輸出且提供於該第二互連中之一電 流修改該第一互連之該一或多個特性。
  2. 如請求項1之裝置，其中提供於該第二互連中之該電流為一非振盪電流，且其中該第二互連遮蔽該第一互連以免受外來干擾。
  3. 如請求項1之裝置，其中提供於該第二互連中之該電流對應於由該第二環振盪器電路產生之一第二振盪信號，且其中該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  4. 如請求項1之裝置，其中提供於該第二互連中之該電流對應於為該第一振盪信號之一同相型式的一第二振盪信號，且其中該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  5. 如請求項1之裝置，其中提供於該第二互連中之該電流對應於為該第一振盪信號之一異相型式的一第二振盪信號，且其中該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  6. 如請求項1之裝置，其中該第二互連提供於與該第一互連平行對準之該第一互連層中。
  7. 如請求項1之裝置，其中該第二互連提供於與該第一互連層平面對準之一第二互連層中，且其中該第二互連與該第一互連平行對準。
  8. 如請求項1之裝置，其中該第二環振盪器電路為複數個攻擊者環振盪器電路中之一者，其中每一攻擊者環振盪器電路包含：一攻擊者互連，其與該第一互連接近平行對準而安置；及一多工器，其接收對應於該每一環振盪器電路之一輸出的一回饋信號及該第一振盪信號之一或多個相位型式，其中一控制信號自該回饋信號、該第一振盪信號之該一或多個相位型式及一或多個固定狀態信號選擇該多工器之一輸出，且其中提供於該攻擊者互連中之電流對應於該多工器之該輸出。
  9. 如請求項8之裝置，其中攻擊者互連提供於該第一互連層中及提供於與該第一互連層平面對準的至少一個其他互連層中。
  10. 如請求項8之裝置，其中一第一攻擊者互連提供於一第一鄰近層中且一第二攻擊者互連提供於一第二鄰近層中，其中該第一互連層安置於該第一鄰近層與該第二鄰近層之間。
  11. 如請求項8之裝置，其中與該IC之製造相關聯的過程參數可使用在不同操作組態下該第一振盪信號之頻率量測結果來判定。
  12. 一種用於積體電路中之方法，其包含：監測由一第一環振盪器產生的一第一振盪信號之一頻率，該第一環振盪器包含一第一延遲級，該第一延遲級包括由一積體電路(IC)中之一第一互連層之一第一互連耦接的反相邏輯元件；選擇用於一第二環振盪器電路之一第一操作模式，該第二環振盪器電路包含包括由該IC中之一第二互連耦接的反相邏輯元件之一第二延遲級，其中該第二互連與該第一互連接近對準而安置，且其中在該第二互連中流動之一電流修改該第一互連之一或多個特性；選擇用於該第二環振盪器電路之一第二操作模式；及基於在該第二環振盪器電路於該第一模式中操作時該第一振盪信號之頻率與在該第二環振盪器電路於該第二模式中操作時該第一振盪信號之頻率的一差判定該第一互連之該一或多個特性，其中該第二環振盪器電路為複數個攻擊者環振盪器電路中之一者，其中每一攻擊者環振盪器電路包含：複數個串聯連接之反相器；及一攻擊者互連，其與該第一互連接近平行對準而安置，其中選擇該第一操作模式或該第二操作模式包括： 在對應於該複數個串聯連接反相器之一輸出的一信號、該第一振盪信號之一或多個相位型式與一固定狀態信號之間選擇作為至該複數個串聯連接反相器之一輸入。
  13. 如請求項12之方法，其中當該第二環振盪器電路於該第一模式中操作時，提供於該第二互連中之該電流為一非振盪電流，且其中當該第二環振盪器電路於該第一模式中操作時，該第二互連遮蔽該第一互連以免受外來干擾。
  14. 如請求項13之方法，其中提供於該第二互連中之該電流對應於當該第二環振盪器電路於該第二模式中操作時由該第二環振盪器電路產生之一第二振盪信號，且其中當該第二環振盪器電路於該第二模式中操作時，該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  15. 如請求項13之方法，其中當該第二環振盪器電路於該第二模式中操作時，提供於該第二互連中之該電流對應於為該第一振盪信號之一同相型式的一第二振盪信號，且其中當該第二環振盪器電路於該第二模式中操作時，該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  16. 如請求項13之方法，其中當該第二環振盪器電路於該第二模式中操作時，提供於該第二互連中之該電流對應於為該第一振盪信號之一異相型式的一第二振盪信號，且其中當該第二環振盪器電路於該第二模式中操作時，該第二振盪信號以電磁方式或以電容方式耦接至該第一互連。
  17. 如請求項12之方法，其中該第二互連提供於與該第一互連平行之該第一互連層中。
  18. 如請求項12之方法，其中該第二互連提供於與該第一互連層平面對準的一第二互連層中，且其中該第二互連與該第一互連平 行對準。
  19. 如請求項12之方法，其中攻擊者互連提供於該第一互連層中及提供於與該第一互連層平面對準之至少一個其他互連層中。
  20. 如請求項12之方法，其進一步包含：獲得該第一振盪信號之頻率的複數個量測結果，頻率之每一量測結果對應於該複數個攻擊者環振盪器電路之一不同操作組態；及使頻率之該複數個量測結果中之差與對應於用以產生該IC之一製造製程的一或多個參數之值相關。
  21. 一種半導體裝置，其包含：複數個環振盪器，其包括：一受害者環振盪器，該受害者環振盪器包含複數個延遲級，每一級包括由一積體電路(IC)中之一第一互連層中之一互連耦接的反相邏輯元件；及複數個攻擊者電路，包括一或多個攻擊者環振盪器，其中每一攻擊者環振盪器包含：複數個延遲級，每一級包括由該IC中之一攻擊者互連耦接的反相邏輯元件，其中每一攻擊者互連與一對應受害者互連接近對準而安置，且其中在該每一攻擊者互連中流動之一電流修改該對應受害者互連之一或多個特性；及一多工器，其接收對應於該每一攻擊者環振盪器電路之一輸出的一回饋信號及由該受害者環振盪器產生之一信號之一或多個相位型式，其中一控制信號根據一經選擇操作模式來選擇該多工器之一輸出，該多工器之該輸出係從該回饋信號、由該受害者環振盪器產生之該信號之該一或多個相位型式、與一或 多個固定狀態信號之間選擇，且其中提供於耦合至每一攻擊者環振盪器之一攻擊者互連中之電流對應於該多工器之該輸出；模式選擇邏輯，其組態該一或多個攻擊者環振盪器之一操作模式；及一處理電路，其經組態以：控制該模式選擇邏輯以組態用於該一或多個攻擊者環振盪器之不同操作模式；及當該一或多個攻擊者環振盪器於該等不同操作模式中之每一者中操作時，量測由該受害者環振盪器產生的該信號之一頻率，其中對應於用以產生該IC之一製造製程的一或多個參數可基於當該複數個環振盪器於不同操作模式中操作時量測的由該受害者環振盪器產生之該信號之頻率的差而計算。
  22. 如請求項21之裝置，其中攻擊者互連提供於該第一互連層中及提供於與該第一互連層平面對準之至少一個其他互連層中。
  23. 如請求項21之裝置，其中該複數個攻擊者電路包括與一或多個受害者互連接近對準而安置之一金屬互連，其中該金屬互連攜載以電感方式或以電容方式耦接至該一或多個受害者互連之一電流。
  24. 如請求項21之裝置，其中當該複數個環振盪器於一第一操作模式中操作時，提供於一或多個攻擊者互連中之該電流為一非振盪電流。
  25. 如請求項21之裝置，其中當該複數個環振盪器於一第二操作模式中操作時，提供於至少一個攻擊者環振盪器之一攻擊者互連中之該電流對應於由該至少一個攻擊者環振盪器產生之一信 號。
  26. 如請求項21之裝置，其中當該複數個環振盪器於一第三操作模式中操作時，提供於至少一個攻擊者環振盪器之一攻擊者互連中之該電流對應於由該受害者環振盪器產生的該信號之一同相型式。
  27. 一種其上儲存有指令之非暫時性處理器可讀儲存媒體，其中該等指令在由一處理器執行時使該處理器：監測由一第一環振盪器產生的一第一振盪信號之一頻率，該第一環振盪器包含一第一延遲級，該第一延遲級包括由一積體電路(IC)中之一第一互連層之一第一互連耦接的反相邏輯元件；選擇用於一第二環振盪器電路之一第一操作模式，該第二環振盪器電路包含包括由該IC中之一第二互連耦接的反相邏輯元件之一第二延遲級，其中該第二互連與該第一互連接近對準而安置，且其中在該第二互連中流動之一電流修改該第一互連之一或多個特性；選擇用於該第二環振盪器電路之一第二操作模式；及基於在該第二環振盪器電路於該第一模式中操作時由該第一振盪信號產生之頻率與在該第二環振盪器電路於該第二模式中操作時該第一振盪信號之一頻率的一差判定該第一互連之該一或多個特性，其中該第二環振盪器電路為複數個攻擊者環振盪器電路中之一者，其中每一攻擊者環振盪器電路包含：複數個串聯連接之反相器；及一攻擊者互連，其與該第一互連接近平行對準而安置，其中選擇該第一操作模式或該第二操作模式包括：在對應於該複數個串聯連接反相器之一輸出的一信號、該第 一振盪信號之一或多個相位型式與一固定狀態信號之間選擇作為至該複數個串聯連接反相器之一輸入。
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