TWI599039B - 減少接觸電阻的方法 - Google Patents
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Description
本申請案主張2012年12月12日向美國提出申請之臨時申請案第61/736212號的優先權，以及2013年06月19日向美國提出申請之非臨時申請案第13/921,678號的優先權。
本實施例是有關於半導體元件製造之領域。更特別的是，本發明實施例是關於一種製造低接觸電阻元件的方法。
當元件如包括互補金屬氧化物半導體(CMOS)之金屬氧化物場效電晶體(MOSFET)的元件尺寸變小時，限制元件效能的其中一個因素為寄生電阻。寄生電阻包括元件源極/汲極(S/D)區域和金屬接觸間的接觸電阻。接觸電阻Rc是由比接觸電阻率或接觸電阻率ρc以Ω cm2為單位來表示。
在包括p型場效電晶體(pFET)與n型場效電晶體(nFET)的典型CMOS元件中，S/D接觸藉由在源極/汲極區域頂端形成金屬接觸(如矽化物)而產生。在傳統方式中，矽化物接觸形成在預
先植入所期望程度的摻質物種的矽區域上方，摻質物種在nFET之例子中為磷(P)或砷(As)，以及在pFET之例子中為硼(B)。在為了形成矽化物的典型的「自動對準金屬矽化物(salicide)」製程中，前驅物金屬如Ni、Ti、Co、Pt或該些金屬材料之合金配置在半導體源極/汲極區域上方，之後進行退火製程，藉由半導體源極汲極與金屬間的固態相互擴散以使前驅物金屬反應而形成金屬矽化物。藉此形成的矽化物接觸的接觸電阻，部分取決於接近矽化物/半導體界面的源極/汲極區域中的活化摻質程度。近來用於試圖降低接觸電阻的另一方式為在矽化物形成後，穿過矽化物接觸層進行摻質物種之室溫植入。在室溫植入後，進行植入基底的退火以活化摻質並驅使摻質往矽化物/半導體界面移動。
上述的方式各自具有某些缺點。第一，在穿過矽化物的室溫植入情況下，可能發生摻質聚集而負面影響在矽化物/半導體界面的活化摻質濃度，並且因此產生高於理想值的接觸電阻。第二，穿過矽化物的室溫植入需要額外的退火步驟，以適當地活化穿過矽化物的摻質。在矽化物形成前先高度摻雜S/D區域的方式中，矽化物形成的過程可能負面影響在矽化物/半導體界面的活化摻質的理想分布，且造成低於理想值的活化摻質濃度。對於此些及其他的考量，本發明之改進是必要的。
實施例是針對改進電晶體元件(如MOSFET)的接觸電阻的方法與結構。在一個實施例中的一種在基底中形成低接觸電阻的方法，包括在基底上形成矽化物層，矽化物層與基底界定出其
間在源極/汲極區域中的界面。該方法也包括在基底溫度大於150℃的條件下，將摻質物種熱植入至矽化物層中，其中熱植入能產生包括摻質物種的活化摻質層，且活化摻質層由界面延伸至源極/汲極區域。
100‧‧‧離子植入器
102‧‧‧離子束產生器
104‧‧‧離子束
105‧‧‧終端站
106‧‧‧熱單元
110‧‧‧基底
112‧‧‧平台
120‧‧‧控制器
200‧‧‧MOSFET
202‧‧‧基底
204、206‧‧‧矽化物層
205‧‧‧通道
210‧‧‧閘極電極
214、216‧‧‧界面
217‧‧‧頂面
220、222‧‧‧源極/汲極區域
302、310、312、314‧‧‧摻質濃度分布
304、316、318‧‧‧峰值濃度
320‧‧‧活化摻質層
x1‧‧‧距離
X2‧‧‧深度
400‧‧‧流程圖
402‧‧‧源極/汲極形成操作
404‧‧‧金屬沉積
406‧‧‧金屬矽化
408‧‧‧熱植入
500‧‧‧流程圖
502‧‧‧提供矽化物層與電晶體基底之間之界面
504‧‧‧熱植入摻質物種至矽化物層中
圖1是離子植入器的簡化示意圖。
圖2是以圖1的離子植入器進行離子處理的電晶體的橫剖面圖。
圖3A表示獲得熱離子植入之前與之後圖2的局部圖。
圖3B表示圖2的局部區域經過熱植入與室溫植入後，其摻質濃度分布(dopant profile)之比較。
圖4是一種根據本揭露內容之實施例的方法的流程圖。
圖5是另一種根據本揭露內容之另一實施例的方法的流程圖。
現在將參照附圖所示之一些實施例，在下文中對本揭露予以更詳細說明。然而，本揭露內容可以許多不同的形式實施且不應視為侷限於在此所述之實施例。相反地，這些實施例的提供將使得本揭露內容詳盡而完整，且將向本領域中具有通常知識者完全傳達本揭露內容之範疇。圖式中，相同的參考數字始終表示相同的元件。
參照圖1，其繪示出簡化的離子植入器100之方塊圖。離子植入器100可執行通常發生在溫度大於150℃之熱植入(除非另有說明，術語「熱植入」表示在基底溫度大於150℃時，執行離子植入製程而對基底進行植入)。在本實施例中，一些植入發生在大於300℃的溫度，而其他發生在介於300℃到700℃之間的溫度。離子植入器100包括：離子束產生器102、終端站105、平台112、熱單元106及控制器120。離子束產生器102是用以產生離子束104及引導離子束至基底110的前表面，基底110在各種實施例中可以是半導體基底。半導體基底之例子包括：(塊體)矽、鍺、矽鍺合金(SiGe)、矽鍺碳合金(SiGe：C)、半導體覆絕緣體如矽覆絕緣體(SOI)或矽鍺覆絕緣體(SGOI)及其他材料。本實施例不限定於此。注意的是在與術語「基底」結合時，術語例如SiGe、SiGe：C、SOI及SGOI通常是指經受根據本實施例的離子植入之材料層。所有這樣的基底可包括布置在下層的矽基底上之一種或多種材料層，如SiGe。
離子束產生器102可包括許多本領域中具有通常知識者所知之元件，例如：間接加熱陰極(IHC)離子源、位於離子源的萃取孔隙附近之萃取組合件、質量分析器及加速/減速透鏡等提供離子束104理想的特性(如束電流、均勻性及離子能階)之元件。
在其他實施例中，離子束產生器102可包括電漿源及位於基底110附近之萃取組合件。在該實施例中，離子束104可被提供至基底110而不經質量分析。在進一步實施例中，可藉在電漿源(例如本領域中所知之電漿沉積(plasma deposition，PLAD)系統)中浸潤來取代離子束產生器，將離子提供至基底110。本實施
例不限於此。
回到圖1，由離子束產生器102提供之離子束104可以是如本領域所知之帶狀束或點束。藉由離子束移動、晶圓移動或此二者之結合，離子束104可分布於整個基底110之前表面。在一個實施例中，離子束104可以是橫剖面形狀近似矩形之帶狀束。在一些實施例中，基底110可沿著垂直於帶狀束長邊的方向受機械驅動，使得帶狀束分布於整個基底110之前表面。離子束104通過之整個路徑可由真空幫浦系統(未繪示)抽真空，以創造本領域具通常知識者所知之高真空條件。
終端站105可包括平台112及熱單元106。終端站也可包括用以將基底引入至平台112及由平台112移出之自動化晶圓處理設備(未繪示)。自動化晶圓處理設備也可用以將基底由大氣條件通過承載室(未繪示)引入至平台112及在離子處理後將基底引出承載室回到大氣條件。
熱單元106是用來為熱植入而加熱基底110或促進未加熱基底110之室溫植入。對於熱植入，熱單元106可包括嵌入至平台112中之熱源，例如加熱線圈。另外，熱單元106可包括在平台112外之熱源，例如加熱燈管。
控制器120可是或可包括可經程式化以執行所希望的輸入/輸出功能之通用型電腦或通用型電腦網路。控制器120也可包括其他電子電路或組件，例如專用積體電路(application specific integrated circuit)、其他硬體或可程式化的電子裝置、離散元件電路(discrete element circuit)等。控制器120也可包括通訊裝置和資料儲存裝置及軟體。控制器120可從各種系統及組件(如離
子束產生器102及熱單元106)接受輸入訊號，並可提供輸出訊號至每個系統及組件以控制每個系統及組件。例如，控制器120可為了所期望物種之熱植入而輸出訊號以控制溫度，並且可為了離子植入而輸出其他控制訊號以控制離子能量。參考圖1，通常描述離子植入器100為束線式離子植入器。然而，如上所述，電漿摻雜(PLAD)植入器或其他設備也可用於執行熱植入以處理基底110。本領域中具有通常知識者會知道電漿摻雜植入器將基底110放置於會產生電漿以提供熱植入離子的處理室中。
現在參照圖2，其繪示MOSFET 200。MOSFET 200包括接觸層，其在本發明中是指矽化物層204及矽化物層206。矽化物層204被配置在基底202上以在通道205之一側形成部份的源極/汲極區域，矽化物層206則被配置在矽通道205之另一側。基底202可以是Si、SiGe、Ge、SiGe：C、SOI、SGOI、GaAs、GaN、InP、InGaAs或其他由週期表第三族與第五族中選出之元素所形成的3：5化合物。本實施例不限定於此。在基底202為含矽之材料的實施例中，矽化物層可由矽化鎳(NiSi)、矽化鉑(PtSi)、矽化鎳鉑(NiPtSi)、矽化鈷(CoSi2)、矽化鈦(TiSi2)或其他矽化物材料製造。本實施例不限定於此。除非另有指出，術語「矽化鎳」或「NiSi」一般是指單矽化鎳相，「矽化鈦」一般是指TiSi2(二矽化鈦相)，具體為C54 TiSi2相，而術語「矽化鈷」是指CoSi2(二矽化鈷相態)。在基底202包含鍺(如SiGe)的實施例中，「矽化物」層204及206可包括本領域所知的矽化鍺鈷、矽化鍺鈦、矽化鍺鎳相，在基底202是3：5材料的實施例中，接觸層的組成可是任何接觸3：5基底的源極/汲極區域的合宜金
屬。矽化物厚度之例子包括：NiPtSi約300A、CoSi2約200A、TiSi2約200A。本實施例不限定於此。
如圖2所繪示，MOSFET 200包括閘極電極210，其控制通過連接源極/汲極區域220與222之通道205的傳導。界面214形成於矽化物層204與基底202之間，而界面216形成於矽化物層206與基底202之間。為清楚起見，進一步的說明可限定於界面214，但此說明也適用於界面216。
參照圖3A，其繪示矽化物層204、基底202及界面214之局部橫剖面圖以詳述在矽化物層204及基底202中摻質濃度分布302之形成。深度是沿X軸方向，而活化摻質濃度是沿Y軸方向。在各種實施例中，從矽化物層204之頂面217算起，距離x1可在10nm到100nm之間。
在操作時，金屬如Ni、Co、Ti或Pt可沉積在MOSFET 200上以先形成矽化物層204。在一個本領域所知稱作「自動對準金屬矽化物(salicide)」製程之實施例中，金屬可以毯覆式沈積(blanket deposition)來沉積，並藉加熱MOSFET 200而與在源極/汲極區域220、222的半導體材料反應，進而形成矽化物層204及界面214。本領域具通常知識者可理解的是圖2中所表示的矽化物層204及206是高度理想化的，且界面214在一些例子中可延伸至圖2所表示之平面下方。此外，矽化物層204可由本領域所知的氣相前驅物中選擇性地沉積矽化物材料而形成。本實施例不限定於此。
藉由根據上述實施例具體描繪於圖1之離子植入器，使用離子束104的熱植入製程接著在矽化物層204中進行。用於熱
植入製程中的離子束104的植入物種可以是任何可改變基底202的半導體材料中費米能階(Fermi level)的物種，此半導體材料是源極/汲極(也稱作”S/D”)區域220、222的材料。植入物種的非窮舉列表可以是P、As、Al、Se、S、Te及B。在各種實施例中，熱離子植入期間的離子束104的能量可為大約1keV至10keV，且具體為2keV至5keV。當所有其他參數相同時，有較高離子能量之摻質物種傾向滲入至固體中較大深度處。因此可調整熱離子植入能量而使摻質物種位於所期望之深度範圍(相對於界面214)。如所指出的，在各種實施例中熱植入在大於約150℃至約700℃的溫度範圍中進行。限定用於熱植入之溫度上限範圍的考慮因素包括矽化物層204的特定特性。藉限定溫度低於上限，可避免矽化物層204之凝聚及其他反應。例如，對於在較高溫時可能凝聚的NiSi及/或NiPtSi之接觸，熱植入溫度一般應避免超過700℃。此外，NiSi層可能傾向進一步與矽的源極/汲極區域反應而形成不期望的NiSi2(二矽化鎳相)。
熱植入製程穿過矽化物層204產生活化摻質物種之摻質濃度分布。如前面指出的，在進行熱植入後產生的摻質濃度分布302表示於圖3A中。在S/D區域220中，摻質濃度分布302可代表活化摻質的濃度分布。摻質濃度分布302包括峰值濃度304，其發生在矽化物層204內部，相對於頂面217之深度正好在界面214之上方。其他摻質濃度分布可在界面214產生峰值濃度。然而，在一些例子中，摻質濃度分布302可能有大量的「尾部」留在源極/汲極區域220中，導致漏電流的增加。因此，摻質濃度分布的峰值濃度的確切位置可藉由平衡以下兩個需求來決
定：增加在界面214上的活化摻質物種濃度，與維持滲漏在可接受程度。
根據本實施例，減少了源極/汲極接觸之接觸電阻率，而這是藉由進行熱植入而引摻質到預先形成在源極/汲極區域上的接觸材料(如矽化物)中而得到的。在各種實施例中，在熱植入期間使用的離子的用量範圍可從約1E14 cm-2至1E16 cm-2，依據被植入的矽化物層厚度、期望的活化摻質的峰值濃度及形成的活化摻質植入區域深度等因素而決定。然而，本實施例不限定於此。公式(1)表示矽化物/矽界面之接觸電阻率：
其中ρc是比接觸電阻率(本文也稱作「接觸電阻率」)，ΦB是蕭特基能障高度(Schottky barrier height，SBH)，Nif是在矽化物/矽界面之摻質濃度，q是電子電荷且C1與C2是常數。熱植入製程藉由增加在界面214之摻質活化程度以降低接觸電阻率。具體來說，熱植入製程使由熱植入得到的摻質濃度值Nif1增加，和用室溫植入得到的活化程度Nif2相比，Nif>Nif2。因此，較高的摻質濃度產生相較於室溫接觸電阻率ρc2更低的熱植入接觸電阻率ρc1。在一些例子中，熱植入產生之接觸電阻率是2E-8Ωcm2或更低。
圖3B繪出矽化物層204的另一個局部橫剖面圖，其繪示出基底202及界面214以比較由本實施例所達成的摻質濃度分布與傳統的摻質濃度分布。圖3B展示出三個不同的摻質濃度分
布，每個摻質濃度分布可表示相同物種和相近的離子用量。摻質濃度分布310代表進行室溫植入的傳統製程。摻質濃度分布310具體表示在植入後退火前的摻質分布。摻質濃度分布310的峰值位在離界面214很遠的地方。摻質濃度分布312代表具有摻質濃度分布310的基底退火後的摻質分布。退火可能是傳統的快速熱退火，其在源極/汲極區域220進行以活化摻質並趨使摻質移動至界面214。如所繪示的，摻質峰值濃度318可在接近界面214或在界面214上發生。摻質濃度分布314代表在根據本發明之實施例進行熱植入後所達到的摻質分布。同樣地，根據本發明之實施例在產生摻質濃度分布314時不進行植入後退火製程。如所表示的，摻質濃度分布314在界面214表現出較高的摻質峰值濃度316，而可在界面214及正好在界面214下方的源極/汲極區域220中產生較高的活化摻質物種濃度。
如圖3B進一步所繪示的，摻質濃度分布314可界定活化摻質層320，其由界面214延伸至源極/汲極區域220。活化摻質層320可有效地產生摻質析離式蕭特基(dopant segregated Schottky，DSS)接觸。如本領域所知，DSS接觸是由在鄰近於金屬接觸的半導體材料中產生薄、高摻雜的層而形成。在一些實施例中，活化摻質的峰值濃度是1E20/cm3或更高，具體是2E20/cm3或更高。高摻雜的活化摻質層可調整在源極/汲極區域220的半導體材料的費米能階而降低在矽化物層204與源極/汲極區域220的半導體材料間的有效蕭特基能障高度。如由前述公式(1)所見，這具有降低比接觸電阻率ρc之效果。此外，在這樣的活化摻質層中活化摻質濃度越高的，比接觸電阻率則下降越多。
因此，由於活化摻質層320中活化摻質濃度可超過由傳統室溫植入所達到的濃度，也超過如摻質輪廓312所表示的植入後退火製程所達到的濃度，在由熱植入製程製造的MOSFET中的比接觸電阻率可低於由傳統製程製造的MOSFET中的比接觸電阻率。如圖3B所表示，活化摻質的尾部可延伸至在標記為活化摻質層界線外的源極/汲極區域。要注意的是，在活化摻質層320中的活化摻質濃度可改變且活化摻質層320之深度可設在任何合宜的點，如在活化摻質濃度為約1E19cm-2之深度。在一些實施例中，活化摻質層深度X2可為在界面214下約2nm至10nm。
圖4繪示一種根據本揭露內容的方法的流程圖400。在源極/汲極形成操作402之後，接著在半導體基底上金屬沉積404。在一些實例中，沉積的金屬可以是Ti、Co、Ni或Pt。金屬矽化406藉由加熱半導體基底來進行，以形成矽化物層，例如藉由快速熱退火(RTA)製程。最後，在沉積於半導體基底上的矽化物層中進行熱植入408以形成摻質析離式蕭特基接觸，由於在矽化物/矽的界面上有較高的摻質濃度，摻質析離式蕭特基接觸具有改善的接觸電阻。
參照圖5，其表示有另一種根據本揭露內容的方法的流程圖500。本方法包括提供矽化物層與電晶體基底之間之界面502。在各種實施例中，界面之提供可藉由金屬與在電晶體的源極/汲極區域中的半導體材料反應而發生，而在其他的實施例中，矽化物可藉由例如由蒸氣相選擇性沉積而直接形成。接著，當矽化物層處於大於150℃的高溫時，進行熱植入摻質物種至矽化物層中504。
在各種形成CMOS元件的實施例中進行分開的熱植入操作，以各自形成pFET及nFET元件的低接觸電阻的源極/汲極接觸。例如，第一次熱植入可包括植入硼至矽化物層中，該矽化物層形成在pFET元件的源極/汲極區域中，而第二次熱植入包括植入砷至矽化物層中，該矽化物層形成在nFET元件的源極/汲極區域中。具體的實施例中，熱植入的溫度可依正被植入的FET類型而訂定。因此，nFET的熱植入溫度與pFET的熱植入溫度可能不同。取決於矽化物材料及半導體材料，nFET的熱植入溫度可高於/低於pFET的熱植入溫度。在進一步的實施例中，只有單一FET類型如nFET可受到熱植入，而其他FET類型是受到室溫植入並接著進行RTA製程以形成例如低電阻pFET接觸。後者方式可能有益於最小化經受摻雜的S/D區域的總熱預算。
雖然前述的實施例已針對傳統平面電晶體元件結構做一般性的說明，本發明揭露之熱植入製程也可使用在各種其他已知的元件結構中以形成低接觸電阻的接觸，包括鰭狀場效電晶體(fin-type field effect transistors，finFET)、半導體奈米線結構及其他三度空間的元件結構。本實施例不限定於此。
有利地，本文提供進行熱離子植入至矽化物層中的方法以在選出的矽化物/半導體界面增加摻質濃度(Nif)。熱植入也助於同時活化及驅動摻質物種。因此，相較於傳統方法，接下來活化及驅動摻質之退火的步驟是不需要的。這節省至少一個製程步驟及連帶的時間與花費，產生一個最佳化及簡單化的元件整合流程。此外，熱離子植入的另一個好處是在矽化物/半導體界面上可達到的活化摻質濃度大於使用室溫植入並接著退火可達到的活化
摻質濃度。重要地，這造成矽化物/半導體界面的比接觸電阻率及接觸電阻的降低，改善電晶體元件(如MOSFET及CMOS)的元件效能，且進一步促成電晶體元件縮至較小的尺寸。電晶體包括平面結構、finFET及奈米線皆可受益於本實施例的熱植入製程。熱植入之方法也使摻質較早活化而不會凝聚矽化物層，因此避免了植入後退火的必要。因熱離子植入在矽化物層中進行，摻質損失也被最小化了。
本揭露內容之範疇不受限於本文中描述之特定實施例。實際上，根據先前描述以及隨附圖式，本揭露內容之其他各種實施例以及更改(除本文中描述之實施例以外)對於本領域具通常知識者而言是顯而易見的。因此，此等其他實施例以及更改仍屬於本揭露內容之範疇。此外，儘管本揭露內容是在為了特定目的之特定環境中之特定實施例的上下文中描述，但本領域具通常知識者應瞭解其實用性並不限於此，且本揭露內容可在許多環境中為了許多目的有益地實施。因此，本揭露內容之發明標的應根據本文中描述之本揭露內容之完整廣度以及精神來解譯。
502‧‧‧提供矽化物層與電晶體基底之間之界面
504‧‧‧熱植入摻質物種至矽化物層中
Claims (14)
- 一種在基底中形成低接觸電阻的方法，包括：在該基底上形成矽化物層，該矽化物層與該基底界定出位於其間且在源極/汲極區域中的界面；以及在基底溫度大於150℃的條件下，將摻質物種熱植入至該矽化物層中，該熱植入產生含有該摻質物種的活化摻質層，該活化摻質層由該界面延伸至該源極/汲極區域；其中該活化摻質層包括：摻質析離式蕭特基接觸，其中在該矽化物層與該源極/汲極區域間的蕭特基能障高度低於當該活化摻質層不存在時該矽化物層與該源極/汲極區域間的蕭特基能障高度。
- 如申請專利範圍第1項所述之方法，其中該摻質物種是P、As、Al、Se、S、Te或B。
- 如申請專利範圍第1項所述之方法，其進一步包含：在離子能量為1keV至10keV下，植入該摻質物種至該矽化物層中。
- 如申請專利範圍第1項所述之方法，其進一步包含：在該基底溫度小於700℃的條件下，進行該熱植入。
- 如申請專利範圍第1項所述之方法，其中該源極/汲極區域包括：Si、Si：Ge合金、Si：C合金、Si：Ge：C合金或Ge。
- 如申請專利範圍第1項所述之法，其中該基底包括：平面半導體電晶體元件結構、finFET元件結構或半導體奈米線電晶體結構。
- 如申請專利範圍第1項所述之方法，其中該基底包括：塊體半導體基底或半導體覆絕緣體結構。
- 如申請專利範圍第1項所述之方法，其中形成該矽化物層包括：形成NiSi、NiPtSi、CoSi2、TiSi2、NiSi1-xGex、Ti(Si1-yGey)2或矽化鍺鈷。
- 如申請專利範圍第1項所述之方法，其進一步包括：以用量約1E14cm-2至1E16cm-2植入該摻質物種。
- 如申請專利範圍第1項所述之方法，該熱植入之進行包括：進行第一植入製程及第二植入製程，該第一植入製程包括植入p型摻質至該基底的第一電晶體的源極/汲極區域，該第二植入製程包括植入含n型摻質的第二植入物種至該基底的第二電晶體的源極/汲極區域，其中該第一植入製程與該第二植入製程在不同的基底溫度下進行，且其中該第二植入製程在該基底溫度高於150℃下進行。
- 如申請專利範圍第1項所述之方法，其中該活化摻質層的峰值摻質濃度發生在該界面，其中該活化摻質層的該峰值摻質濃度是1E20/cm3或更高。
- 一種在基底中形成低接觸電阻的方法，包括：在該基底的源極/汲極區域上形成矽化物層，該源極/汲極區域包括含矽的材料，該矽化物層與該基底界定出位於其間且在源極/汲極區域中的界面；以及在基底溫度大於150℃的條件下，將摻質物種熱植入至該矽化物層中，其中該熱植入的離子用量足以產生峰值濃度大於約1E20/cm3的該摻質物種的活化摻質層，該活化摻質層由該界面延伸至該源極/汲極區域；其中該活化摻質層包括：摻質析離式蕭特基接觸，其中在該矽化物層與該源極/汲極區域間的蕭特基能障高 度低於當該活化摻質層不存在時該矽化物層與該源極/汲極區域間的蕭特基能障高度。
- 如申請專利範圍第12項所述之方法，其中該源極/汲極區域的該矽化物層的比接觸電阻率是約2E-8Ωcm2或更少。
- 如申請專利範圍第12項所述之方法，其中該基底溫度是介於400℃至700℃間。
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