TWI586169B - 實施一堆疊晶片高動態範圍影像感測器的方法與系統 - Google Patents

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Description

實施一堆疊晶片高動態範圍影像感測器的方法與系統
本發明之一實例大體上係關於影像感測器。更特定言之，本發明之實例係關於實施一堆疊晶片高動態範圍影像感測器之方法及系統。
在不同領域(包含汽車領域、機器視覺領域及專業視訊拍攝領域)中之諸多應用中已廣泛使用高速影像感測器。用於製造影像感測器(且尤其係互補金屬氧化物半導體(CMOS)影像感測器)之技術已持續以迅猛速度進步。例如，對更高圖框速率及更低功耗之需求已促進此等影像感測器之進一步微型化及整合。
增加一CMOS影像感測器之圖框速率之一種途徑可為增加平行操作之讀出電路之數目。在習用影像感測器中，一像素陣列中之一行像素可共用一個讀出電路。在習用技術中之其他實例中，一像素陣列中之一行像素單元可共用複數個讀出電路。此等解決方案提供一更高圖框速率，但需要更多矽面積，此並不有助於矽影像感測器之微型化。
此外，諸多應用需要一高動態範圍(HDR)以捕獲從10-1勒克斯(針對夜視)到105勒克斯(針對明亮之陽光或直接頭燈光照條件)之場景照明範圍。此高動態範圍對應於至少100dB之一動態範圍。當前電荷耦合裝置(CCD)及CMOS感測器無法實現此範圍，此係歸因於全井限制 及雜訊底部(noise floor)限制(其通常為約60dB至70dB)。需要一高動態範圍感測器設計以將CMOS影像感測器之應用擴展至高動態範圍領域中。
100‧‧‧成像系統
105‧‧‧像素陣列
110‧‧‧像素子陣列
120‧‧‧控制電路
130‧‧‧讀出電路
140‧‧‧功能邏輯
170‧‧‧像素晶粒
180‧‧‧專用積體電路晶粒
210‧‧‧像素子陣列
220‧‧‧像素群組
221‧‧‧像素群組
222‧‧‧像素群組
223‧‧‧像素群組
230‧‧‧像素單元
231‧‧‧像素單元
232‧‧‧像素單元
233‧‧‧像素單元
240‧‧‧像素支援電路
241‧‧‧浮動擴散節點/浮動擴散區
242‧‧‧重設電晶體
243‧‧‧放大器電晶體/源極隨耦器電晶體
244‧‧‧列選擇電晶體
245‧‧‧電容器
251‧‧‧光電偵測器
252‧‧‧轉移電晶體
260‧‧‧位元線
270‧‧‧電容器線/像素晶粒
280‧‧‧專用積體電路晶粒
283‧‧‧讀出電路
285‧‧‧讀出電路
290‧‧‧互連層
310‧‧‧掃描電路
320‧‧‧類比轉數位轉換器電路
400‧‧‧方法
401‧‧‧方塊
402‧‧‧方塊
403‧‧‧方塊
404‧‧‧方塊
405‧‧‧方塊
406‧‧‧方塊
407‧‧‧方塊
408‧‧‧方塊
409‧‧‧方塊
410‧‧‧方塊
在附圖之圖中，以實例方式而非以限制性方式說明本發明之實施例，其中除非另有規定，否則相似元件符號貫穿各種視圖指示類似元件。應注意，在此揭示之內容中參考本發明之「一」或「一項」實施例未必參考相同實施例，且其等意指至少一者。在圖中：
圖1係闡釋根據本發明之一項實施例之包含具有一像素陣列之一影像感測器之一實例性成像系統之一方塊圖，該像素陣列具有以用於一堆疊CMOS影像感測器方案中之高動態範圍(HDR)之像素架構來配置於像素子陣列中之複數個像素。
圖2係根據本發明之教示之包含包含於一像素陣列中之一實例性像素子陣列之一影像感測器之一部分之一示意圖。
圖3係繪示根據本發明之一項實施例之圖1中之讀出電路之細節之一方塊圖。
圖4係展示根據本發明之一項實施例之讀出被劃分成像素子陣列之一像素陣列之一實例性製程之一流程圖。
圖5(a)及圖5(b)係繪示根據本發明之一項實施例之相對於針對一較長時間之曝光(Tlong)及一較短時間之曝光(Tshort)之最低有效位元(LSB)輸出之光度之圖表。
對應元件符號貫穿圖式之若干視圖指示對應組件。熟習此項技術者應瞭解，圖中之元件出於簡單及清楚之目的而繪示，且未必係按比例繪製。例如，圖中一些元件之尺寸相對於其他元件可被誇大以幫助改良對本發明之各種實施例之理解。此外，為了促進對本發明之此等各種實施例之一較不受阻礙之理解，通常不描繪在商業上可行之實 施例中之有用的或必要的常見但眾所周知的元件。
在以下描述中，闡述眾多特定細節以提供對本發明之一透徹理解。然而，應理解，可在無此等特定細節的情況下實踐本發明之實施例。在其他情況下，未展示眾所周知之電路、結構及技術，以避免混淆對此描述之理解。
貫穿本說明之對「一項實施例」或「一實施例」的參考意指結合該實施例所描述之一特定特徵、結構或特性係包含於本發明之至少一項實施例中。因此，貫穿本說明書之各種地方的片語「在一項實施例中」或「在一實施例中」的出現未必皆係指相同實施例。此外，在一或多項實施例中，可以任何合適方式組合特定特徵、結構或特性。特定特徵、結構或特性可被包含於一積體電路、一電子電路、一組合邏輯電路，或提供所描述之功能的其他合適組件中。
如將在各種實例中揭示，一種用於讀出具有高動態範圍(HDR)之一像素陣列的有效方法利用依一堆疊CMOS晶片解決方案配置的像素子陣列，在堆疊CMOS晶片解決方案中，像素單元係包含於一第一半導體晶粒中，且其中讀出電路係包含於一第二半導體晶粒中。例如，在一項實例中，該第一半導體晶粒可係一像素晶粒，且該第二半導體晶粒可係一專用積體電路(ASIC)晶粒。在一項實例中，像素子陣列可係由n x m像素群組的叢集組成。在實例中，根據本發明之教示，n x m像素群組內部之像素單元的放大器輸出節點係耦合在一起，使得n x m像素群組中之各者共用經包含於讀出電路中之一單個讀出電路。在實例中，根據本發明之教示，以高速及/或用低功率平行讀出像素子陣列。在一項實例中，具有其中像素單元之叢集共用一讀出電路之共用像素架構之堆疊晶片影像感測器的HDR經增加。
圖1係繪示根據本發明之一項實施例之包含具有一像素陣列之一 影像感測器之一實例性成像系統之一方塊圖，該像素陣列具有以用於一堆疊CMOS影像感測器方案中之高動態範圍(HDR)的像素架構來配置於像素子陣列中的複數個像素。如圖1中所繪示，根據本發明之教示，成像系統100包含具有一像素陣列105之一影像感測器，像素陣列105被劃分成包含用於一堆疊影像感測器方案中之HDR之一像素架構的複數個像素子陣列。在所繪示之實例中，用堆疊CMOS晶片來實現成像系統100，該堆疊CMOS晶片包含與一ASIC晶粒180堆疊在一起且經耦合至一ASIC晶粒180之一像素晶粒170。例如，在一項實例中，像素晶粒170包含一像素陣列105，且ASIC晶粒180包含控制電路120、讀出電路130及功能邏輯140。在所描繪之實例中，控制電路120經耦合以控制像素陣列105之操作，像素陣列105經耦合以由讀出電路130透過位元線160讀出。
特定言之，在圖1中所描繪之實例中，像素陣列105為被劃分成複數個像素子陣列110之一二維(2D)陣列，如所展示。在一項實例中，各像素子陣列110包含複數個像素群組，該複數個像素群組中之各者包含複數個像素單元(圖1中未展示)。在實例中，一像素子陣列中之複數個像素群組中之各者經耦合以利用位元線160之相同位元線，且共用讀出電路130中之相同讀出電路，將在下文結合圖2來描述其更多細節。
控制電路120經耦合至像素陣列105以控制像素陣列105之操作特性。在一項實例中，控制電路120經耦合以產生用於控制各像素單元之影像獲取之一全域快門信號。在實例中，全域快門信號同時啟用像素陣列105之所有像素子陣列110內的特定像素單元，以在一單個獲取視窗期間，同時轉移來自其相應光電偵測器的影像電荷。在一項實施例中，控制電路120控制像素陣列以致使像素陣列105捕獲具有一第一曝光時間之一第一圖框，及具有一第二曝光時間之一第二圖框。第一 曝光時間(「Tlong」)與第二曝光時間(「Tshort」)相比可更長。在其他實施例中，第一曝光時間(「Tshort」)與第二曝光時間(「Tlong」)相比可更短。在一項實施例中，一自動曝光控制邏輯包含於功能邏輯140中，且判定第一曝光時間與第二曝光時間之一比率。該自動曝光控制邏輯因此計算適當曝光值(例如第一及第二曝光時間)，該等曝光值被傳輸至控制電路120，以在像素陣列105之捕獲及讀出期間實施曝光值。在此實施例中，藉由第一曝光時間與第二曝光時間之比率來判定一增益係數。可由控制電路120或功能邏輯140判定該增益係數。
在一項實例中，於一像素子陣列110中之像素單元中之各者已獲取或捕獲其影像資料或影像電荷之後，由讀出電路130透過位元線160之一位元線讀出影像資料。在一項實施例中，一邏輯電路(未展示)可控制讀出電路130，且將影像資料輸出至功能邏輯140。功能邏輯140可僅儲存影像資料或甚至藉由應用後影像效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或以其他方式)來操縱影像資料。
圖2係根據本發明之教示之包含一像素子陣列210(其可為包含於一像素陣列(舉例而言，諸如圖1之實例性像素陣列105)中之複數個像素子陣列中之一者)之一影像感測器之一部分之一項實例之一示意圖。在圖2中所描繪之實例中，像素子陣列210包含配置成n=2行及m=2列之複數個像素群組220、221、222及223。組成圖2中所描繪之實例中之像素子陣列210之四個像素群組220、221、222及223中之各者包含配置成p=2行及q=2列之四個像素單元230、231、232及233，以及由各像素群組220、221、222及223之所有四個像素單元230、231、232及233共用之像素支援電路240。
像素單元為圖1之像素陣列105中之最小重複單元，且在圖2中所繪示之實例中所展示之像素單元230、231、232及233中之各者包含一光電偵測器251及轉移電晶體252，該轉移電晶體252經耦合以受控於 一轉移信號TG。配置於像素陣列105中之相同列且在一相應像素群組內之相同位置中之轉移電晶體可受控於相同轉移信號。例如，配置於像素群組220之左上角中之像素單元230之轉移電晶體252受控於轉移信號TG1(i-1)，且配置於與像素群組220中之像素單元230相同列中之像素群組221中之對應像素單元亦包含由轉移信號TG1(i-1)控制之一轉移電晶體，如所展示。
一特定像素群組(諸如像素群組220)之像素單元230、231、232及233中之四個轉移電晶體252中之各者共用一單個浮動擴散節點241。在所繪示之實例中所展示之像素支援電路240中之各者耦合至各特定像素群組之像素單元230、231、232及233中之四個轉移電晶體252且由該四個轉移電晶體252共用，且包含一重設電晶體242及一放大器電晶體243(其在所繪示之實例中為一耦合源極隨耦器(SF)之電晶體243)、一列選擇電晶體244及一電容器245(其耦合至一電容器線270)。浮動擴散節點241經耦合以經由電源RFD透過一重設電晶體242而重設至一浮動擴散重設電壓。重設電晶體242經耦合以回應於一重設信號RST而受控制。在實例中，配置於相同列中之像素群組受控於相同重設信號。例如，像素群組220及221受控於重設信號RST(i-1)，而像素群組222及223受控於重設信號RST(i)。
浮動擴散節點241亦經耦合至放大器電晶體之控制端子，在圖2中，該放大器電晶體為使其閘極端子耦合至浮動擴散節點241且使其汲極端子耦合至電源VDD之源極隨耦器電晶體243。在所描繪之實例中，列選擇電晶體244受控於一列選擇信號。在實例中，經配置於相同列中之像素群組受控於相同列選擇信號RS。例如，像素群組220及221受控於列選擇信號RS(i-1)，而像素群組222及223受控於列選擇信號RS(i)。在一項實例中，列選擇電晶體224係耦合於位元線260與源極隨耦器電晶體243之汲極端子之間。源極隨耦器電晶體243之源極端 子經耦合至位元線260。相同像素子陣列中之像素單元係耦合至相同位元線。
電容器245經耦合於浮動擴散區241與電容器線270之間。在所描繪之實例中，經耦合至像素群組220及222之電容器線270經耦合以接收信號cap_line(j)。電容器245可回應於cap_line(j)而增加浮動擴散節點241之電容，以增大一像素單元之動態範圍。在所繪示之實例中，各像素群組220、221、222及223之電容器245可用於在一特定像素群組被讀取時停用其他像素群組。例如，可藉由回應於cap_line(j)將一低電壓施加至電容器線270而在像素群組221及223之讀出期間停用像素群組220及222。類似地，可藉由經由cap_line(j+1)施加一低電壓而在像素群組220及222之讀出期間停用像素群組221及223。
在其他實例中，應瞭解，可省略電容器245及電容器線270，可藉由將一低電壓施加至RFD而停用含有未被讀出之像素單元的像素群組。在其他實例中，可藉由將一下拉電晶體耦合在浮動擴散區241與一低電壓(例如接地)之間，且啟用該下拉電晶體以將該低電壓提供給浮動擴散區241，而停用含有未被讀出之像素單元的像素群組。
如上文所概括，應注意，在圖2中所描繪之實例中，像素子陣列210包含經配置成一n x m陣列之複數個像素群組，其中n=2且m=2。另外，應注意，各像素群組包含經配置成一p x q陣列之複數個像素單元，其中p=2且q=2，且其中各像素群組中之像素單元皆共用相同像素支援電路240。當然應瞭解，出於解釋目的，所繪示之實例利用n=2、m=2、p=2及q=2，且在其他實例中，其他值可用於n、m、p及q，其中n>1、m>1、p>1且q>1，且其中n、m、p及q為整數。
如所描繪之實例中所繪示，像素子陣列210之所有像素單元係形成於一像素晶粒270上且共用相同位元線260。在一項實例中，位元線260可將像素子陣列210之所有像素單元耦合至一單個讀出電路285， 讀出電路285可被包含作為包含在經形成於與像素晶粒270堆疊在一起且經耦合至像素晶粒270之一ASIC晶粒280上之讀出電路283中的複數個讀出電路中之一者。在一項實例中，包含於讀出電路283中之複數個讀出電路之各單個讀出電路285係透過一單個位元線260耦合至該複數個像素子陣列中之一單個者。在一項實例中，一互連層290經安置於像素晶粒270與ASIC晶粒280之間。在一項實例中，互連層290可包含複數個導體。在實例中，可利用該複數個導體中之各者將讀出電路283耦合至經包含於像素晶粒270中之電路。
例如，在圖2中所描繪之實例中，使用經包含於互連層290中之複數個導體中之一者來實現位元線260。換言之，在一項實例中，像素晶粒270中之複數個像素子陣列(例如像素子陣列210)中之各單個者可透過經包含於互連層290中之複數個導體(例如位元線260)中之一對應單個者而耦合至經包含於ASIC晶粒280中之讀出電路283中之複數個讀出電路(例如讀出電路285)中之一對應單個者。因而，在一項實例中，根據本發明之教示，可由該複數個讀出電路中之一對應單個者透過該複數個導體中之一對應單個者(或單個位元線)來平行讀出該複數個像素子陣列中之各單個者。
在一項實例中，互連層290可包含通孔，諸如微穿矽通孔(μTSV)或穿矽通孔(TSV)。在其他實例中，一個像素子陣列210可耦合至形成於ASIC晶粒280上之一個以上讀出電路285。在其他實例中，兩個或兩個以上像素子陣列210可共用形成於一ASIC晶粒280上之一個讀出電路285。在一項實例中，複數個讀出電路285中之各者可包含形成於ASIC晶粒280上之類比轉數位轉換器(ADC)電路、加法器及記憶體(諸如靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM))。在其他實例中，複數個讀出電路285中之各者可包含形成於一ASIC晶粒280上之ADC電路及加法器，其中記憶體(諸如SRAM及DRAM)形成於 一記憶體晶粒上，該記憶體晶粒可透過一互連層耦合至ASIC晶粒280。
參考圖3，其係繪示根據本發明之一項實施例之圖1中之讀出電路130中之複數個讀出電路中之一者之細節之一方塊圖。如圖3中所展示，讀出電路130可包含掃描電路310及一ADC電路320。掃描電路310亦可包含放大電路、選擇電路(例如多工器)等以沿讀出位元線160一次讀出一列影像資料或可使用多種其他技術讀出影像資料，諸如串列讀出或同時完全平行讀出所有像素。在一項實施例中，讀出電路130從中讀出影像資料，其包含從具有設定曝光時間之兩個圖框中讀出影像資料。第一圖框可具有與第二圖框之曝光時間(「Tshort」)相比更長之一曝光時間(「Tlong」)。在其他實施例中，第一圖框可具有與第二圖框之曝光時間(「Tlong」)相比更短之一曝光時間(「Tshort」)。掃描電路310獲取第一圖框之影像資料及第二圖框之影像資料。在一項實施例中，第一圖框之影像資料可儲存於功能邏輯140中。在由像素陣列捕獲具有更短或更長曝光時間之第二圖框之前，可執行第一圖框之影像資料之儲存。ADC電路320可將來自掃描電路310之影像資料中之各者從類比轉換成數位。例如，包含於讀出電路中之ADC電路320可分別將第一圖框之影像資料從類比轉換成數位以獲得一第一ADC輸出，且將第二圖框之影像資料從類比轉換成數位以獲得一第二ADC輸出。返回參考圖1，功能邏輯140可將第一ADC輸出與第二ADC輸出相加以產生一最終ADC輸出。一外部主機可接著執行HDR組合及線性化。在一逐像素、逐像素叢集或逐子陣列之基礎上執行HDR組合及線性化。據此，曝光比率可在一逐像素、逐像素叢集或逐子陣列之基礎上而改變。例如，各叢集(或子陣列)可動態地判定(例如，使用一先前圖框)較長曝光時間(Tlong)與短曝光時間(Tshort)之比率。
在一項實施例中，像素陣列105可捕獲具有長曝光時間之第一圖 框。讀出電路130或功能邏輯140可儲存ADC電路320之輸出。像素陣列105可接著捕獲具有較短曝光時間之第二圖框。讀出針對第二圖框之ADC輸出且將其與第一圖框之ADC輸出相加。在此實施例中，ADC電路320之大小為9位元。針對第一圖框及第二圖框之ADC輸出之相加結果儲存於一圖框緩衝器中。在一項實施例中，相加結果為10位元資料且該圖框緩衝器之大小為10位元。一外部主機(晶片外)可接著執行相加結果之HDR組合及線性化。
此外，本發明之以下實施例可被描述為一製程，其通常被描繪成一流程圖(flowchart或flow diagram)、一結構圖或一方塊圖。儘管一流程圖可將操作描述成一循序製程，但可平行或同時執行諸多操作。另外，可重新配置操作的順序。一製程在其操作完成時終止。一製程可對應於一方法、一程序等。
圖4係展示根據本發明之一項實施例之用於讀出被劃分成像素子陣列之一像素陣列之一實例性製程之一流程圖。在所描繪之實例中，應瞭解，製程可應用於(例如)如上文關於圖1及/或圖2所描述之像素子陣列。例如，如上文所描述，各像素子陣列包含複數個像素群組，該複數個像素群組中之各者包含複數個像素單元，如上文關於圖1及/或圖2所詳細論述。方法400在方塊410處以使用像素陣列捕獲具有一第一曝光時間之一第一圖框開始。在一項實施例中，像素陣列安置於一第一半導體晶粒中。在方塊402處，複數個讀出電路獲取第一圖框之一影像資料。讀出電路包含於安置於一第二半導體晶粒中之讀出電路中。複數個像素子陣列中之各者透過複數個導體中之一對應者耦合至複數個讀出電路中之一對應者。在方塊403處，包含於讀出電路中之複數個ADC電路分別將第一圖框之影像資料從類比轉換成數位以獲得一第一ADC輸出。在方塊404處，功能邏輯儲存第一ADC輸出。功能邏輯可安置於第二半導體晶粒中。在一項實施例中，包含於功能邏輯 中之一圖框緩衝器儲存第一ADC輸出。在方塊405處，像素陣列捕獲具有一第二曝光時間之一第二圖框。第一曝光時間與第二曝光時間相比可更長。在其他實施例中，第一曝光時間與第二曝光時間相比可更短。在方塊406處，讀出電路獲取第二圖框之一影像資料。在方塊407處，ADC電路將第二圖框之影像資料從類比轉換成數位以獲得一第二ADC輸出。在方塊408處，讀出第二ADC輸出且功能邏輯將第一ADC輸出與第二ADC輸出相加以產生一最終ADC輸出。在方塊409處，將最終ADC輸出儲存於包含於功能邏輯中之圖框緩衝器中。在方塊410處，一外部主機執行HDR組合及線性化。
在另一實施例中，ADC電路包含儲存第一ADC輸出之圖框緩衝器，而非在方塊404處儲存第一ADC輸出的功能邏輯。在此實施例中，ADC電路亦包含用於在方塊408處將第一ADC輸出與第二ADC輸出相加以產生在方塊409處儲存於ADC電路之圖框緩衝器中之最終ADC輸出之邏輯閘極。在另一實施例中，在方塊409處，最終ADC輸出亦可儲存於包含於功能邏輯中之一圖框緩衝器中。
上文所解釋之製程係在電腦軟體及硬體方面進行描述的。所描述之技術可構成在一機器(例如，電腦)可讀儲存媒體內體現之機器可執行指令，該機器可執行指令在由一機器執行時將致使該機器執行所描述之操作。另外，該製程可在硬體內體現，諸如，一專用積體電路(「ASIC」)或類似物。
圖5(a)及圖5(b)係繪示根據本發明之一項實施例之相對於對應於具有一較長曝光時間(Tlong)之一圖框及具有一較短曝光時間(Tshort)之一圖框之最低有效位元(LSB)輸出之光度之圖表。特定言之，圖5(a)及圖5(b)展示對應於具有較長曝光時間(Tlong)之第一圖框及具有較短曝光時間(Tshort)之第二圖框之可能的9位元ADC輸出(例如第一ADC輸出及第二ADC輸出)，以及為第一ADC輸出與第二ADC輸出之 相加結果之10位元最終ADC輸出。在其他實施例中，第一圖框可具有較短曝光時間(「Tshort」)且第二圖框可具有較長曝光時間(「Tlong」)。圖5(b)進一步繪示可由一外部主機晶片外執行之HDR組合及線性化之結果。
運用根據本發明之一項實施例之包含具有一像素陣列(其具有以用於一堆疊CMOS影像感測器方案中之高動態範圍(HDR)之像素架構來配置於像素子陣列中之複數個像素)之一影像感測器之成像系統，可在不增大輸出資料速率之情況下增大動態範圍。通常，除非在晶片上執行HDR組合，否則必須輸出兩個或兩個以上圖框捕獲，此增加了複雜性及成本。此外，本文所描述之成像系統及讀出方法在不增大ADC電路320之解析度之情況下增大一影像感測器之動態範圍。最後，根據本發明之實施例之成像系統及讀出方法提供自適應曝光時間及跨越像素陣列之動態範圍，且特定言之，提供像素陣列之叢集水準控制而非在一圖框水準上之控制。
不希望本發明之所繪示之實例之以上描述(包含摘要中所描述之內容)為窮盡性或限於所揭示之精確形式。儘管本文出於闡釋性目的描述本發明之特定實施例及本發明之實例，但在不脫離本發明之更廣精神及範圍之情況下之各種等效修改是可能的。
依據以上詳細描述可對本發明之實例做出此等修改。所附申請專利範圍中使用之術語不應解釋為將本發明限於本說明書和申請專利範圍中所揭示之特定實施例。而是，本發明之範圍全部應由所附申請專利範圍判定，所附申請專利範圍根據申請專利範圍解釋之既定規則來解釋。本說明書及圖應相應地被視為闡釋性的而非限制性的。
400‧‧‧方法
401‧‧‧方塊
402‧‧‧方塊
403‧‧‧方塊
404‧‧‧方塊
405‧‧‧方塊
406‧‧‧方塊
407‧‧‧方塊
408‧‧‧方塊
409‧‧‧方塊
410‧‧‧方塊

Claims (22)

  1. 一種在一影像感測器中實施一堆疊晶片高動態範圍(HDR)演算法之方法，其包括：由一像素陣列捕獲具有一第一曝光時間之一第一圖框及具有一第二曝光時間之一第二圖框，其中該第一曝光時間與該第二曝光時間相比係更長或更短，其中該像素陣列係安置於一第一半導體晶粒中，其中該像素陣列被劃分成複數個像素子陣列，其中該複數個像素子陣列中之各者經配置成複數個像素群組，且其中該複數個像素群組中之各者經配置成一p x q陣列之像素單元；由複數個讀出電路獲取該第一圖框之一影像資料及該第二圖框之一影像資料，其中該複數個讀出電路包含在經安置於一第二半導體晶粒中之讀出電路中，其中該複數個像素子陣列中之各者係透過複數個導體中之一對應者耦合至該複數個讀出電路中之一對應者；由包含於該等讀出電路中之複數個類比轉數位轉換器(ADC)電路分別將該第一圖框之該影像資料從類比轉換成數位以獲得一第一ADC輸出，且將該第二圖框之該影像資料從類比轉換成數位以獲得一第二ADC輸出；及由一功能邏輯將該第一ADC輸出及該第二ADC輸出相加以產生一最終ADC輸出，其中該功能邏輯係安置於該第二半導體晶粒中。
  2. 如請求項1之方法，進一步包括由該功能邏輯儲存該第一ADC輸出。
  3. 如請求項2之方法，進一步包括由一外部主機執行HDR組合及線性化。
  4. 如請求項3之方法，其中在一逐像素、逐像素叢集或逐子陣列之基礎上執行該HDR組合及線性化。
  5. 如請求項1之方法，進一步包括由一自動曝光控制邏輯判定該第一曝光時間與該第二曝光時間之一比率。
  6. 如請求項5之方法，其中由該第一曝光時間與該第二曝光時間之該比率判定一增益係數。
  7. 如請求項1之方法，其中該複數個像素子陣列中之各者係配置成複數個n x m像素群組。
  8. 如請求項2之方法，其中n、m、p及q為大於1的整數。
  9. 如請求項3之方法，其中該複數個像素群組中之各者包含像素支援電路，該像素支援電路經耦合至包含於該複數個像素群組中之該各者中之該p x q陣列的像素單元，且係由該p x q陣列之像素單元共用。
  10. 一種堆疊晶片高動態範圍(HDR)成像系統，其包括：一像素陣列，其經安置於一第一半導體晶粒中，其中該像素陣列被劃分成複數個像素子陣列，其中該複數個像素子陣列中之各者經配置成複數個像素群組，且其中該複數個像素群組中之各者經配置成一p x q陣列之像素單元，其中該像素陣列捕獲具有一第一曝光時間之一第一圖框及具有一第二曝光時間之一第二圖框，其中該第一曝光時間與該第二曝光時間相比係更長或更短；複數個讀出電路，其等包含在經安置於一第二半導體晶粒中之讀出電路中，其中該複數個像素子陣列中之各者係透過複數個導體中之一對應者耦合至該複數個讀出電路中之一對應者， 其中該複數個讀出電路獲取該第一圖框之一影像資料及該第二圖框之一影像資料，其中該複數個讀出電路分別包含將該第一圖框之該影像資料從類比轉換成數位以獲得一第一ADC輸出且將該第二圖框之該影像資料從類比轉換成數位以獲得一第二ADC輸出之類比轉數位轉換器(ADC)電路；及一功能邏輯，其經耦合至該讀出電路以將該第一ADC輸出與該第二ADC輸出相加以產生一最終ADC輸出，其中該功能邏輯係安置於該第二半導體晶粒中。
  11. 如請求項10之成像系統，其中該功能邏輯將最終ADC輸出儲存於一圖框緩衝器中。
  12. 如請求項10之成像系統，其中HDR組合及線性化係由一外部主機執行。
  13. 如請求項12之成像系統，在一逐像素、逐像素叢集或逐子陣列之基礎上執行該HDR組合及線性化。
  14. 如請求項10之成像系統，進一步包括：控制電路，其經安置於該第二半導體晶粒中，該控制電路經耦合至該像素陣列以控制該像素陣列之操作，其中該控制電路經安置於該第二半導體晶粒中。
  15. 如請求項10之成像系統，其中該控制電路包含自動曝光控制邏輯，以判定該第一曝光時間與該第二曝光時間之一比率。
  16. 如請求項15之成像系統，其中由該第一曝光時間與該第二曝光時間之該比率判定一增益係數。
  17. 如請求項10之成像系統，進一步包括堆疊於該第一半導體晶粒與該第二半導體晶粒之間之一互連層，其中該複數個導體係包含於該互連層中。
  18. 如請求項10之成像系統，其中該複數個像素子陣列中之各者經配置成複數個n x m像素群組。
  19. 如請求項18之成像系統，其中n、m、p及q為大於1的整數。
  20. 如請求項19之成像系統，其中該複數個像素群組中之各者包含像素支援電路，該像素支援電路經耦合至經包含於該複數個像素群組中之該各者中之該p x q陣列之像素單元，且係由該p x q陣列之像素單元共用。
  21. 如請求項20之成像系統，其中該像素支援電路包括：一浮動擴散節點，其經耦合至該p x q陣列之像素單元中之該等像素單元中之各者，其中該p x q陣列之像素單元中之該等像素單元中之各者包含透過一轉移電晶體耦合至該像素支援電路之一光電偵測器；一放大器電晶體，其經耦合至該浮動擴散節點；一列選擇電晶體，其係耦合於經耦合至該讀出電路之一位元線與該放大器電晶體之間；及一重設電晶體，其經耦合於該浮動擴散節點與一重設電壓之間。
  22. 一種在一影像感測器中實施一堆疊晶片高動態範圍(HDR)演算法之方法，其包括：由一像素陣列捕獲具有一第一曝光時間之一第一圖框，其中該像素陣列係安置於一第一半導體晶粒中，其中該像素陣列被劃分成複數個像素子陣列，其中該複數個像素子陣列中之各者經配置成複數個像素群組，且其中該複數個像素群組中之各者經配置成一p x q陣列之像素單元；由包含於讀出電路中之複數個ADC電路分別將該第一圖框之一影像資料從類比轉換成數位以獲得一第一ADC輸出，其中該 複數個讀出電路包含在經安置於一第二半導體晶粒中之讀出電路中，其中該複數個像素子陣列中之各者係透過複數個導體中之一對應者耦合至該複數個讀出電路中之一對應者；儲存該第一ADC輸出；由該像素陣列捕獲具有一第二曝光時間之一第二圖框，其中該第一曝光時間與該第二曝光時間相比係更長或更短；由該ADC電路將該第二圖框之一影像資料從類比轉換成數位以獲得一第二ADC輸出；讀出該第二ADC輸出，且由一功能邏輯將該第二ADC輸出與該儲存的第一ADC輸出相加以產生一最終ADC輸出，其中該功能邏輯係安置於該第二半導體晶粒中；將一最終ADC輸出儲存在經包含於該功能邏輯中之一圖框緩衝器中；及由一外部主機執行HDR組合及線性化。
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