TW202231055A - 用於電壓域全域快門之像素級可擴展記憶體陣列 - Google Patents

用於電壓域全域快門之像素級可擴展記憶體陣列 Download PDF

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Abstract

本發明揭示一種取樣及保持(SH)電路，其包含耦合至一像素單元之一像素級連接。一重設列電晶體耦合於一第一電源電壓與該像素級連接之間。具有一閘極之一源極隨耦器列電晶體耦合至該像素級連接。一列選擇列電晶體耦合於該源極隨耦器列電晶體與一位元線之間。一第一儲存電晶體耦合至該像素級連接。一第一儲存裝置耦合於該第一儲存電晶體與一第二電源電壓之間。一第二儲存電晶體耦合至該像素級連接。一第二儲存裝置耦合於該第二儲存電晶體與該第二電源電壓之間。

Description

用於電壓域全域快門之像素級可擴展記憶體陣列
本發明大體上係關於影像感測器，且特別言之但不排他，係關於用於自一影像感測器讀出影像資料之取樣及保持電路系統。
影像感測器已變得無處不在。其廣泛用於數位相機、蜂巢式電話、安全相機以及醫療、汽車及其他應用中。用於製造影像感測器之技術不斷快速發展。例如，更高解析度及更低功耗之需求促使此等裝置進一步小型化及整合。
影像感測器習知地在一像素陣列上接收光，其在像素中產生電荷。光之強度可影響各像素中產生之電荷量，且強度越高，產生之電荷量越高。相關雙重取樣(CDS)係一種與CMOS影像感測器(CIS)一起使用以藉由取樣來自影像感測器之影像資料及移除自來自影像感測器之重設值讀數取樣之非期望偏移來降低來自自影像感測器讀出之影像之雜訊之技術。在全域快門CIS設計中，取樣及保持開關用於取樣及保持信號(SHS)讀數以及取樣及保持重設(SHR)來自影像感測器之讀數。取樣及保持電路系統中之SHR及SHS開關經控制以分別取樣來自影像感測器之重設位準及信號位準。理想情況下，在一全域取樣階段期間，所有取樣及保持開關同時切換以將來自影像感測器之整個幀取樣至儲存電容器中。在全域取樣完成之後，執行自影像感測器一逐行讀出以數位化所取樣之重設及信號位準。重設位準與信號位準之間的數位化差用於在CDS計算中恢復真影像信號。為進一步減少隨機雜訊，可執行相關多重取樣(CMS)。
實施CDS減少來自影像資料之固定模式雜訊(FPN)及其他時間雜訊，諸如kT/C熱雜訊。相關雙重取樣(CDS)及相關多重取樣(CMS)可在類比域或數位域中完成。
電壓域全域快門(VDGS)像素陣列通常使用至少兩個儲存電容器作為用於CDS之重設電壓值RESET及信號電壓值SIGNAL之記憶體，使用三個或更多個儲存電容器作為用於CMS之等於或大於一個RESET值及等於或大於一個SIGNAL之記憶體。為滿足小kT/C熱雜訊要求，兩個儲存電容器需要維持足夠大之佈局大小用於20 pF至30 pF之一典型電容值。
相關申請案之交叉參考 本申請案主張2020年12月14日申請之美國臨時專利申請案第63/125,246號之權益。美國臨時專利申請案第63/125,246號藉此以引用方式併入。
本文描述涉及用於一影像感測器中之一取樣及保持電路之實例。在以下描述中，闡述許多具體細節以提供實例之一透徹理解。然而，相關技術者將認識到，可在沒有具體細節之一或多者之情況下或使用其他方法、組件、材料等等實踐本文中所描述之技術。在其他例項中，眾所周知結構、材料或操作未展示或詳細描述以免混淆特定態樣。
在本說明書中參考「一個實例」或「一個實施例」意謂結合實例描述之一特定特徵、結構或特性包含於本發明之至少一個實例中。因此，在本說明書各處出現之片語「在一個實例中」或「在一個實施例中」並不一定全部指代相同實例。此外，特定特徵、結構或特性可在一或多個實例中依任何合適方式組合。
在本說明書中，使用若干技術術語。此等術語將採用其所屬領域之一般含義，除非本文中特別定義或其使用之上下文另有明確說明。應注意，元素名稱及符號在本檔案中可互換使用(例如Si與矽)；然而，兩者具有相同含義。
圖1繪示根據本發明之一實施例之一成像系統100之一個實例。如圖1中描繪之實例中展示，成像系統100經實施為一堆疊式植入晶片方案中之一CMOS影像感測器(CIS)，其包含與一邏輯晶粒或專用積體電路(ASIC)晶粒130堆疊之一像素晶粒128。在實例中，像素晶粒128包含一像素陣列102，且ASIC晶粒130包含透過像素級連接106耦合至像素陣列102之一取樣及保持電路陣列167。ASIC晶粒130亦包含控制電路系統110、讀出電路系統108及功能邏輯112。在一個實例中，像素陣列102係光電二極體或影像感測器像素單元104 (例如像素P1、P2…Pn)之一二維(2D)陣列。如所繪示，光電二極體配置成列(例如列R1至Ry)及行(例如行C1至Cx)以獲取一人、地點、物件等等之影像資料，其接著可用於再現人、地點、物件等等之一2D影像。然而，光電二極體未必配置成行及列，而可採用其他組態。
在一個實例中，讀出電路系統108可經耦合以透過取樣及保持電路系統167自像素陣列102中之複數個光電二極體104讀出影像資料。如下文將更詳細描述，在一個實例中，取樣及保持電路系統167包含耦合至像素級處之像素單元104以透過像素級連接106自像素陣列102取樣及保持重設值以及信號值之複數個取樣及保持電路。接著，由讀出電路系統108讀出之影像資料可轉移至功能邏輯112。在各個實例中，讀出電路系統108亦可包含放大電路系統、耦合至位元線之類比轉數位轉換(ADC)電路系統或其他。
在一個實例中，功能邏輯112可僅儲存影像資料或甚至藉由應用影像後效果(例如裁剪、旋轉、去除紅眼、調整亮度、調整對比度或其他)來操縱影像資料。在一個實例中，讀出電路系統108可沿讀出行線(已繪示)(即，取樣及保持電路系統167與讀出電路108之間的位元線)一次讀出一列影像資料，或可使用各種其他技術(未繪示)讀出影像資料，諸如同時一串列讀出或一完全並行讀出所有像素104。
在一個實例中，控制電路系統110耦合至像素陣列102以控制像素陣列102中複數個光電二極體之操作。如下文亦將更詳細描述，控制電路系統110亦包含一開關驅動器168，其經耦合以產生控制信號來控制取樣及保持電路系統167以自像素陣列102取樣及保持電壓域(VD)中之重設電壓值及信號電壓值。在所描繪之實例中，控制電路系統110亦經耦合以產生用於實質上同時控制來自像素陣列之所有像素值之影像獲取的一全域快門信號，其亦可稱為一電壓域全域快門(VDGS)。在一個實例中，快門信號係用於同時使像素陣列102內之所有像素單元104能夠在一單一獲取視窗期間同時捕獲其各自影像資料的一全域快門信號。在一個實例中，影像獲取與照明效果(諸如閃光)同步。
在一個實例中，成像系統100可包含於一數位相機、蜂巢式電話、膝上型電腦或其類似者中。另外，成像系統100可耦合至其他硬體，諸如一處理器(通用或其他)、記憶體元件、輸出(USB埠、無線傳輸器、HDMI埠等等)、照明/閃光燈、電輸入(鍵盤、觸控顯示器、觸控板、滑鼠、麥克風等等)及/或顯示器。其他硬體可向成像系統100傳送指令、自成像系統100擷取影像資料或操縱由成像系統100供應之影像資料。
圖2展示根據本發明之教示之一影像感測器中之像素單元200之一實例及取樣及保持電路267之一實例之一示意圖。應注意，圖2之像素單元200及取樣及保持電路267可為圖1中描述之像素單元104之一者及取樣及保持電路陣列167之電路之一者之實例，且下文參考之類似命名及編號元件類似於上文描述般耦合及運行。如所描繪之實例中展示，像素單元204包含一光電二極體216，其經耦合以回應於入射光而光生影像電荷。一轉移電晶體218經耦合以回應於一轉移信號TX而將光生影像電荷自光電二極體216轉移至一浮動擴散區(FD) 220。一雙浮動擴散(DFD)電晶體221耦合於FD 220與一第二浮動擴散區(FD2) 223之間。一重設電晶體222耦合至一像素電壓電源PIXVD以回應於一重設信號RST而使FD2 223重設且進一步回應於一雙浮動擴散信號DFD而同時使FD 220重設。在一個實例中，一電容器C LOFIC227係一橫向溢出整合電容器(LOFIC)，其經耦合以接收所展示之一CAP信號。C LOFIC227耦合於FD2 223與CAP信號之間，如所展示。一源極隨耦器(SF)電晶體224之閘極經耦合以將浮動擴散區220中之電荷轉換成一影像電壓信號，影像電壓信號經耦合以回應於一選擇信號SEL而透過一選擇電晶體226輸出至一像素級連接206，諸如一混合接合(HB)。
在利用CDS之一成像系統中，浮動擴散區220上之電荷亦同時回應於RST及DFD信號兩者而在一浮動擴散重設操作之後透過像素級連接206讀出以獲得一重設位準，且FD 220上之電荷亦在影像電荷轉移至FD 220以獲得一信號電壓之後透過像素級連接206讀出。
繼續所描繪之實例，取樣及保持電路267包含一第一儲存電晶體232，其耦合至像素級連接206以回應於一第一重設儲存信號SW1 252而將來自像素單元204之一第一重設電壓取樣及保持至一第一儲存裝置C1 234中。在實例中，取樣及保持電路267之第一儲存裝置C1 234係一電容器。另外，取樣及保持電路267亦包含一第二儲存電晶體236，其耦合至像素級連接206以回應於一第一信號儲存信號SW2 256而將來自像素單元204之一第一信號電壓取樣及保持至一第二儲存裝置C2 238中。在實例中，取樣及保持電路267之第二儲存裝置C2 238係一電容器。為進一步擴展儲存裝置以儲存另一對重設及信號位準，如同相關多重取樣(CMS)更多降低讀取雜訊，取樣及保持電路267包含一第三儲存電晶體240，其耦合至像素級連接206以回應於一第二重設儲存信號SW3 260而將來自像素單元204之一第二重設電壓取樣及保持至一第三儲存裝置C3 242中。在實例中，取樣及保持電路267之第三儲存裝置C3 242係一電容器。在上述擴展中，取樣及保持電路267亦包含一第四儲存電晶體244，其耦合至像素級連接206以回應於一第二信號儲存信號SW4 264而將來自像素單元204之一第二信號電壓取樣及保持至一第四儲存裝置C4 246中。在實例中，取樣及保持電路267之第四儲存裝置C4 246係一電容器。
如下文將討論，第一重設儲存信號SW1 252、第一信號儲存信號SW2 256、歸因於該擴展之第二重設儲存信號SW3 260及歸因於該擴展之第二信號儲存信號SW4 264由控制電路系統110之取樣及保持開關驅動器電路系統168產生。
一重設列電晶體254耦合於一電源電壓SVD與像素級連接206之間。重設列電晶體254回應於一重設列信號RST_ROW。在所描繪之實例中，具有一閘極之一源極隨耦器列電晶體270耦合至像素級連接206。一列選擇列電晶體272耦合於源極隨耦器列電晶體270與一位元線280之間。列選擇列電晶體272回應於一列選擇列信號RS_ROW。在所描繪之實例中，以一偏壓電壓VB偏壓之一偏壓電晶體274耦合於像素級連接206與接地之間。偏壓電晶體274用作一取樣及保持(SH)電流源。SH電流源以約20 nA之一典型值向SF電晶體224及像素級連接206提供電流。
在實例中，第一、第二、第三及第四儲存裝置C1 234、C2 238、C3 242及C4 246之第一端子由金屬-絕緣體-金屬(MiM)電容器(其具有高單位面積電容及最低寄生效應)製成且連接至其各自儲存電晶體232、236、240及244，且第一、第二、第三及第四儲存裝置C1 234、C2 238、C3 242及C4 246之第二端子連接至一低電源電壓DOVDD。DOVDD之值低於SVD。DOVDD亦可連接至接地。為保存第一、第二、第三及第四儲存裝置C1 234、C2 238、C3 242及C4 246之儲存電荷值，儲存電晶體232、236、240及244在其各自儲存信號SW1 252、SW2 256、SW3 260及SW4 264呈低態時減小靜態洩漏電流係有益的。在一個實例中，電源電壓DOVDD及SVD之值可經調諧以最小化儲存電晶體232、236、240及244之靜態洩漏電流。當儲存電晶體之長度(L)減小時，靜態洩漏電流可增大。L將變短，同時儲存電晶體之大小進一步縮小。
在其他實例中，包含儲存裝置C1至C4之各者及其各自耦合之儲存電晶體之分支亦可擴展為j個分支，其中j=5、6、…、16。第j分支由一各自儲存裝置Cj及其耦合之對應儲存電晶體組成。j個分支可服務於CMS目的。
圖3繪示根據本發明之教示之在一影像資料儲存及讀出期間發現於一CMOS影像感測器之一實例共用像素單元中之信號之實例時序圖300。應瞭解，圖3中繪示之信號可為在上文圖2之實例像素單元204中發現之信號之實例，且上述類似命名及編號元件在下文類似地耦合及運行。
如將在圖3中描繪之實例讀出中描述，在光電二極體(PD)及/或橫向溢出整合電容器(LOFIC)之讀出中執行相關雙重取樣(CDS)。因而，將自PD及/或LOFIC讀出一重設影像電荷值以及一信號影像電荷值。可回應於信號影像電荷值與重設影像電荷值之間的差而判定歸一化影像電荷值。因此，對自PD及/或LOFIC讀出之影像電荷值執行總共四個類比轉數位(AD)操作，如將用與發生於圖3中之V_BL 380時間線中之r_R1、r_S1、r_R2及r_S2相關聯之四個AD操作指示。
具體自圖3中描繪之實例開始，最初將選擇信號SEL設置為一低值。選擇信號SEL接著轉變為一高值，其接通選擇電晶體226以將像素單元204耦合至像素級連接206且使PD及/或LOFIC能夠自像素單元204讀出。
接下來，重設信號RST及DFD信號兩者同時經脈衝激發(未展示)，其脈衝激發重設電晶體222及DFD電晶體221且使像素單元204重設。出現於像素級連接206或V_PIX 306上之像素單元204之第一重設位準係R1。
第一重設儲存信號SWl 352如所展示般脈衝激發，其脈衝激發取樣及保持電路267中之第一儲存電晶體232且因此將PD 216 (及/或LOFIC)之第一重設影像電荷值儲存至第一儲存裝置C1 234中，其在圖3中指示為操作s_R1 (儲存R1)。
接下來，信號TX經脈衝激發(未展示)，其脈衝激發像素單元204中之轉移電晶體218，轉移電晶體218將影像電荷自PD 216轉移至浮動擴散區FD 220。此影像電荷由SF電晶體224放大且出現於V_PIX 306上作為像素單元204之第一影像位準S1。
第一信號儲存信號SW2 356如所展示般脈衝激發，其脈衝激發取樣及保持電路267中之第二儲存電晶體236且因此將PD 216 (及/或LOFIC)之第一信號影像電荷值儲存至第二儲存裝置C2 238中，其在圖3中指示為操作s_S1 (儲存S1)。
在其中執行相關多重取樣(CMS)之情況中，產生及儲存額外重設及信號位準。因此，在所描繪之實例中，重設信號RST及DFD信號兩者再次同時經脈衝激發(未展示)，其脈衝激發重設電晶體222及DFD電晶體221且使像素單元204重設。像素單元204之一第二重設位準作為R2出現於V_PIX 306上。
第二重設儲存信號SW3 360如所展示般脈衝激發，其脈衝激發取樣及保持電路267中之第三儲存電晶體240且因此將PD 216 (及/或LOFIC)之第二重設影像電荷值儲存至第三儲存裝置C3 242中，其在圖3中指示為操作s_R2 (儲存R2)。
再接下來，信號TX經脈衝激發(未展示)，其脈衝激發像素單元204中之轉移電晶體218，轉移電晶體218將影像電荷自PD 216轉移至浮動擴散區FD 220。此影像電荷由SF電晶體224放大且出現於V_PIX 306上作為像素單元204之一第二影像位準S2。
第二信號儲存信號SW4 364如所展示般脈衝激發，其脈衝激發取樣及保持電路267中之第四儲存電晶體244且因此將PD 216 (及/或LOFIC)之第二信號影像電荷值儲存至第四儲存裝置C4 246中，其在圖3中指示為操作s_S2 (儲存S2)。
當需要自記憶體(儲存裝置)讀取所儲存之影像資料時，列選擇列信號RS_ROW轉變為一高值以接通列選擇列電晶體272。此後，重設列信號RST_ROW經脈衝激發，其使取樣及保持電路267重設(如圖3中指示為操作rst1)，且接著第一重設儲存信號SW1 352如圖3中所展示般脈衝激發，其將先前儲存於第一儲存裝置C1 234中之PD之第一重設影像電荷值耦合至V_PIX 306作為R1且進一步耦合至位元線280 (V_BL 380)作為V_BL=r_R1。此讀出操作在圖3中指示為操作rd_R1。一第一ADC轉換可在rd_R1週期期間由耦合至讀出電路系統108中之位元線280之一ADC發生以將第一重設類比電壓r_R1轉換成一數位值且將影像資料之第一重設數位值儲存於功能邏輯112中。
在對儲存於儲存裝置C1 234中之PD之先前儲存之第一重設影像電荷值R1進行之上述第一ADC轉換完成之後，重設列信號RST_ROW經脈衝激發，其使取樣及保持電路267重設(如圖3中指示為操作rst2)，且接著第一信號儲存信號SW2 356經脈衝激發，其將先前儲存於第二儲存裝置C2 238中之PD之第一信號影像電荷值耦合至V_PIX 306作為S1且進一步耦合至位元線280作為V_BL=r_S1。此讀出操作在圖3中指示為操作rd_S1。一第二ADC轉換可在rd_S1週期期間由讀出電路系統108中之ADC發生以將第一信號類比電壓r_S1轉換成一數位信號且將影像資料之第一信號數位值儲存於功能邏輯112中。
一旦進行兩個ADC操作，則針對一對信號，第一重設類比電壓r_Rl及第一信號類比電壓r_Sl之兩個數位值可彼此相減(通常在功能邏輯112中完成)以基於CDS計算來恢復一真影像信號。
隨後，為進一步自記憶體讀取所儲存之影像資料，列選擇列信號RS_ROW保持高值且列選擇列電晶體272保持接通。重設列信號RST_ROW經脈衝激發，其再次使取樣及保持電路267重設(如圖3中指示為操作rst3)，且接著第二重設儲存信號SW3 360如圖3中所展示般脈衝激發，其將先前儲存於第三儲存裝置C3 242中之PD之第二重設影像電荷值耦合至V_PIX 306作為R2且進一步耦合至位元線280作為V_BL=r_R2。此讀出操作在圖3中指示為操作rd_R2。一第三ADC轉換可在rd_R2週期期間由讀出電路系統108中之ADC發生以將第二重設類比電壓r_R2轉換成一數位值且將第二重設數位值儲存於功能邏輯112中。
在對儲存於儲存裝置C3 242中之PD之先前儲存之第二重設影像電荷值進行之上述第三ADC轉換完成之後，重設列信號RST_ROW經脈衝激發，其重複地使取樣及保持電路267重設(如圖3中指示為操作rst4)，且接著第二信號儲存信號SW4 364經脈衝激發，其將先前儲存於第四儲存裝置C4 246中之PD之第二信號影像電荷值耦合至V_PIX 306作為S2且進一步耦合至位元線280作為V_BL=r_S2。此讀出操作在圖3中指示為操作rd_S2。一第四ADC轉換可在rd_S2週期期間由讀出電路系統108中之ADC發生以將第二信號類比電壓S2轉換成一數位信號且將影像資料之第二信號數位值儲存於功能邏輯112中。
一旦進行兩個ADC操作，則針對一第二對信號，第二重設類比電壓r_R2及第二信號類比電壓S2之兩個數位值可在數位域中彼此相減(通常在功能邏輯112中)以基於CDS計算來恢復另一真影像信號。
鑑於上文達成之第一重設類比電壓R1、第二重設類比電壓R2、第一信號類比電壓S1及第二信號類比電壓S2之四個數位值，若S1及S2兩者循序取自相同物件之兩次曝光(如圖3中展示)，則可在自(S1+S2)/2減去(R1+R2)/2以恢復真影像信號時進行一CMS量測以使隨機雜訊減少2之平方根倍。
關於另外附加Ri/Si對，其中i=3、4、…、8，針對待使用之N對Ri/Si，可使用以下達成CMS量測： 影像值=
Figure 02_image001
(1) 及影像之隨機雜訊： 影像雜訊=
Figure 02_image003
(2) 方程式(1)及(2)係展示減少隨機雜訊之一明顯益處之CMS之特性。
如圖3中展示，取樣及保持電路267可用作額外電荷儲存裝置。儲存裝置處理不同於C LOFIC227之級別之級別處之電荷溢出。兩個不同儲存級別由源極隨耦器224分離。
亦如圖3中展示，由儲存電晶體及儲存裝置串聯組態之一儲存-電晶體-裝置對(或分支)形成一基本記憶體單元。此一基本記憶體單元在需要時基於取樣及保持電路267中之任何現有記憶體陣列來使記憶體高度可擴展。此一擴展可基於對信雜比(SNR)之增加要求(其因此削減固定模式雜訊(FPN))或其他設計要求。在像素級連接206上共用之最小數目個電晶體252、254、256、260、264、270及274形成最小及最簡單電路構建，同時維持良好效能且不引入任何額外貶損。在像素級連接206上共用之最小數目個電晶體亦可最小化信號電荷之衰減，其通常可為毫微微至毫微庫侖大小之短脈衝信號。
高動態範圍及/或範圍微分類運動偵測可受益於所揭示之高度可擴展記憶體單元之使用。
本發明之所繪示實例之上文描述不意欲具窮舉性或將本發明限於所揭示之精確形式。儘管本文已為了繪示而描述本發明之具體實例，但相關技術者將認識到，可在本發明之範疇內進行各種修改。
可鑑於上文詳細描述來對本發明進行此等修改。隨附申請專利範圍中使用之術語不應被解釋為將本發明限於說明書中揭示之特定實例。確切而言，本發明之範疇完全由根據申請專利範圍解譯之既定原則解釋之隨附申請專利範圍判定。
100:成像系統 102:像素陣列 104:像素單元 106:像素級連接 108:讀出電路系統 110:控制電路系統 112:功能邏輯 128:像素晶粒 130:專用積體電路(ASIC)晶粒 167:取樣及保持電路陣列 168:開關驅動器 200:像素單元 204:像素單元 206:像素級連接 216:光電二極體(PD) 218:轉移電晶體 220:浮動擴散區(FD) 221:雙浮動擴散(DFD)電晶體 222:重設電晶體 223:第二浮動擴散區(FD2) 224:源極隨耦器(SF)電晶體 226:選擇電晶體 227:電容器C LOFIC228:像素晶粒 230:ASIC晶粒 232:第一儲存電晶體 234:第一儲存裝置C1 236:第二儲存電晶體 238:第二儲存裝置C2 240:第三儲存電晶體 242:第三儲存裝置C3 244:第四儲存電晶體 246:第四儲存裝置C4 252:第一重設儲存信號SW1 254:重設列電晶體 256:第一信號儲存信號SW2 260:第二重設儲存信號SW3 264:第二信號儲存信號SW4 267:取樣及保持電路 270:源極隨耦器列電晶體 272:列選擇列電晶體 274:偏壓電晶體 280:位元線 300:時序圖 306:V_PIX 352:第一重設儲存信號SW1 356:第一信號儲存信號SW2 360:第二重設儲存信號SW3 364:第二信號儲存信號SW4 380:V_BL CAP:信號 DFD:雙浮動擴散信號 DOVDD:低電源電壓 HB:混合接合 PIXVD:像素電壓電源 RS_ROW:列選擇列信號 RST:重設信號 RST_ROW:重設列信號 SEL:選擇信號 SVD:電源電壓 TX:轉移信號 VB:偏壓電壓
參考下圖描述本發明之非限制性及非窮盡性實施例，其中除非另有說明，否則各個視圖中之相同元件符號指代相同部件。
圖1繪示根據本發明之教示之一成像系統之一個實例。
圖2展示根據本發明之教示之一影像感測器中之像素單元之一實例及一實例取樣及保持電路之一示意圖。
圖3繪示根據本發明之教示之在一影像資料儲存及讀出期間發現於一CMOS影像感測器之一實例共用像素單元中之信號之實例時序圖。
在圖式之若干視圖中，對應元件符號指示對應元件。熟習技術者將瞭解，圖中之元件係為了簡單及清楚而繪示且並不一定按比例繪製。例如，圖中一些元件之尺寸可相對於其他元件放大以幫助促進本發明之各個實施例之理解。此外，在一商業上可行之實施例中有用或必要之常見但眾所周知元件通常未描繪以便促進本發明之此等各個實施例之一無障礙觀看。
200:像素單元
204:像素單元
206:像素級連接
216:光電二極體(PD)
218:轉移電晶體
220:浮動擴散區(FD)
221:雙浮動擴散(DFD)電晶體
222:重設電晶體
223:第二浮動擴散區(FD2)
224:源極隨耦器(SF)電晶體
226:選擇電晶體
227:電容器CLOFIC
228:像素晶粒
230:ASIC晶粒
232:第一儲存電晶體
234:第一儲存裝置C1
236:第二儲存電晶體
238:第二儲存裝置C2
240:第三儲存電晶體
242:第三儲存裝置C3
244:第四儲存電晶體
246:第四儲存裝置C4
252:第一重設儲存信號SW1
254:重設列電晶體
256:第一信號儲存信號SW2
260:第二重設儲存信號SW3
264:第二信號儲存信號SW4
267:取樣及保持電路
270:源極隨耦器列電晶體
272:列選擇列電晶體
274:偏壓電晶體
280:位元線
CAP:信號
DFD:雙浮動擴散信號
DOVDD:低電源電壓
HB:混合接合
PIXVD:像素電壓電源
RS_ROW:列選擇列信號
RST:重設信號
RST_ROW:重設列信號
SEL:選擇信號
SVD:電源電壓
TX:轉移信號
VB:偏壓電壓

Claims (25)

  1. 一種用於一影像感測器中之取樣及保持(SH)電路，其包括： 一像素級連接，其耦合至一像素單元； 一重設列電晶體，其耦合於一第一電源電壓與該像素級連接之間； 一源極隨耦器列電晶體，其具有耦合至該像素級連接之一閘極； 一列選擇列電晶體，其耦合於該源極隨耦器列電晶體與一位元線之間； 一第一儲存電晶體，其耦合至該像素級連接； 一第一儲存裝置，其耦合於該第一儲存電晶體與一第二電源電壓之間； 一第二儲存電晶體，其耦合至該像素級連接；及 一第二儲存裝置，其耦合於該第二儲存電晶體與該第二電源電壓之間。
  2. 如請求項1之SH電路，其進一步包括： 一第三儲存電晶體，其耦合至該像素級連接； 一第三儲存裝置，其耦合於該第三儲存電晶體與該第二電源電壓之間； 一第四儲存電晶體，其耦合至該像素級連接；及 一第四儲存裝置，其耦合於該第四儲存電晶體與該第二電源電壓之間，其中該第一儲存裝置、該第二儲存裝置、該第三儲存裝置及該第四儲存裝置由金屬-絕緣體-金屬(MiM)電容器製成。
  3. 如請求項2之SH電路，其進一步包括更多N倍之額外儲存-電晶體-裝置對，其中N係1至6之間的一整數，且其中各儲存-電晶體-裝置對包括： 一對儲存電晶體，其耦合至該像素級連接；及 一對儲存裝置，其耦合於該對儲存電晶體與該第二電源電壓之間，其中該對儲存裝置由金屬-絕緣體-金屬(MiM)電容器製成。
  4. 如請求項1之SH電路，其進一步包括耦合於該像素級連接與一接地之間的一取樣及保持電流源。
  5. 如請求項1之SH電路，其中該SH電路經組態以在一接收及儲存週期期間將一重設影像電荷值自該像素級連接取樣及保持至該第一儲存裝置且接著將一信號影像電荷值自該像素級連接取樣及保持至該第二儲存裝置。
  6. 如請求項1之SH電路，其中該SH電路經組態以在一讀出至該位元線週期期間對儲存於該第一儲存裝置中之該重設影像電荷值執行一讀出操作且接著對儲存於該第二儲存裝置中之該信號影像電荷值執行一讀出操作。
  7. 如請求項1之SH電路，其中該第一電源電壓高於該第二電源電壓。
  8. 如請求項1之SH電路，其中該第一電源電壓及該第二電源電壓係可調整電壓，其中當該第一儲存電晶體及該第二儲存電晶體兩者回應於施加至其閘極之一關斷電壓而處於關斷狀態時，該第一電源電壓及該第二電源電壓之最終經調整值將最小化透過該第一儲存電晶體及該第二儲存電晶體之洩漏電流。
  9. 如請求項1之SH電路，其中該第二電源電壓連接至一零電壓。
  10. 一種成像系統，其包括： 一像素陣列，其包含配置成列及行之複數個像素單元，其中該等像素單元之各者經耦合以回應於入射光而產生影像電荷； 一控制電路系統，其耦合至該像素陣列以控制該像素陣列之操作；及 一讀出電路，其耦合至該像素陣列以自該像素陣列讀出該影像電荷，其中該讀出電路包括： 一取樣及保持(SH)電路，其耦合於耦合至該像素陣列之複數個像素單元之一像素單元之一像素級連接與該讀出電路之複數個位元線之一位元線之間；及 一類比轉數位轉換器(ADC)，其耦合至該位元線。
  11. 如請求項10之成像系統，其進一步包括耦合至該讀出電路以儲存及處理來自該像素陣列之該等影像電荷值之數位表示之功能邏輯。
  12. 如請求項10之成像系統，其中該等SH電路之各者包括： 該像素級連接，其耦合至該像素單元； 一重設列電晶體，其耦合於一第一電源電壓與該像素級連接之間； 一源極隨耦器列電晶體，其具有耦合至該像素級連接之一閘極； 一列選擇列電晶體，其耦合於該源極隨耦器列電晶體與一位元線之間； 一第一儲存電晶體，其耦合至該像素級連接； 一第一儲存裝置，其耦合於該第一儲存電晶體與一第二電源電壓之間； 一第二儲存電晶體，其耦合至該像素級連接；及 一第二儲存裝置，其耦合於該第二儲存電晶體與該第二電源電壓之間。
  13. 如請求項12之成像系統，其中該等SH電路之各者進一步包括： 一第三儲存電晶體，其耦合至該像素級連接； 一第三儲存裝置，其耦合於該第三儲存電晶體與該第二電源電壓之間； 一第四儲存電晶體，其耦合至該像素級連接；及 一第四儲存裝置，其耦合於該第四儲存電晶體與該第二電源電壓之間，其中該第一儲存裝置、該第二儲存裝置、該第三儲存裝置及該第四儲存裝置由金屬-絕緣體-金屬(MiM)電容器製成。
  14. 如請求項13之成像系統，其中該等SH電路之各者進一步包括更多N倍之額外儲存-電晶體-裝置對，其中N係1至6之間的一整數，且其中各儲存-電晶體-裝置對包括： 一對儲存電晶體，其耦合至該像素級連接；及 一對儲存裝置，其耦合於該對儲存電晶體與該第二電源電壓之間，其中該對儲存裝置由金屬-絕緣體-金屬(MiM)電容器製成。
  15. 如請求項12之成像系統，其中該等SH電路之各者進一步包括耦合於該像素級連接與一接地之間的一取樣及保持電流源。
  16. 如請求項12之成像系統，其中該等SH電路之各者經組態以在一接收及儲存週期期間將一重設影像電荷值自該像素級連接取樣及保持至該第一儲存裝置且接著將一信號影像電荷值自該像素級連接取樣及保持至該第二儲存裝置。
  17. 如請求項12之成像系統，其中該等SH電路之各者經組態以在一讀出至該位元線週期期間對儲存於該第一儲存裝置中之該重設影像電荷值執行一讀出操作且接著對儲存於該第二儲存裝置中之該信號影像電荷值執行一讀出操作。
  18. 如請求項12之成像系統，其中該第一電源電壓高於該第二電源電壓。
  19. 如請求項12之成像系統，其中該第一電源電壓及該第二電源電壓係可調整電壓，其中當該第一儲存電晶體及該第二儲存電晶體兩者回應於施加至其閘極之一關斷電壓而處於關斷狀態時，該第一電源電壓及該第二電源電壓之最終經調整值將最小化透過該第一儲存電晶體及該第二儲存電晶體之洩漏電流。
  20. 如請求項12之成像系統，其中該第二電源電壓連接至一零電壓。
  21. 如請求項10之成像系統，其中該等像素單元之各者包括： 一光電二極體，其經耦合以回應於入射光而光生該影像電荷； 一浮動擴散區，其經耦合以自該光電二極體接收該影像電荷； 一轉移電晶體，其耦合於該光電二極體與該浮動擴散區之間以將該影像電荷自該光電二極體轉移至該浮動擴散區； 一雙浮動擴散(DFD)電晶體，其耦合於一第二浮動擴散區與該浮動擴散區之間；及 一橫向溢出整合電容器(LOFIC)，其耦合於一CAP信號與該第二浮動擴散區之間。
  22. 如請求項21之成像系統，其中該等像素單元之各者進一步包括： 一源極隨耦器電晶體，其耦合至一電源電壓且具有耦合至該浮動擴散區之一閘極；及 一選擇電晶體，其耦合於該源極隨耦器電晶體與該像素級連接之間，其中該源極隨耦器電晶體經耦合以回應於該浮動擴散區中之該影像電荷而將該影像電荷值輸出至該像素級連接，其中一混合接合耦合於該選擇電晶體與該SH電路之間。
  23. 如請求項21之成像系統，其中該等像素單元之各者進一步包括耦合於該電源電壓與該第二浮動擴散區之間的一重設電晶體。
  24. 如請求項10之成像系統，其中該像素陣列放置於一像素晶粒中且該讀出電路、該控制電路系統及複數個SH電路放置於一ASIC晶粒中。
  25. 如請求項10之成像系統，其中該SH電路由該控制電路系統之一開關驅動器控制，其中該控制電路系統產生用於實質上同時控制來自該像素陣列之所有像素值之影像獲取的一全域快門信號。
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