TWI581402B - 電晶體及應用其之電路 - Google Patents

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Description

電晶體及應用其之電路
本發明是有關於一種整合電路的電晶體，電晶體包括數個適合作為一高電壓通道電晶體(high voltage pass transistor)，其可應用於一些高密度記憶體的解譯結構(decoding structure)。
在一高密度記憶體中，數個記憶胞的數個陣列常分割成數個記憶胞區塊。各記憶胞區塊可包括區域字元線，所需的對應區域字元線驅動器。在此些結構中，一整體字元線驅動器可驅動陣列中一行區塊的一組區域字元線。該組區域字元線的各字元線係根據作用於所選擇之區塊的操作而配置，此處的操作例如是對高密度快閃裝置的讀取、編程及抹除。對應一些記憶體裝置的類型而言，一些操作可要求高電壓且一些可要求負電壓。如此，字元線驅動器被要求符合不同高電壓及負電壓操作參數。
在此些環境下的字元線驅動器可包括通道電晶體(pass transistor)，其用以傳輸電壓從整體字元線到區域字元線。此些通道電晶體會遭遇到高電場，其中高電場足以導致非預期電荷被捕捉於源極/汲極端之上的絕緣材料。被捕捉於此些位置的電荷可創造電場，此電場將使得電晶體通道中之電荷載子傳輸能力下降，致使電晶體之電壓傳輸能力不足。 此不足之電壓降會妨礙解譯器的特定操作，而導致其它問題。
應用於其它相對高的電壓環境的電晶體會遭遇到相似的問題。
由於非預期電荷被捕捉於高電壓電晶體，因此提供一解決此問題的技術與高密度記憶體裝置的電晶體是有需要的。
根據本發明之一實施例，提出一種電晶體。電晶體適用於一被捕捉於鄰近電晶體之閘極與源極/汲極端的絕緣材料內的一非預期電荷所產生之問題的環境。電晶體包括一位於源極/汲極端上方的跨置導體，其與一鄰近閘極的絕緣結構重疊，即跨置導體跨置於非預期電荷區域之上。電路施加一偏壓於此跨置導體，其可產生補償非預期電荷的效果。
根據本發明之另一實施例，提出一種具有電晶體的記憶裝置。電晶體包括一列/行線，例如是一區域字元線的跨置導體。
根據本發明之另一實施例，提出一種製造方法。製造方法用以製造一包括一具有跨置導體之電晶體的裝置。此外，提供一種壓制非預期捕捉電荷所產生之問題的電晶體操作方法。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10、50、200、320、321‧‧‧電晶體
11‧‧‧字元線
12、13、14、15‧‧‧記憶胞
16、54、204‧‧‧半導體
20‧‧‧電場
51、320、321‧‧‧閘極
64、214‧‧‧閘極介電層
52-1、53-1、202-1、203-1‧‧‧輕度摻雜區
52-2、53-2、202-2、203-2‧‧‧重度摻雜區
58、59、209‧‧‧導體
55‧‧‧絕緣材料
56、57‧‧‧間隔物
60、210‧‧‧非預期捕捉電荷
61‧‧‧非預期空乏區
130‧‧‧結構
102、103、104、105、112、113、114、115‧‧‧主動條紋
102B、112A、113A、114A、115A、102B、103B、104B、105B‧‧‧接觸墊
109、119‧‧‧SSL閘極結構
126、127‧‧‧接地選擇線
128‧‧‧源極線
125-1、125-N‧‧‧區域字元線
172、173、174、175‧‧‧中介層連接件
201、420‧‧‧閘極
204‧‧‧半導體
206‧‧‧第一間隔物
207‧‧‧第二間隔物
220、222、341、342、343、344‧‧‧跨置導體
221、223、225、623‧‧‧線
224‧‧‧觸點
350‧‧‧陣列
300‧‧‧基板
301‧‧‧n型井
302‧‧‧p型井
305、306、307、308、405、406‧‧‧n型區
309‧‧‧重疊導體層
310、326、336、410、436‧‧‧中介層觸點
311、312、313、314、411、412、413‧‧‧整體字元線
325、327、328、329、335、337、338、339、435、438、439‧‧‧區域字元線導體
435e、438e、439e‧‧‧手指
435s‧‧‧絕緣間隔物
501、502、503‧‧‧區塊
510-1、510-2、510-3‧‧‧X-DEC電路
511-1、511-2、511-3‧‧‧位準偏移器
512-1、512-2、512-3‧‧‧區域字元線驅動器
514-1、514-2、514-3‧‧‧區域字元線組
513-1、513-2、513-3‧‧‧子陣列
605‧‧‧整合電路
610‧‧‧記憶體陣列
611‧‧‧解譯器
612‧‧‧整體字元線及區塊解譯線
613‧‧‧行解譯器
614‧‧‧整體位元線
615‧‧‧匯排流
616‧‧‧頁面緩衝電路
617‧‧‧資料線
624‧‧‧其它電路
619‧‧‧控制邏輯
620‧‧‧偏壓供應電路
ML3‧‧‧金屬層
LWL‧‧‧區域字元線
SEL‧‧‧選擇訊號
VA‧‧‧偏壓
第1圖繪示於一會導致熱載子及非預期捕捉電荷的高電壓環境下的電晶體電路。
第2圖繪示一習知具有非預期捕捉電荷之通道電晶體結構的一剖面結構。
第3圖繪示一包括跨置導體的電晶體的一剖面結構。
第4A圖繪示一包括跨置導體的高密度記憶體的區域字元線通道電晶體的佈局圖。
第4B圖繪示一類似第4A圖之通道電晶體結構，其具有另一種跨置導體的配置。
第5圖繪示包括區域字元線與具有跨置導體的通道電晶體結構的記憶體陣列的數個區塊的方塊圖。
第6圖繪示一包括區域字元線選擇電路與具有跨置導體的通道電晶體結構的整合電路記憶體的方塊圖。
第7圖繪示應用本文技術的3D垂直閘極NADA快閃陣列結構的記憶胞區塊。
本技術實施例配合所附的1至7圖作詳細說明如下。
第1圖繪示習知技術中高電壓力引起熱載子導致非預期電荷被捕捉於電晶體之源極/汲極端上方的結構的示意圖，其中電晶體例如是一多層絕緣層於閘極一側的電晶體。在此環境中，電晶體10作為一記憶體裝置的字元線驅動器的通道電晶體。數個源極/汲極端之一者連接於一字元線11。數個記憶胞12至15耦接於字元線 11。本實施例中，記憶胞包括快閃記憶胞，例如是一介電電荷捕捉胞(dielectric charge trapping cell)。快閃記憶胞的一些操作涉及高電壓。例如，對一些記憶裝置的抹除操作而言，例如是22伏特(V)的高電壓可施加於例如是形成在整合電路的隔離牆上的半導體16。對於“非選擇(de-selected)”字元線而言，電晶體10關閉。如此導致字元線11處於一浮動狀態(floating state)。半導體16的高電壓可電容式地耦接於字元線11，其誘發一從源極至閘極的強電場20。此電場可引起源極/汲極端的熱載子穿隧至多層結構的絕緣材料，其中多層結構形成一閘極側壁；如此一來，熱載子變成非預期捕捉電荷。
第2圖繪示第1圖之可作為習知通道電晶體10之電晶體50的一剖面結構。電晶體50具有與半導體54重疊之閘極51。閘極介電層64區隔閘極51與半導體54。電晶體的第一源極/汲極端包括半導體54的輕度摻雜區52-1及一重度摻雜區52-2。電晶體的第二源極/汲極端包括輕度摻雜區53-1及一重度摻雜區53-2。半導體54係p型半導體，而第一源極/汲極端係n型半導體；在此實施例中，導致一n型通道電晶體具有一共同稱為N-MOS或n型通道MOSFET的結構。
導體58藉由一導電塞柱(conductive plug)或其它中介層連接件(interlayer connector)，電性連接於第一源極/汲極端的重度摻雜區52-2。導體59藉由一導電塞柱或其它中介層連接件，電性連接於第一源極/汲極端的重度摻雜區53-2。
在本實施例中，閘極51、導體58及導體59設於裝置中不同的圖案化導體層。閘極51形成於一圖案化多晶矽層。導體58形成於第一圖案化金屬層。導體59形成於第二圖案化金屬層。絕緣材料55提供位於圖案化導體層之間的中介層絕緣層。本實施例中，非預期電荷被捕捉於位在閘極51側部及重度摻雜區53-1區之上方之絕緣材料中，此結構係絕緣材料一多層絕緣結構包括位於閘極51的側部的間隔物56及57，主要做為閘極間隔層。本實施例之第一間隔物56包括矽氧化物(silicon dioxide)，而第二間隔物57包括矽氮化物(silicon nitride)。由於介電材料容易捕捉電荷，造成非預期捕捉電荷之累積。
非預期捕捉電荷60繪示於結構中，位於第一源極/汲極端上方。非預期捕捉電荷60可被捕捉於絕緣材料55、56或57。例如靠近閘極51、位於第一源極/汲極端之輕度摻雜區52-1上方的多層絕緣材料。非預期捕捉電荷60可導致一電場，其將引起一位於鄰近電晶體通道之非預期空乏區61。即使得通道開啟時，非預期空乏區61造成電晶體通道內的阻抗增加。因此，如圖所示，例如一電晶體於第二源極/汲極端欲傳輸一23伏特至第一源極/汲極端，由於非預期捕捉電荷創造之電場於通道內形成空乏區，使得電晶體通道中之電荷載子傳輸能力下降，使第一源極/汲極端實際只有20伏特。因此，非預期捕捉電荷明顯地降低電晶體的驅動能力。
第3圖繪示一包括跨置導體的電晶體200的一剖面 結構，其可避免非預期捕捉電荷的發生。電晶體200具有閘極201，其與半導體204重疊。閘極介電層214隔離閘極201與半導體204。本實施例中，半導體204係一三阱結構(triple well structure)的一內部p型井。三阱結構設於一p型結構(未繪示)。一深n型井(未繪示)設於基板。提供半導體204的內部p型井設於深n型井。包括n型摻雜的觸點224用以連接內部p型井，以對以線225繪示的電路施加偏壓。
電晶體200的第一源極/汲極端包括半導體204之輕度摻雜區202-1及重度摻雜區202-2。電晶體的第二源極/汲極端包括半導體204之輕度摻雜區203-1及重度摻雜區203-2。本實施例之半導體204係p型半導體，而第一及第二源極/汲極端係n型半導體，導致一n通道電晶體。
導體208(本實施例之輸出導體)藉由導電塞柱(conductive plug)或其它中介層連接件電性連接於第一源極/汲極端的重度摻雜區202-2，且提供電壓，其中電壓由電晶體200傳輸給目標結構，例如是一字元線或記憶體陣列的其它列/行線。導體209(本實施例之輸入導體)藉由導電塞柱(conductive plug)或其它中介層連接件電性連接於第二源極/汲極端的重度摻雜區203-2，且耦接於電路，其中電路提供一輸入電壓給電晶體200。
跨置導體220及222設於第一源極/汲極端(202-1、202-2)的上方，且位於閘極201與源極/汲極端的輸出導體208之塞柱觸點之間。跨置導體220及222與第一源極/汲極端隔離且透 過絕緣填充物205與閘極隔離，其包括中介層介電材料。
本實施例中，絕緣材料提供數層圖案化導體層之間的中介層隔離物。本實施例中，絕緣材料包括絕緣填充物205及可快速捕捉電荷的多層絕緣結構，其包括位於閘極201側壁的第一間隔物206及第二間隔物207。隔離結構可以是製程中一中介層連接件或其它結構之形成步驟的殘留物。在本實施例中，第一間隔物206包括矽氧化物，而第二間隔物207包括矽氮化物。作為絕緣材料的幾乎任何一種的介電材料在一些情況下可捕捉電荷，且本發明技術不受具有矽氧化物及矽氮化物間隔物的電晶體所限制。
非預期捕捉電荷210繪示成如圖所示的結構，其位於第一源極/汲極端上方，其中第一源極/汲極端包括輕度摻雜區202-1上方的捕捉電荷。如上所示，非預期捕捉電荷會引起降低電晶體200驅動力的電場。跨置導體220及222連接於一跨置導體偏壓產生器，其施加一偏壓VA至跨置導體。此偏壓可抵銷非預期捕捉電荷210所產生的電場，其中非預期捕捉電荷210被捕捉於絕緣材料，例如是側壁206或207。
閘極201、導體208及導體209設於裝置的數層不同圖案化層。本實施例中，閘極201形成於圖案化多晶矽層。本實施例之導體208形成於第一圖案化金屬層。在一些實施例中，多個圖案化導體層可設於裝置，其包括至少一圖案化多晶矽層，或至少一圖案化金屬層。導體208、209及閘極201可設於多層 選擇層，或甚至全部位於同一層。在一些實施例中，導體208及209之一者或二者可被基板的擴散區取代，其中擴散區包括源極/汲極端之對應的重度摻雜區(202-2、203-2)。
跨置導體220及222設於同一圖案化金屬層，其例如是包括輸出導體208。因此，跨置導體220及222可與輸出導體208於同一沉積及圖案化製程中形成，而非以一額外製程形成。
在本實施例係以二跨置導體220及222為例說明。可依據一特定實施例的需求，選擇跨置導體的數量。二者或所有跨置導體220及222係連接，以接收來自於偏壓電路的相同偏壓VA，本實施例係以線221及223繪示。在其它實施例中，不同偏壓可施加於設於單一電晶體上的不同跨置導體。在另一實施例中，跨置導體可電性連接於輸出導體208或連接於輸出導體208的延伸。施加於跨置導體的偏壓可轉換成適合特定實施例之執行需求及結構的電壓。此外，另一實施例中，單一跨置導體可應用於單一電晶體且設於閘極與輸出導體之間。
對於本發明實施例目的而言，當跨置導體設於布局圖的數個結構之間時，甚至跨置導體設於不同圖案化導體層時，跨置導體設於閘極與輸出導體“之間”。此外，當跨置導體的側壁重疊於閘極側壁時，或重疊於輸出導體的側壁時，跨置導體可視為設於閘極與輸出導體“之間”，只要重疊部分未實質干擾跨置導體的操作而能產生可定址非預期捕捉電荷的電場。
在實施例中，電晶體200係一n型通道MOSFET。 在另一實施例中，可使用p型通道電晶體。
如第3圖所示之電晶體係一位於基板之隔離牆之具有半導體通道的三阱結構。在其它實施例中，電晶體可以是一位於薄膜層的具有半導體通道的薄膜電晶體，其中薄膜層透過一絕緣材料的一層與一下方基板隔離。
第4A圖繪示一佈局圖。一通道電晶體結構包括通道電晶體的陣列350，其中通道電晶體包括用以連接高密度記憶體之整體字元線與區域字元線的跨置導體。在本實施例中，通道電晶體可實施於三阱結構，以支撐施加於區域字元線的高電壓與負電壓。因此，舉例來說，通道電晶體可實施於p型基板300。深n型井301(以虛線框繪示)可實施於基板300。一內部p型井302(以虛線框繪示)可實施在深n型井301內。三阱結構提供通道電晶體的通道區與接地基板之間的隔離。
在本佈局中，係以背對背通道電晶體(back-to-back pass transistor)為例說明。電晶體具有閘極320、321，其連接於一選擇訊號SEL，選擇訊號SEL可由區塊(如第5圖所示)的一位準偏移器(level shifter)產生。通道電晶體的傳導端(例如是源極/汲極)可以n型區(例如是圖示最左邊通道電晶體的305)、n型區(例如是306)及n型區(例如是307、308)來實現。通道電晶體的通道區設於閘極導體320、321下方。一中介層觸點310連接區域307與重疊導體層309，如圖所示之單一方形，但沿整體字元線(GWL)311延伸，如圖所示。中介層觸點326及中介層觸點336 分別連接區域306及305，以與作為區域字元線導體325及335的導體重疊，其中區域字元線導體325及335電性連接且延伸區域字元線LWL。作為區域字元線導體325及335的導體分別包括靠近導體326及336的數位佈局特徵(digitated layout feature)，其可側向地從區域字元線325及335的主軸延伸。
重疊導體包括整體字元線311至314，且能實施於圖案化導體層，例如是裝置的金屬層。
本實施例之通道電晶體的陣列350包括一整個八個通道電晶體中的四個背對背通道電晶體結構。八個對應區域字元線導體包括位於圖示上方的區域字元線導體325、327、328、329及位於圖示下方的區域字元線導體335、337、338、339。區域字元線導體325、327、328、329及335、337、338、339沿圖式的平行主軸延伸，以連接區域字元線扇出(fanout)結構，其可實施於例如是一多晶矽層。在一些實施例中，區域字元線導體325、327、328、329及335、337、338、339可以是同一圖案化導體(例如是一多晶矽導體)的一部分，其展開於作為字元線的陣列。
通道電晶體的陣列350也包括跨置導體341、342、343及344。跨置導體341、342設於每個電晶體下方的中介層觸點(例如是336)與區域字元線(例如是335)之間，且電晶體的閘極連接於或設於閘極導體320。相似地，跨置導體343、344設於每個電晶體上方的中介層觸點(例如是326)與區域字元線(例如是325)之間，且電晶體的閘極連接於或設於閘極導體321。跨置導 體341、342、343、344連接於施加上述偏壓VA的電路。
在本實施例中，各跨置導體設於陣列中至少一通道電晶體之源極/汲極端上方。此外，二跨置導體設於陣列中各通道電晶體的源極/汲極端上方。在其它實施例中，只有一個跨置導體設於陣列中電晶體的源極/汲極端；或者，可以有二個以上。
此外，在一些實施例中，跨置導體可連接於分離之如上所述的偏壓電路。
第4B圖繪示一佈局圖。如第4A圖所示之通道電晶體結構的一部分包括跨置導體的另一種結構。通道電晶體具有連接於選擇訊號SEL的閘極420，其中選擇訊號SEL可由區塊(如第5圖所示)的位準偏移器產生。通道電晶體的導體端(例如是源極/汲極端)可以n型區(例如是圖示最左邊的405)及n型區(例如是406)實施。通道電晶體的通道區設於閘極導體420下方。中介層觸點410連接區域406與重疊導體層409，如圖所示之方形，但沿圖示的整體字元線411延伸。中介層觸點436連接區域406與作為區域字元線435的重疊導體，其電性連接於且延伸至區域字元線LWL。作為區域字元線導體435的導體包括靠近觸點436的數位佈局特徵，其側向地從區域字元線導體435的主軸延伸。
包括整體字元線411至413的重疊導體可實施於一圖案化導體層，例如是裝置的金屬層。
本實施例之作為區域字元線導體的導體435、438、439包括跨置導體，其係由字元線導體435、438、439的數位佈 局特徵的手指435e、438e、439e或其它延伸形式所組成。本實施例之字元線導體具有數位佈局特徵，其側向地從具有至少一手指的字元線導體435的主軸延伸，其中手指平行於區域字元線導體435的主軸。在本實施例中，中介層觸點(例如是436)設於一位置，其係從閘極導體420的至少一手指(例如是具有其與閘極導體420之間的至少一手指)。設於跨置導體的手指與其它手指隔離，或透過絕緣間隔物(例如是435s)與主要的區域字元線導體435隔離，且與區域字元線導體435的主軸平行。此些手指包括材料長度，其中材料長度跨越源極/汲極區，且位於觸點436與閘極導體420之電晶體的閘極之間。手指435e、438e、438e、439e作為類似第4A圖之跨置導體341及342的跨置導體。
在另一實施例中，跨置導體可包括一任何特定外形的側向延伸，其係被動電性連接路徑(例如是不具類似電晶體或二極體之主動元件的一路徑)的一部分或以被動電性連接路徑連接於主要導體(例如是區域字元線導體)，其中主要導體接觸源極/汲極端。側向延伸係從導體側壁往外延伸的一元件，其中導體側壁與一至源極/汲極端的觸點重疊，其可由導體長度的主軸的寬度尺度的延伸方向來定義。延伸可與源極/汲極端的重度摻雜區重疊，與閘極側面的側壁結構重疊，或與其它足以讓非預期捕捉電荷降低捕捉電荷對電晶體在ON狀態之傳導性影響的延伸結構重疊。
如此，施加電壓，例如是高編程電壓於端點(例如是通道電晶體的區域406)的電路可提供偏壓給跨置導體。在本實施 例中，通道電晶體係可施加偏壓於跨置導體的電路，以易於對電荷被捕捉於絕緣材料的電晶體產生補償效果(offset effect)。此外，當電晶體開啟時，可選擇性地施加偏壓。由於前述元件是在不需中間裝置的情況下去電性連接且被動地連接於輸出導體，因此不需額外電路去施加偏壓於跨置電路。其它實施例中，可使用被動或主動傳導路徑電性連接裝置的跨置導體與輸出導體。
第5圖繪示記憶體陣列的數個區塊501至503的示意圖。區塊501包括X-DEC電路510-1、位準偏移器511-1、區域字元線驅動器512-1，其中通道電晶體具有跨置導體及一延伸通過數個記憶胞的一子陣列513-1的區域字元線組514-1。區塊502包括X-DEC電路510-2、位準偏移器511-2、區域字元線驅動器512-2，其中通道電晶體具有跨置導體及一延伸通過數個記憶胞的一子陣列513-2的區域字元線組514-2。區塊503包括X-DEC電路510-3、位準偏移器511-3、區域字元線驅動器512-3，其中通道電晶體具有跨置導體及一延伸通過數個記憶胞的一子陣列513-3的區域字元線組514-3。
整體字元線520產生整體字元線組521的字元線電壓，其中整體字元線組521經過陣列延伸至區域字元線驅動器512-1、512-2、521-3、一配置於陣列之一行(column)的區塊組或一以需求配置的區塊組。X-DEC電路(如510-3)接收來自於整合電路之區塊解譯器的區塊選擇訊號X-SEL，且控制數條整體字元線至數個選擇區塊的連接。
位準偏移器(例如是511-3)用以產生區域字元線裝置的通道電晶體及跨置導體的控制訊號，使通道電晶體的閘極電壓相對字元線電壓來說是足夠高，其中字元線電壓施加於整體字元線以開啟被選擇區塊的通道電晶體，而跨置導體的偏壓足以壓制通道電晶體因為非預期捕捉電荷的空乏。
位準偏移器回應X-DEC電路，能提供對通道電晶體及對跨置導體二者的控制訊號。在此實施例中，當通道電晶體開啟，偏壓被選擇性地施加，以開啟及關閉通道電晶體並施加位勢(potential)VA於跨置導體。在一些實施例中，當通道電晶體關閉，降低施加於跨置導體的位勢。或者，在一些情況下，跨置導體可左邊浮動(left in floating condition)。在另一實施例中，無論記憶體陣列何時使用，位勢VA可施加於跨置導體，不受解譯的限制。
此外，施加於跨置導體的位勢VA可以是常數。在其它實施例中，位勢VA可隨著時間或使用區域字元線執行操作的類型而改變。
在其它實施例中，根據特定實施例的佈局，作為施加偏壓位勢VA的電路可不受位準偏移器所限制，且設於所選擇之位置的整合電路。
在一些實施例中，例如是在快閃記憶體，在編程或抹除操作過程中，字元線電壓可超過20伏特或更大。在此實施例中，位準偏移器耦接於充電幫浦(charge pump)或其它高電壓源，以產生例如是5伏特或高於字元線電壓或高於25伏特的選 擇訊號。因此，作為區域字元線的通道電晶體具有足夠高的損壞電壓，以在這樣高電壓中可靠地操作。
第6圖繪示包括記憶體陣列610的整合電路605，其中整合電路605包括數個記憶胞的數個區塊，各區塊包括具有數條區域字元線的數個記憶胞的一子陣列。本實施例之數個區塊包括或耦接於區域字元線選擇電晶體及跨置導體，其中跨置導體配置成可減少由於熱載子壓力而產生的非預期捕捉電荷的影響。
字元線與區塊解譯器611驅動整體字元線及區塊解譯線(整個為612)，且配置於記憶體陣列610。整體字元線提供字元線電壓給被區塊解譯線選擇之區塊的區域字元線。在本實施例中，各區塊包括電路，以使用設於區域字元線的字元線驅動器的通道電晶體，連接整體字元線與對應的區域字元線。
行解譯器613耦接於數條整體位元線614以從記憶體陣列610讀取資料及寫入資料於記憶體陣列610，其中整體位元線614沿記憶體陣列610的數行延伸。本實施例中，匯排流(Bus)615的位址提供給解譯器611及解譯器613，其包括至少一緩衝器(buffer)及輔助電路，且透過資料線617耦接於解譯器613。
頁面緩衝電路616可透過線623耦接輸入/輸出電路及其它資料源內部或外部(整體稱為“其它電路”624)至整合電路605，例如是一般目的處理器或特定目的應用電路，或一模組的組合，其中模組係提供受到記憶體陣列610支援的系統晶片(system-on-a-chip)。
在如第6圖實施例中，控制邏輯619控制供應電壓的應用或提供於偏壓供應電路620，其中控制電壓透過電壓供應或產生或提供，供應電壓的應用例如是讀取、抹除、改變及編程電壓，包括作用於整體字元線、位元線、區塊選擇線及其它用於存取儲存有資料之陣列的記憶胞偏壓點的電壓。提供給跨置導體的電壓應用也受控於一電路，其可以是控制邏輯619的一部分，如第6圖之實施例所示。施加於跨置導體的電壓可使用整合電路605之偏壓供應電路620產生。
第7圖繪示3D整合電路裝置的記憶胞區塊的示意圖。記憶胞區塊提供包括數個記憶胞的一子陣列(例如是第6圖之陣列610)的一區塊，且適合於應用在一類似第6圖的產品。
第7圖之裝置包括數個主動條紋的數個堆疊，其中此些主動條紋作為數條NAND的通道線，且與數條絕緣條紋交錯。絕緣材料從主動條紋圖示移除，以露出額外結構。例如，絕緣條紋從數個堆疊的數個主動條紋移除，且從數個主動條紋的堆疊移除。此結構的一些細部是，一實施例之3D記憶體陣列可製作於半導體基板，並與基板(未繪示)的周邊電路結合，且包括區域字元線裝置及一用以連接區域字元線與區域字元線裝置(以區塊130表示)的扇出(fanout)結構，區域字元線裝置具有高電壓通道電晶體，其中高電壓通道電晶體具有如本文所述之跨置導體。
如第7圖所示，多層陣列形成於絕緣層，且包括數條共接於(conformal with)數個堆疊的區域字元線125-1至 125-N。區域字元線延伸至結構130，來自於整體字元線的字元線電壓施加於區塊中對應的區域字元線，其中區塊係使用具有跨置導體的通道電晶體施加偏壓以抵銷非預期捕捉電荷的影響。
數個堆疊包括位於多層平面的主動條紋112、113、114及115。在同一平面的數條主動條紋係透過接觸墊(如102B)彼此電性耦接。
包括接觸墊112A、113A、114A及115A作為例如是數個堆疊之主動條紋112、113、114及115的端部。如圖所示，此些接觸墊112A、113A、114A及115A電性連接於不同位元線，以連接解譯電路與陣列的數個選擇平面。接觸墊112A、113A、114A及115A可於數個堆疊定義的同時圖案化。
包括接觸墊102B、103B、104B及105B作為例如是數個堆疊之主動條紋102、103、104及105的端部。如圖所示，中介層連接件172、173、174、175電性連接接觸墊102B、103B、104B及105B與金屬層中不同位元線，其中金屬層例如是用以連接解譯電路與陣列之數個選擇平面的金屬層ML3。接觸墊102B、103B、104B及105B可於定義數個堆疊的同時圖案化。
在本實施例中，任一主動條紋耦接於接觸墊112A、113A、114A及115A的堆疊或接觸墊102B、103B、104B及105B的堆疊，而非同時耦接於二者。接觸墊112A、113A、114A及115A的堆疊可經由SSL閘極結構119、接地選擇線(GSL)126、區域字元線125-1至125-N、接地選擇線127，作為主動條紋112、113、 114及115的堆疊的一端，且作為源極線128的另一端。主動條紋112、113、114及115的堆疊未觸及接觸墊102B、103B、104B及105B。
接觸墊102、103B、104B及105B可經由SSL閘極結構109、接地選擇線127、區域字元線125-1至125-N、接地選擇線126，作為主動條紋102、103、104及105的一端，且作為源極線(被圖示其它結構遮住)的另一端。主動條紋112A、113A、114A及115A的堆疊未觸及接觸墊102、103、104及105。
記憶材料的一層設於位在主動條紋112至115及102至105的數個平面與數個區域字元線125-1至125-N之間的數個交叉點的數個介面區(interface region)。特別地，記憶材料的一層形成於數個堆疊之數條主動條紋的側壁。類似區域字元線，接地選擇線126及127共接於數個堆疊。
數個接觸墊作為本實施例之各主動條紋堆疊的端部，且作為源極線的另一端。例如，接觸墊112、113、114及115作為數條主動條紋112、113、114及115的堆疊的端部，且作為源極線128的另一端。在圖示的鄰近端，接觸墊102B、103B、104B及105B作為數個主動條紋的各其餘堆疊的端部，而一另外的源極線作為數個主動條紋的各其餘堆疊的端部。在圖示的遠端，接觸墊112A、113A、114A及115A作為數個主動條紋的各其餘堆疊的端部，而一另外的源極線作為數個主動條紋的各其餘堆疊的端部。
數條位元線及數個條紋選擇閘極結構形成於金屬層ML1、ML2及ML3。位元線耦接於一平面解譯器(未繪示)。條紋選擇閘極結構耦接於一條紋選擇線解譯器(未繪示)。
接地選擇線126及127可於定義區域字元線125-1至125-N的同一步驟圖案化。在一些實施例中，一接地選擇線解譯器可包括具有跨置導體的通道電晶體。接地選擇裝置形成於數個堆疊之數個表面與接地選擇線126及127之間的數個交叉點。SSL閘極結構119及109可於定義區域字元線125-1至125-N的同一步驟圖案化。在一些實施例，條紋選擇線解譯器可包括具有跨置導體的通道電晶體。條紋選擇裝置形成於數個堆疊之數個表面與條紋選擇(SSL)閘極結構119及109之間的數個交叉點。裝置耦接於用以選擇陣列之特定堆疊內的條紋的解譯電路。
雖然第7圖之子陣列係一適以使用本文技術以連接整體字元線與區域字元線的3D NAND結構的數個快閃記憶胞的一區塊，然也可使用其它包括3D垂直閘極結構、3D垂直通道結構、2D陣列、NOR結構的陣列、AND結構的陣列及其它記憶體結構。此外，也可使用其它記憶胞技術，包括所有適以配置於具有如本文所述之區域字元線的區塊的揮發性或非揮發性記憶體的種類。
一具有跨置導體的通道電晶體的製造方法包括形成一具有閘極、通道及源極/汲極端的電晶體。在絕緣材料電性隔離跨置導體與源極/汲極端下，跨置導體設於源極/汲極端的上方。 電路形成於且連接跨置導體，以施加一傾向抵消電場的偏壓，其中電場由被捕捉於絕緣材料的電荷所引起。此外，電路可被提供而連接於電晶體的閘極，以提供一閘極電壓，以選擇性地開啟及關閉電晶體。
一操作電晶體的方法包括提供一閘極電壓以選擇性地控制從電晶體之輸入側源極/汲極端至輸出側源極/汲極端的電壓的傳輸，且包括例如是使用一跨置導體提供一輸出側源極/汲極端上方的電場，其中電場傾向抵消一由被捕捉於輸出側源極/汲極端上方之絕緣材料內之電荷所產生的電場。
本文的電晶體結構，包括跨置導體，且適以用於如上所述之高密度記憶體的區域字元線驅動器。此外，電晶體結構可配置於其它環境，包括非預期電荷會影響電晶體之驅動力的低電壓及高電壓的應用中。
隨著用以施加偏壓於跨置導體之電路的設計，本文的技術可與圖案化金屬層的佈局的簡單修改結合。本技術的配置係低成本且低佈局損失。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧電晶體
201‧‧‧閘極
202-1、203-1‧‧‧輕度摻雜區
202-2、203-2‧‧‧重度摻雜區
204‧‧‧半導體
205‧‧‧絕緣填充物
206‧‧‧第一間隔物
207‧‧‧第二間隔物
208、209‧‧‧導體
210‧‧‧非預期捕捉電荷
214‧‧‧閘極介電層
220、222‧‧‧跨置導體
221、223、225‧‧‧線
224‧‧‧觸點

Claims (26)

  1. 一種記憶體裝置，包括：一通道電晶體，具有一閘極、一通道及一第一源極/汲極端；一跨置導體(fly-over conductor)，設於該第一源極/汲極端上方，且與該第一源極/汲極端隔離，且透過一絕緣材料與該閘極隔離；一字元線，連接於該第一源極/汲極端；複數個記憶胞，耦接於該字元線；以及一電路，連接於該跨置導體，以施加一偏壓，而傾向產生該通道電晶體的電荷被捕捉於該絕緣材料的補償效果。
  2. 如申請專利範圍第1項所述之記憶體裝置，包括：一輸出導體，連接於該第一源極/汲極端；其中，該跨置導體電性連接於該輸出導體。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中當該通道電晶體開啟時，連接於該跨置導體的該電路選擇性地施加該偏壓。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該通道電晶體包括：一第二源極/汲極端； 其中，當該通道電晶體開啟時，連接於該第二源極/汲極端的一電路施加一電壓，以透過該通道電晶體耦接於該第一源極/汲極端。
  5. 如申請專利範圍第1項所述之記憶體裝置，包括：複數個通道電晶體的一陣列，該陣列包括該通道電晶體，其中該跨置導體設於一圖案，使該跨置導體跨置該陣列中多個該通道電晶體之該些第一源極/汲極端。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中該通道電晶體包括一第二源極/汲極端，且更包括：一記憶體陣列，具有複數條整體字元線及複數條區域字元線；以及一電路，當該通道電晶體開啟時，連接於該第二源極/汲極端的該電路施加一電壓，以耦接該第一源極/汲極端，該第一源極/汲極端電性連接於該陣列的該些區域字元線之一者，且該第二源極/汲極端電性連接於該陣列的該些整體字元線之一者。
  7. 如申請專利範圍第1項所述之記憶體裝置，包括一第一圖案導體層及一第二圖案導體層，該第一圖案導體層包括該閘極，該第二圖案導體層包括一連接於該第一源極/汲極端的一第一線；其中，該跨置導體係該第二圖案導體層的一第二線，該第二 圖案導體層包括一設於該第一線與該通道電晶體之該閘極之間的區段。
  8. 如申請專利範圍第1項所述之記憶體裝置，包括位於該第一源極/汲極端上方複數個跨置導體，且該跨置導體透過該絕緣材料與該第一源極/汲極端電性隔離，該電路施加偏壓於多個該跨置導體的。
  9. 如申請專利範圍第1項所述之記憶體裝置，包括：一輸出導體，連接於該第一源極/汲極端；其中，該跨置導體被動地電性連接於該輸出導體，且施加一偏壓於該跨置導體的該電路係連接於該輸出導體。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中該閘極包括一側壁結構，且包括一連接於該第一源極/汲極端的輸出導體，其中該跨置導體係該輸出導體的一側向延伸，該側向延伸至少部分重疊於該側壁結構。
  11. 如申請專利範圍第1項所述之記憶體裝置，其中該第一源極/汲極端包括一輕度摻雜區及一重度摻雜區，且包括一連接於該第一源極/汲極端的輸出導體，其中該跨置導體係該輸出導體的一側向延伸，該側向延伸至少部分重疊於該輕度摻雜區。
  12. 一種記憶體裝置，包括：一基板；數個記憶胞的一陣列，設於該基板且包括一列/行線(row/column line)；一通道電晶體，具有一閘極、一第一源極/汲極端、一通道及一第二源極/汲極端，該列/行線電性連接於該第一源極/汲極端；一跨置導體，設於該第一源極/汲極端上方，且與該第一源極/汲極端隔離，且透過一絕緣材料與該閘極隔離；一選擇線，包括或連接於該閘極；一偏壓產生器，施加一偏壓於該跨置導體，以抵銷一由電荷所感應的電場，其中該電荷被捕捉於該絕緣材料；以及一列/行線選擇訊號產生器，產生一連接於該選擇線的選擇訊號。
  13. 如申請專利範圍第12項所述之記憶體裝置，包括包含該通道電晶體之數個通道電晶體，該陣列包括複數個記憶胞的之複數個區塊，該列/行線係複數個區域字元線之一者，其中該些區域字元線設於該些區塊之一者，且該些區域字元線之一些該區域字元線電性連接於該些通道電晶體之對應的一些該通道電晶體。
  14. 如申請專利範圍第13項所述之記憶體裝置，其中該跨置 導體電性連接於該列/行線。
  15. 如申請專利範圍第13項所述之記憶體裝置，包括：一列/行線電壓產生器，連接於該些通道電晶體之多個該通道電晶體的複數個第二源極/汲極區，且產生該些區域字元線中對應之一些的字元線電壓。
  16. 如申請專利範圍第15項所述之記憶體裝置，其中該列/行線電壓產生器包括：一整體字元線驅動器，耦接於該些區塊之一個以上的該些通道電晶體。
  17. 如申請專利範圍第12項所述之記憶體裝置，包括一第一圖案導體層及一第二圖案導體層，該第一圖案導體層包括該閘極，該第二圖案導體層包括一連接於該第一源極/汲極端及該列/行線的一第一線；其中該跨置導體係該第二圖案導體層的一第二線，該第二圖案導體層包括一設於該第一線與該通道電晶體之該閘極之間的區段。
  18. 如申請專利範圍第12項所述之記憶體裝置，包括位於該第一源極/汲極端上方之包含該跨置導體的複數個跨置導體，該跨置導體透過該絕緣材料與該第一源極/汲極端電性隔離，該偏壓產 生器施加偏壓於多個該跨置導體。
  19. 如申請專利範圍第12項所述之記憶體裝置，其中該列/行線選擇訊號產生器包括一位準偏移器(level shifter)，且產生該選擇訊號處於一足夠的電壓位準，以比較該列/行線的一電壓，進而當該列/行線被選擇時開啟該通道電晶體。
  20. 如申請專利範圍第12項所述之記憶體裝置，其中該陣列包括一三維陣列。
  21. 如申請專利範圍第12項所述之記憶體裝置，包括一連接線，該連接線具有一延伸至該列/行線的主軸，且具有一數位佈局特徵(digitated layout feature)，該數位佈局特徵側向地從該主軸及一中介層觸點(interlayer contact)延伸且連接該中介層觸點與該第一源極/汲極端。
  22. 如申請專利範圍第12項所述之記憶體裝置，其中該跨置導體被動地電性連接於該列/行線，且該偏壓產生器連接於該第二源極/汲極端。
  23. 如申請專利範圍第12項所述之記憶體裝置，其中該閘極包括一側壁結構，該跨置導體係該輸出導體的一側向延伸，該側 向延伸至少部分重疊於該側壁結構。
  24. 如申請專利範圍第12項所述之記憶體裝置，其中該第一源極/汲極端包括一輕度摻雜區及一重度摻雜區，其中該跨置導體係該列/行線的一側向延伸，該側向延伸至少部分重疊於該輕度摻雜區。
  25. 一種記憶體裝置的製造方法，包括：形成一通道電晶體，其中該通道電晶體具有一閘極、一通道及一源極/汲極端；形成一字元線，該字元線連接於該第一源極/汲極端；形成複數個記憶胞，該些記憶胞耦接於該字元線；形成一跨置導體於該源極/汲極端上方，其中該跨置導體透過一絕緣材料與該源極/汲極端電性隔離；以及形成一電路連接該跨置導體，以施加一偏壓，而傾向抵銷一由電荷所感應出的電場，其中該電荷被捕捉於該絕緣材料。
  26. 一種通道電晶體的操作方法，包括：施加一閘極電壓，以選擇性地控制從一通道電晶體之一輸入側源極/汲極端至一輸出側源極/汲極端的電壓傳輸；以及感應一電場於該輸出側源極/汲極端上方，以傾向抵銷一由電荷所感應的電場，其中該電荷被捕捉於位於該輸出側源極/汲極端 上方的該絕緣材料。
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