TWI575667B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI575667B
TWI575667B TW104138905A TW104138905A TWI575667B TW I575667 B TWI575667 B TW I575667B TW 104138905 A TW104138905 A TW 104138905A TW 104138905 A TW104138905 A TW 104138905A TW I575667 B TWI575667 B TW I575667B
Authority
TW
Taiwan
Prior art keywords
noise
capacitor
circuit
semiconductor device
absorption path
Prior art date
Application number
TW104138905A
Other languages
English (en)
Other versions
TW201705380A (zh
Inventor
周碩君
黃崎峰
陳家忠
其翔 梁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201705380A publication Critical patent/TW201705380A/zh
Application granted granted Critical
Publication of TWI575667B publication Critical patent/TWI575667B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Soundproofing, Sound Blocking, And Sound Damping (AREA)

Description

半導體裝置
本揭露係關於一種半導體裝置，更詳細地說，本發明係為一種具有密封環(seal ring)結構的半導體裝置。
在單一半導體晶粒(die)中包括數位區塊與類比/射頻(RF)區塊的混合信號積體電路(IC)常被廣泛使用。隨著IC速度的增加，密封環常被整合於半導體晶粒，以降低RF干擾以及信號交互耦合。然而，類比/射頻區塊對於雜訊的干擾較為敏感，這些雜訊是由其他區塊所產生並且藉由密封環而耦合。因此，需要促進雜訊敏感區塊的雜訊抵抗能力。
本揭露提供了一種半導體裝置。此半導體裝置包括一密封環以及一雜訊吸收電路。雜訊吸收電路電性連接於密封環和接地墊之間。雜訊吸收電路包括至少一電容與至少一電感。
本揭露提供了一種半導體裝置。此半導體裝置包括一密封環以及一雜訊吸收電路。雜訊吸收電路電性連接於密封環和一接地墊之間。雜訊吸收電路包括至少一電容與至少一電感，以形成一第一雜訊吸收路徑、一第二雜訊吸收路徑以及一第三雜訊吸收路徑。
本揭露提供了一種半導體裝置的製造方法。此製 造方法包括下列步驟：基於預定頻帶或預定陷波頻率，選擇雜訊吸收電路的至少一電感與至少一電容的數值，藉由雜訊吸收電路的品質因子設計電感與電容的品質因子，連結電感與電容至密封環與接地墊，以及決定半導體裝置是否符合隔絕準則。
本揭露提供了一種半導體系統。此半導體系統，包括一主要電路、一密封環以及一雜訊吸收電路。密封環環繞該主要電路。雜訊吸收電路電性連接於密封環和一接地墊之間。雜訊吸收電路包括至少一電容與至少一電感，並且接地墊覆蓋上述至少一電容與至少一電感。
由於上述電容與電感提供了複數個雜訊吸收路徑，用以吸收不同頻率的雜訊。因此，本揭露之半導體裝置提供了寬廣頻率範圍的良好的雜訊抵抗能力。藉由使用本揭露的半導體裝置，能夠防止雜訊敏感電路受到各種頻率之雜訊的干擾與影響。相較於傳統的密封環，本揭露之雜訊吸收路徑能夠在較廣的頻率範圍提供更佳的抗雜訊能力。
10‧‧‧半導體系統
100‧‧‧半導體裝置
110‧‧‧密封環
120‧‧‧雜訊吸收電路
200‧‧‧主要電路
210‧‧‧雜訊電路
220‧‧‧雜訊敏感電路
260‧‧‧接地墊
260A‧‧‧連接窗
271‧‧‧電感
281、282‧‧‧電容
290‧‧‧電阻
300‧‧‧組合隔絕區域
d1‧‧‧距離
P1‧‧‧第一雜訊吸收路徑
P2‧‧‧第二雜訊吸收路徑
P3‧‧‧第三雜訊吸收路徑
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖為本實施例所提供之半導體裝置之俯視圖；第2A~2C圖為本實施例所提供之半導體裝置之俯視圖；第3A圖為本實施例所提供之接地墊之俯視圖；第3B圖為本實施例所提供之雜訊吸收電路之電容與電感 的俯視圖；第3C圖為本實施例所提供之雜訊吸收電路之電容的俯視圖；第4圖為本實施例所提供之雜訊與頻率之示意圖；第5圖為本實施例所提供之製造半導體裝置之流程圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
本揭露提供一種半導體裝置，此半導體裝置包括密封環以及雜訊吸收電路，雜訊吸收電路連接於密封環以及接地墊之間。雜訊吸收電路包括至少一電感與至少一電容，以提供至少一雜訊吸收路徑。基於實驗結果，相較於傳統的密封環，由於雜訊吸收路徑的緣故，本揭露提供了在更廣的頻帶中具有更好的雜訊抵抗能力。
因為電容與電感主要配置於接地墊之下，因此本揭露的半導體裝置提供了較具彈性的設計以及較小的面積需求。此外，本揭露不限制電感與電容的數量。電感與電容的數量與配置可由雜訊頻率和品質因子來決定。再者，將串聯的電感和電容靠近雜訊敏感元件，也能提供相同的益處。
第1圖為本實施例所提供之半導體裝置100之俯視圖。如第1圖所示，半導體系統10包括半導體裝置100與主要電路200。半導體裝置100包括密封環110和雜訊吸收電路120。主要電路200包括雜訊電路210、雜訊敏感電路220與接地墊260。詳細而言，雜訊電路210可以是數位電路，雜訊敏感電路可以是類比/射頻電路。在其他實施例中，主要電路200也可包括其他電路與電子元件。
此外，主要電路200被密封環110所環繞，並且組合隔絕區域300配置於密封環110和主要電路200之間以作為緩衝區。詳細而言，密封環110環繞著包括雜訊電路210與雜訊敏感電路220的主要電路200。密封環110被用來防止主要電路200受到破壞。
在一些實施例中，雜訊吸收電路120包括至少一電 容與至少一電感，並且雜訊吸收電路主要配置於接地墊260之下。第2A圖為一些實施例所提供之半導體裝置100之俯視圖。如第2A圖所示，雜訊吸收電路120包括串聯的電感271與電容281。電感271與電容281連接於接地墊260與密封環110之間。
要注意的是，電感271與電容281直接配置於接地墊260之下。接地墊260直接覆蓋電感271與電容281。如果電感271和電容281配置於組合隔絕區域300，將會佔用一些區域，而增加半導體系統10的尺寸。因為主要電路200原本就配置了接地墊260，在接地墊260之下配置電感271和電容281的方法提供了較具彈性的設計以及較小的面積需求。
第2B圖為一些實施例所提供之半導體裝置100之另一俯視圖。雜訊吸收電路120更包括電容282。電容282也直接配置於接地墊260之下。在此實施例中，雜訊吸收電路120包括電感271與電容281以形成第一雜訊吸收路徑P1，以及包括電容282以形成第二雜訊吸收路徑P2。第一雜訊吸收路徑P1與第二雜訊吸收路徑P2係用以吸收雜訊電路210所產生的干擾雜訊。
再者，第三雜訊吸收路徑P3為電性短路，在接地墊260與密封環110之間沒有配置任何電子元件。第三雜訊吸收路徑P3電性連接於接地墊260和密封環110之間，並且被用以吸收雜訊電路210所產生的干擾雜訊。換言之，雜訊吸收電路120提供了三條不同的雜訊吸收路徑P1、P2與P3。如第2B圖所示，第一雜訊吸收路徑P1、第二雜訊吸收路徑P2和第三雜訊吸收路徑P3為並聯配置。
由於三條雜訊吸收路徑P1、P2與P3連接於接地墊260，因此它們為低阻抗路徑。因此，當干擾雜訊由雜訊電路210所產生，並且沿著密封環110傳送時，因為雜訊吸收電路的低阻抗路徑，干擾雜訊會穿越雜訊吸收電路120。然後，干擾雜訊會被驅散到接地墊260。換言之，干擾雜訊會被雜訊吸收電路120所接收。
在第2B圖的實施例中，雜訊吸收電路120靠近雜訊敏感電路220，以防止雜訊敏感電路220受到雜訊的干擾。然而，雜訊吸收電路120的位置可配合接地墊260而調整。舉例而言，雜訊吸收電路120可配置於雜訊電路210與雜訊敏感電路220之間。此外，雜訊吸收電路120的數量是可以改變的。在一實施例中，半導體裝置可包括兩個雜訊吸收電路，並且雜訊敏感電路220配置在兩個雜訊吸收電路之間。
詳細而言，第一雜訊吸收路徑P1的阻抗如下所示：
第二雜訊吸收路徑P2的阻抗如下所示：
第三雜訊吸收路徑P3的阻抗如下所示：Z=j．ω．L
要注意的是，為了降低雜訊吸收路徑的阻抗，可調整電容與電感的尺寸、材料與結構。此外，也可增加其他電子元件例 如電阻、電容與電感，以得到適合半導體裝置100的阻抗。
在一些實施例中，電感271與電容281所形成的第一雜訊吸收路徑P1係用以吸收中頻的雜訊。電容282所形成的第二雜訊吸收路徑P2係用以吸收高頻的雜訊。第三雜訊吸收路徑P3係用以吸收低頻的雜訊。因此，本揭露的半導體裝置100在寬廣的頻率範圍提供良好的雜訊抵抗能力，而不只是在特定頻率。使用本揭露之半導體裝置100，可防止雜訊敏感電路220受到各種頻率之雜訊的干擾或影響。
第2C圖為本實施例所提供之半導體裝置100之另一俯視圖。雜訊吸收電路120更包括電阻290。電阻290配置於組合隔絕區域300並且串聯三個雜訊吸收路徑。在此實施例中，雜訊吸收電路120的多數電子元件配置於接地墊260之下，雜訊吸收電路120的多數電子元件配置於組合隔絕區域300。因此，雜訊吸收電路120提供更彈性的設計並占用較少的面積。
要注意的是，電阻290的配置係用以說明而非限制。舉例而言，電阻290可配置於電感271與電容281之間。電子元件的數量與配置可依據半導體系統10的頻率雜訊與品質因子來調整。
第3A圖為本實施例所提供之接地墊260之俯視圖。在此實施例中，接地墊260包括複數個連接窗260A直接連接密封環110。因此，提供了電性短路的路徑(第三雜訊吸收路徑P3)，並且第三雜訊吸收路徑P3主要配置於接地墊260之內。要注意的是，降低接地墊260與密封環110之間的距離可降低阻抗。
第3B圖為本實施例所提供之雜訊吸收電路120之 第一雜訊吸收路徑P1的電容281與電感271的俯視圖。依據第2B圖的實施例，電感271直接連接密封環110。電感與電容可以是各種類型的結構例如螺旋結構、蜿蜒結構以及渦漩結構。
第3C圖為本實施例所提供之雜訊吸收電路120的第二雜訊吸收路徑P2之電容282的俯視圖。電容282可以為金屬-氧化物-金屬(MOM)的結構或是金屬-結緣體-金屬(MIM)的結構。MOM結構的電容可以是多金屬層在垂直後端線(BEOL)堆疊以內金屬介電質所形成的指叉式電容。此外，MIM結構的電容可以是兩層金屬以薄的高K介電質加以分開所形成的平行板之電容。
在一些實施例中，第一雜訊吸收路徑P1與第二雜訊吸收路徑P2主要配置於接地墊260之下的不同層。詳細而言，接地墊260包括第三雜訊吸收路徑P3。包含第一雜訊吸收路徑P1之電感271與電容281的層直接配置於接地墊260之下。換言之，接地墊260之層直接覆蓋電感271與電容281。再者，包含第二雜訊吸收路徑P2之電容282的層直接配置於第一雜訊吸收路徑P1的層之下。換言之，電感271與電容281的層直接覆蓋電容282之層。
在另一實施例中，包含第二雜訊吸收路徑P2之電容282的層係配置於包含第三雜訊吸收路徑P3之接地墊260的下方。換言之，接地墊260之層直接覆蓋電容282之層。再者，包含第一雜訊吸收路徑P1之電感271與電容281的層配置於第二雜訊吸收路徑P2之層的下方。換言之，電容282之層直接覆蓋電感271與電容281之層。
要注意的是，電容282之層的面積、電感271與電容281之層的面積、以及接地墊260之層的面積大約相等。電容282之層、以及電感271與電容281之層直接配置於接地墊260之層的下方。因此，雜訊吸收電路120的區域主要在接地墊區域之內。雜訊吸收電路120就不會額外占用主要電路200的其他區域或其他面積。
此外，如第3C圖所示，兩層金屬之間的距離為d1。因為第一雜訊吸收路徑P1和第二雜訊吸收路徑P2主要配置在接地墊260之下的不同層，它們與接地墊260具有類似的面積。因此，由於接地墊260之故，可能不會因為電容282而改變面積。然而，可增加或減少距離d1以調整電容282的電容值。
第4圖為本實施例所提供之雜訊與頻率之示意圖。曲線CA對應傳統密封環之實施例，曲線CB對應第2A圖所示之半導體裝置100的實施例，曲線CC對應第2B圖所示之半導體裝置100的實施例。如第4圖所示，對於曲線CA而言，在所有的頻率中，雜訊敏感電路220的雜訊都大於-50dB。相較於曲線CA，當頻率低於17.5HGz時，曲線B具有較低的雜訊。雜訊吸收電路120吸收了頻率低於17.5HGz時的雜訊。然而，如第4圖的曲線CB所示，在高頻時雜訊並未進一步減少。雜訊敏感電路220仍然受到高頻雜訊的干擾。
如第4圖所示，曲線CC顯示了幾乎在所有頻率中，雜訊都降低了並且低於曲線CA與CB。這是因為第2B圖之實施例所提供的三條雜訊吸收路徑P1、P2與P3。本揭露之半導體裝置100的三條雜訊吸收路徑P1、P2與P3覆蓋了低頻帶、中頻帶 與高頻帶。再者，如第4圖所示，雜訊在陷波頻率(notch frequency)NF突然下降。在一些實施例中，陷波頻率係由調整雜訊吸收電路120之電子元件的配置與數值來決定。
第5圖為本實施例所提供之製造半導體裝置100之流程圖。在步驟S502，基於預定頻帶或預定陷波頻率，選擇雜訊吸收電路120的至少一電感與至少一電容的數值。在步驟S504，藉由雜訊吸收電路120的品質因子設計電感與電容的品質因子。然後，如步驟S506所示，連結電感與電容至密封環110與接地墊260。電感與電容可配置為各種型式，以形成寬廣頻率範圍的雜訊所需之雜訊吸收路徑。
然後，在步驟S508，決定半導體裝置100是否符合隔絕準則。如果半導體裝置100符合隔絕準則，則完成半導體裝置100的製作流程。如果半導體裝置100並未符合隔絕準則，再次執行步驟S502，基於預定頻帶或預定陷波頻率再次選擇雜訊吸收電路120的至少一電感與至少一電容的數值，或是再次執行步驟S504，藉由雜訊吸收電路120的品質因子再次設計電感與電容的品質因子。
半導體裝置100包括密封環110與雜訊吸收電路120。雜訊吸收電路120連接於密封環110與接地墊260之間，並且包括至少一電感和至少一電容以提供至少一雜訊吸收路徑。因為接地墊260原本就已經配置於主要電路200，在接地墊260之下配置電感與電容的方法，提供了較具彈性的設計與較少的面積需求。
此外，上述電容與電感提供了複數個雜訊吸收路 徑，用以吸收不同頻率的雜訊。因此，本揭露之半導體裝置100提供了寬廣頻率範圍的良好的雜訊抵抗能力。藉由使用本揭露的半導體裝置100，能夠防止雜訊敏感電路220受到各種頻率之雜訊的干擾與影響。依據第4圖所示的實驗結果，相較於傳統的密封環，本揭露之雜訊吸收路徑能夠在較廣的頻率範圍提供更佳的抗雜訊能力。
依據一實驗的實施例，提供了一種半導體裝置。此半導體裝置包括一密封環以及一雜訊吸收電路。雜訊吸收電路電性連接於密封環和接地墊之間。雜訊吸收電路包括至少一電容與至少一電感。
依據一實驗的實施例，提供了一種半導體裝置。此半導體裝置包括一密封環以及一雜訊吸收電路。雜訊吸收電路電性連接於密封環和一接地墊之間。雜訊吸收電路包括至少一電容與至少一電感，以形成一第一雜訊吸收路徑、一第二雜訊吸收路徑以及一第三雜訊吸收路徑。
依據一實驗的實施例，提供了一種半導體裝置的製造方法。此製造方法包括下列步驟：基於預定頻帶或預定陷波頻率，選擇雜訊吸收電路的至少一電感與至少一電容的數值，藉由雜訊吸收電路的品質因子設計電感與電容的品質因子，連結電感與電容至密封環與接地墊，以及決定半導體裝置是否符合隔絕準則。
依據一實驗的實施例，提供了一種半導體系統。此半導體系統，包括一主要電路、一密封環以及一雜訊吸收電路。密封環環繞該主要電路。雜訊吸收電路電性連接於密封環 和一接地墊之間。雜訊吸收電路包括至少一電容與至少一電感，並且接地墊覆蓋上述至少一電容與至少一電感。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10‧‧‧半導體系統
100‧‧‧半導體裝置
110‧‧‧密封環
120‧‧‧雜訊吸收電路
200‧‧‧主要電路
210‧‧‧雜訊電路
220‧‧‧雜訊敏感電路
260‧‧‧接地墊
271‧‧‧電感
281、282‧‧‧電容
290‧‧‧電阻
300‧‧‧組合隔絕區域
P1‧‧‧第一雜訊吸收路徑
P2‧‧‧第二雜訊吸收路徑
P3‧‧‧第三雜訊吸收路徑

Claims (10)

  1. 一種半導體裝置，包括：一密封環；以及一雜訊吸收電路，電性連接於該密封環和一接地墊之間，其中該雜訊吸收電路包括至少一電容與至少一電感。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該至少一電容包括一第一電容與一第二電容，該至少一電感包括一第一電感，該第一電容與該第一電感為串聯以形成該雜訊吸收電路之一第一雜訊吸收路徑，該第二電容形成該雜訊吸收電路之一第二雜訊吸收路徑。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該雜訊吸收電路更包括一第三雜訊吸收路徑，該第三雜訊吸收路徑為該接地墊與該密封環之間的電性接地。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第一雜訊吸收路徑、該第二雜訊吸收路徑與該第三雜訊吸收路徑被配置為並聯。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該第一雜訊吸收路徑係用以吸收中頻雜訊，該第二雜訊吸收路徑係用以吸收高頻雜訊，該第三雜訊吸收路徑係用以吸收低頻雜訊。
  6. 如申請專利範圍第3項所述之半導體裝置，其中該第一雜訊吸收路徑與該第二雜訊吸收路徑主要配置於該接地墊之下的不同層，並且該第三雜訊吸收路徑主要配置於該接地墊。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該密封環環繞該雜訊吸收電路以及一主要電路，該主要電路包括一雜訊電路以及一雜訊敏感電路，該雜訊吸收電路靠近該雜訊敏感電路。
  8. 如申請專利範圍第7項所述之半導體裝置，其中一組合隔絕區域配置於該主要電路以及該密封環之間，並且該至少一電容與該至少一電感之中的沒有被配置於該接地墊之下的部分，是配置於該組合隔絕區域。
  9. 一種半導體裝置，包括：一密封環；以及一雜訊吸收電路，電性連接於該密封環和一接地墊之間，其中該雜訊吸收電路包括至少一電容與至少一電感，以形成一第一雜訊吸收路徑、一第二雜訊吸收路徑以及一第三雜訊吸收路徑。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該至少一電容包括一第一電容與一第二電容，該至少一電感包括一第一電感，該第一電容與該第一電感為串聯以形成該雜訊吸收電路之一第一雜訊吸收路徑，該第二電容形成該雜訊吸收電路之一第二雜訊吸收路徑。
TW104138905A 2015-07-16 2015-11-24 半導體裝置 TWI575667B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/801,036 US9824985B2 (en) 2015-07-16 2015-07-16 Semiconductor device and semiconductor system

Publications (2)

Publication Number Publication Date
TW201705380A TW201705380A (zh) 2017-02-01
TWI575667B true TWI575667B (zh) 2017-03-21

Family

ID=57775839

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138905A TWI575667B (zh) 2015-07-16 2015-11-24 半導體裝置

Country Status (3)

Country Link
US (1) US9824985B2 (zh)
CN (1) CN106356363B (zh)
TW (1) TWI575667B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020237683A1 (zh) 2019-05-31 2020-12-03 华为技术有限公司 一种检测芯片裂缝的装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214798A1 (en) * 2005-03-28 2006-09-28 Chih-Hsin Wang Semiconductor structure with RF element
TW200810080A (en) * 2006-08-14 2008-02-16 United Microelectronics Corp Conductive shielding pattern and semiconductor structure with inductor device
TW200843026A (en) * 2007-04-16 2008-11-01 United Microelectronics Corp High-voltage radio-frequency power device
TW201030827A (en) * 2009-02-06 2010-08-16 United Microelectronics Corp Die seal ring
US20100230822A1 (en) * 2009-03-13 2010-09-16 Stats Chippac, Ltd. Semiconductor Die and Method of Forming Noise Absorbing Regions Between THVS in Peripheral Region of the Die
TW201405752A (zh) * 2012-07-31 2014-02-01 Taiwan Semiconductor Mfg 積體電路、使用於積體電路之雙層密封環及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943063B2 (en) 2001-11-20 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. RF seal ring structure
US7893459B2 (en) 2007-04-10 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structures with reduced moisture-induced reliability degradation
US8242586B2 (en) 2008-09-09 2012-08-14 Mediatek Inc. Integrated circuit chip with seal ring structure
US7898056B1 (en) * 2008-12-09 2011-03-01 Alvand Technology, Inc. Seal ring for reducing noise coupling within a system-on-a-chip (SoC)
KR100976813B1 (ko) * 2010-04-23 2010-08-20 옵토팩 주식회사 전자 소자 패키지 및 그 제조 방법
US9406626B2 (en) * 2014-05-16 2016-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214798A1 (en) * 2005-03-28 2006-09-28 Chih-Hsin Wang Semiconductor structure with RF element
TW200810080A (en) * 2006-08-14 2008-02-16 United Microelectronics Corp Conductive shielding pattern and semiconductor structure with inductor device
TW200843026A (en) * 2007-04-16 2008-11-01 United Microelectronics Corp High-voltage radio-frequency power device
TW201030827A (en) * 2009-02-06 2010-08-16 United Microelectronics Corp Die seal ring
US20100230822A1 (en) * 2009-03-13 2010-09-16 Stats Chippac, Ltd. Semiconductor Die and Method of Forming Noise Absorbing Regions Between THVS in Peripheral Region of the Die
TW201405752A (zh) * 2012-07-31 2014-02-01 Taiwan Semiconductor Mfg 積體電路、使用於積體電路之雙層密封環及其製造方法

Also Published As

Publication number Publication date
US9824985B2 (en) 2017-11-21
US20170018511A1 (en) 2017-01-19
CN106356363A (zh) 2017-01-25
CN106356363B (zh) 2019-02-12
TW201705380A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
US6037649A (en) Three-dimension inductor structure in integrated circuit technology
US7312685B1 (en) Symmetrical inductor
US8975979B2 (en) Transformer with bypass capacitor
US9899982B2 (en) On-chip electromagnetic bandgap (EBG) structure for noise suppression
US7382219B1 (en) Inductor structure
US7633368B2 (en) On-chip inductor
US10020251B2 (en) Semiconductor device and method fabricating the same
US10020105B2 (en) Circuit protection device having noise filters
US7724116B2 (en) Symmetrical inductor
JPWO2008090995A1 (ja) インダクタ
JP2007110129A (ja) 集積インダクター
US20190378793A1 (en) Integration of guard ring with passive components
US7489218B2 (en) Inductor structure
US7312683B1 (en) Symmetrical inductor
TWI575667B (zh) 半導體裝置
US6911739B1 (en) Methods and apparatus for improving high frequency input/output performance
US8022805B2 (en) Spiral inductor device
US11881833B2 (en) Radio frequency filtering circuitry on integrated passive die
KR101642758B1 (ko) 반도체장치
CN100442507C (zh) 对称电感元件
US7477125B1 (en) Symmetrical inductor device
US9294064B2 (en) Bandpass filter implementation on a single layer using spiral capacitors
JP2005236033A (ja) 半導体装置
CN109273427B (zh) 集成电路结构、压控振荡器及功率放大器
KR100905370B1 (ko) 고주파 반도체 소자의 인덕터 형성방법