TWI575601B - 用以製備鰭式場效電晶體元件的乾蝕刻設備與方法 - Google Patents

用以製備鰭式場效電晶體元件的乾蝕刻設備與方法 Download PDF

Info

Publication number
TWI575601B
TWI575601B TW104109025A TW104109025A TWI575601B TW I575601 B TWI575601 B TW I575601B TW 104109025 A TW104109025 A TW 104109025A TW 104109025 A TW104109025 A TW 104109025A TW I575601 B TWI575601 B TW I575601B
Authority
TW
Taiwan
Prior art keywords
width
gate
central region
fin
substrate
Prior art date
Application number
TW104109025A
Other languages
English (en)
Other versions
TW201612972A (en
Inventor
陳建穎
程潼文
張哲誠
林志忠
林志翰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201612972A publication Critical patent/TW201612972A/zh
Application granted granted Critical
Publication of TWI575601B publication Critical patent/TWI575601B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Description

用以製備鰭式場效電晶體元件的乾 蝕刻設備與方法
本發明是有關於一種製備鰭式場效電晶體元件的設備與方法。
積體電路(integrated circuit,IC)的製程正經歷快速的成長,在積體電路工業的發展過程中,元件尺寸的縮減使得單一晶圓上的元件密度大幅增加。因此,能製造出比前個世代更小且更複雜的電路。此縮減過程增加了生產效率並降低了製造成本,同時也讓積體電路的製造過程變得更為複雜。
為了解決製程複雜性的增加,必要對積體電路的加工與製造過程進行發展。舉例來說,三維電晶體,例如鰭式場效電晶體(fin-like field-effect transistor,Fin-FET)已被引入以替換平面電晶體。在鰭式場效電晶體的製造過程中,必須進行不斷的改良以滿足特徵尺寸縮減下所需的性能要求。
本發明之一態樣係提供一種製備鰭式場效電晶體元件的方法,包含下列步驟。先形成複數個鰭狀結構於一基板中,其中基板具有一中央區以及一外圍區環繞中央區,再沉積一閘極材料層於此些鰭狀結構上。最後供應一蝕刻氣體蝕刻閘極材料層以形成複數個閘極,其中蝕刻氣體的供應係中央區的流量與外圍區的流量之比值介於0.33至3之間。
根據本發明一或多個實施方式,形成於中央區的閘極以及形成於外圍區的閘極均具有一凹口結構。
根據本發明一或多個實施方式,閘極具有一第一部分位於鰭狀結構上,以及一第二部分於平行投影方向重疊鰭狀結構的側壁。
根據本發明一或多個實施方式,第二部分包含一第一寬度位於第一部分與第二部分的交界處,以及一第二寬度位於閘極的一底部,其中第二寬度小於第一寬度。
根據本發明一或多個實施方式,更包含一第三寬度位於第一寬度與第二寬度之間,其中第三寬度小於第二寬度。
根據本發明一或多個實施方式,蝕刻氣體為溴化氫或氧氣。
本發明之另一態樣係提供一種製備鰭式場效電晶體元件的方法,包含下列步驟。先形成複數個鰭狀結構於一基板中,其中基板具有一中央區以及一外圍區環繞中央區,接著沉積一閘極材料層於此些鰭狀結構上。並使用一蝕 刻氣體蝕刻閘極材料層,其中供應蝕刻氣體於中央區與於外圍區的一流量比值介於0.33至3之間,令使閘極材料層形成具有一預定形狀的複數個閘極,其中預定形狀包含一第一部分位於鰭狀結構上,以及一第二部分於平行投影方向重疊鰭狀結構的側壁。其中,第二部分包含一第一寬度位於第一部分與第二部分之間的一交界處、一第二寬度位於閘極的底部、一第三寬度位於第一寬度與第二寬度之間,其中第三寬度小於第一寬度與第二寬度、以及一第一距離,其為第二寬度與第三寬度之間的距離,且第一距離之數值係由流量比值決定。
根據本發明一或多個實施方式,更包含成長一磊晶結構於鰭狀結構中。
根據本發明一或多個實施方式,磊晶結構與閘極之間的一最接近距離介於約0.5至約10奈米之間。
本發明之另一態樣係提供一種乾蝕刻設備,包含一真空腔室設置以固定一基板,基板則具有一中央區以及一外圍區環繞中央區,且基板包含複數個鰭狀結構,以及一閘極材料層覆蓋此些鰭狀結構;一氣體供應裝置設置以提供一蝕刻氣體至真空腔室中;一控制裝置設置以控制蝕刻氣體於中央區與於外圍區之間的一流量比值介於0.33至3之間;以及一電漿產生裝置設置以自蝕刻氣體形成一電漿,其中電漿蝕刻閘極材料層以形成複數個閘極。
100‧‧‧鰭式場效電晶體元件
110‧‧‧基板
120‧‧‧中央區
130‧‧‧外圍區
122、132、134‧‧‧鰭狀結構
140‧‧‧隔離結構
150‧‧‧閘極氧化物
310‧‧‧閘極材料層
312‧‧‧閘極氧化層
314‧‧‧閘極層
316‧‧‧硬罩幕層
710‧‧‧凹孔
810、820‧‧‧最接近距離
910、930‧‧‧磊晶結構
160、170‧‧‧閘極
161、171‧‧‧第一部分
162、172‧‧‧第二部分
163、173‧‧‧凹口結構
164、174‧‧‧第一寬度
165、175‧‧‧第二寬度
166、176‧‧‧第三寬度
180‧‧‧磊晶結構
182‧‧‧尖角
190‧‧‧硬罩幕
210~260‧‧‧步驟
912、932‧‧‧尖角
920、940‧‧‧最接近距離
1000‧‧‧乾蝕刻設備
1100‧‧‧真空腔室
1120‧‧‧載台
1200‧‧‧氣體供應裝置
1300‧‧‧排氣裝置
1400‧‧‧控制裝置
1500‧‧‧天線
1600‧‧‧電漿產生裝置
1700‧‧‧射頻偏壓功率電源
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之詳細說明如下:第1圖繪示根據本發明部分實施方式之鰭式場效電晶體元件;第2圖為依據本發明部分實施方式之鰭式場效電晶體製備方法的流程圖;第3A至8A圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著A-A剖線的剖視圖;第3B至8B圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著B-B剖線的剖視圖;第6C圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著C-C剖線的剖視圖;第8C圖為第1圖的鰭式場效電晶體元件沿著C-C剖線的剖視圖;第9A圖為本發明之部分實施方式中,第1圖的鰭式場效電晶體元件沿著A-A剖線的剖視圖;第9B圖為本發明之部分實施方式中,第1圖的鰭式場效電晶體元件沿著C-C剖線的剖視圖;以及第10圖繪示本發明部分實施方式之一種乾蝕刻設備的剖視圖。
以下將以圖式及詳細說明清楚說明本發明之精 神,任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後,當可由本發明所教示之技術,加以改變及修飾,其並不脫離本發明之精神與範圍。並為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,熟悉本領域之技術人員應當瞭解到,在本發明部分實施方式中,這些實務上的細節並非必要的,因此不應用以限制本發明。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
此外,相對詞彙,如『下』或『底部』與『上』或『頂部』,用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如,如果一附圖中的裝置被翻轉,元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』,根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地,如果一附圖中的裝置被翻轉,元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』,可以包含『上方』和『上方』兩種方位。
鰭式場效電晶體(fin field-effect transistor,Fin-FET)元件具有一半導體基板,以及一閘極位於鰭狀結構上,且半導體基板(例如:晶圓)包含一中央區以及一外圍區環繞中央區。通常形成於中央區的閘極會具有一凹口結構,而形成於中央區的閘極會殘留一底腳結構。但底腳結構容易刺穿製 備於鰭狀結構中的一磊晶結構,而大幅降低鰭式場效電晶體元件效率。據此,有必要提供一種方法以製備凹口閘極於中央區與邊緣區中。
請參閱第1圖,第1圖繪示根據本發明部分實施方式之鰭式場效電晶體元件。一鰭式場效電晶體元件100包含一基板110,其具有一中央區120以及一外圍區130。在本發明之部分實施例中,基板110為晶圓,而外圍區130環繞中央區120。鰭式場效電晶體元件100具有複數個鰭狀結構122、132與134位於基板110中,且複數個隔離結構140使鄰近的鰭狀結構彼此分離。其中,鰭狀結構122位於中央區120,而鰭狀結構132與134則位於外圍區130。此外,一閘極氧化物150覆蓋此些隔離結構140與鰭狀結構122、132與134的側壁。
一閘極160位於中央區120,閘極160具有位於鰭狀結構122上的一第一部分161,以及於平行投影方向重疊鰭狀結構122之側壁的一第二部分162,其中第二部分162具有一凹口結構163。此外,位於外圍區130的一閘極170具有位於鰭狀結構132與134上的一第一部分171,以及於平行投影方向重疊鰭狀結構132與134之側壁的一第二部分172,其中第二部分172同樣具有一凹口結構163。鰭式場效電晶體元件100更具有複數個磊晶結構180嵌於鰭狀結構122、132與134中。
在本發明之部分實施例中,鰭式場效電晶體元件100更包含複數個硬罩幕190分別位於閘極160與170上。
本發明提供一種製備凹口閘極於邊緣區130的 方法,且中央區120的閘極160仍具有凹口結構162。請同時參閱第2圖、第3A至8A圖、與第3B至8B圖。第2圖為依據本發明部分實施方式之鰭式場效電晶體製備方法的流程圖。第3A至8A圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著A-A剖線的剖視圖。第3B至8B圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著B-B剖線的剖視圖。
方法200開始於步驟210,提供一基板110,並形成複數個鰭狀結構122、132與134於基板110中。請同時參閱第3A與3B圖。如第3A與3B圖所示,基板110具有央區120以及外圍區130。在本發明之部分實施例中,基板110為晶圓,而外圍區130環繞中央區120。基板210可為塊狀矽基板,此外,基板210亦可為其它元素半導體材料,如結晶、多晶及/或非晶結構的矽(silicon)或鍺(germanium);化合物的半導體材料,如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide);合金半導體材料,如矽化鍺(silicon germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化銦鎵(indium gallium arsenide)、磷化銦鎵(indium gallium phosphide)及/或砷磷化銦鎵(gallium indium arsenide phosphide);或為其他任何適合的材料,或上述的組合。
於本發明其它部分實施例中,基板110可為絕緣體上覆矽(semiconductor-on-insulator,SOI)基板。絕緣層上覆矽基板可由氧離子佈植隔離矽晶(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)及/或其它合適的方法形成,而合適的絕緣層可為埋入氧化物層(buried oxide layer,BOX)
鰭狀結構122係形成於中央區120,而鰭狀結構132與134係形成於外圍區130。鰭狀結構122、132與134係以任何合適的微影與蝕刻製程所製備而得,在微影製程中,先形成一光阻層(未繪示)覆蓋基板110,曝光以圖案化光阻層後,進行曝光後烘烤製程,最後顯影光阻層以形成一罩幕元件。罩幕元件在蝕刻製程中用於保護部分的基板110,以在形成溝渠於基板110中時留下延伸的鰭狀結構122、132與134。
在其他部分實施例中,其他合適的方法均可用於製備鰭狀結構122、132與134,並不以本發明所述為限。在本發明之部分實施例中,源極區與汲極區分別位於鰭狀結構122、132與134的兩相對端部,而一通道區位於源極區與汲極區之間。其中,可使用任何合適的方式來形成源極區與汲極區,例如選擇性成長磊晶。
接著繼續進行步驟220,形成隔離結構140於基板110中。如第4A與4B圖所示,隔離結構140基板110中鄰近的鰭狀結構122、132與134彼此分離。例如可以使用反應離子蝕刻(reactive ion etch,RIE)及/或其他合適的方式來蝕刻基板110,以先形成溝渠與鰭狀結構122、132與134。
隔離結構140可為一單層結構或一多層結構。隔離結構140之材質包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氟矽玻璃(fluoride-doped silicate glass,FSG),低介電常數材料(low-k dielectric material)及/或其他合適的絕緣材料。隔離結構140可為一淺溝渠隔離(shallow trench isolation,STI)結構。在本發明之部分實施例中,隔離結構140為淺溝渠隔離結構,先蝕刻基板110以形成複數個溝渠,接著填充絕緣材料於溝渠中,並進行化學機械研磨(chemical mechanical polish,CMP)製程,但並不以此為限。其他合適的方式亦可用於製備隔離結構140。
接著請參閱步驟230,沉積一閘極材料層310於鰭狀結構上。如第5A與第5B圖所示,閘極材料層310覆蓋鰭狀結構122、132與134的上表面與側壁。此外,閘極材料層310更覆蓋隔離結構140。閘極材料層310包含一閘極氧化層312、一閘極層314以及一硬罩幕層316,其中閘極氧化層312為一蝕刻終止層,其可以熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition,CVD)或濺鍍法(sputter)形成,但其他合適的方法亦可用於製備閘極氧化層312。在本發明之部分實施例中,閘極氧化層312之材質為一介電材料,包含氧化鉿(hafnium oxide)、氮化鈦(titanium nitride)、二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、或上述之組合。
閘極層314之材質為多晶矽(polycrystalline-silicon,poly-Si)、多晶矽化鍺(poly-crystalline silicon germanium,poly-SiGe)、氮化矽、或其他合適的材料。硬罩幕層316之材質為氮氧化矽、碳化矽、碳氧化矽、旋覆玻璃(spin-on glass,SOG)、低介電常數薄膜、四乙基正矽酸鹽(tetraethylorthosilicate,TEOS)、電漿增強氧化物(plasma enhanced oxide,PE-oxide)、高深寬比製程(high-aspect-ratio-process,HARP)氧化物、或上述之組合。在形成閘極材料層310後,接著對閘極材料層310進行化學機械研磨製程。
在本發明之部分實施例中,閘極材料層310即為閘極層314,其材質包含多晶矽、多晶矽化鍺、氮化矽、或其他合適的材料。
接著繼續進行步驟240,供應一蝕刻氣體蝕刻閘極材料層310,以形成閘極160與170,其中蝕刻氣體的供應係中央區120的流量與外圍區130的流量比值介於0.33至3之間。如第6A與6B圖所示,閘極氧化物層312未被蝕刻,其作為蝕刻終止層以保護鰭狀結構122、132與134。閘極160與170係以任何合適的微影與蝕刻製程所製備而得,在微影製程中,先形成一光阻層(未繪示)覆蓋閘極材料層310,曝光以圖案化光阻層後,進行曝光後烘烤製程,最後顯影光阻層以形成一罩幕元件。罩幕元件在蝕刻製程中用於保護部分的閘極材料層310,以留下閘極160與170。蝕刻製程為一乾式蝕刻製程, 其為一電漿蝕刻製程,而使用的蝕刻氣體為溴化氫或氧氣。
在本發明之部分實施例中,硬罩幕190會分別殘留於閘極160與170上。
由於化學機械研磨製程無法形成完全平坦的閘極材料層310,外圍區130的閘極材料層310厚度將會大於中央區120的閘極材料層310厚度。因此,形成於外圍區130的閘極170通常會具有一底腳結構,代表部分的閘極材料會殘留於閘極170的底部。在固定總蝕刻氣體流量的情況下,增加外圍區130的蝕刻氣體流量,以蝕刻殘留於閘極170底部的閘極材料,並形成凹口結構173。值得注意的是,因總蝕刻氣體流量為一定值,在增加外圍區130的蝕刻氣體流量的同時也減少了中央區120的蝕刻氣體流量,但形成於中央區120的閘極160仍具有凹口結構163。更清楚地說,本發明提供的比例可同時形成凹口閘極170於外圍區130與形成凹口閘極160於中央區120。
請參閱第6A圖以更清楚理解本發明。蝕刻閘極材料層310以形成閘極160於中央區120,而中央區120的閘極160具有第一部分161位於鰭狀結構122上,以及一第二部分162於平行投影方向重疊鰭狀結構122的側壁,且第二部分162具有一凹口結構163。在此必須說明凹口結構163的定義標準:閘極160的第二部分162具有一第一寬度164位於第一部分161與第二部分162的交界處,而一第二寬度165位於閘極160的底部,其中第二寬度165小於第一寬度164,而可證明並無閘極材料殘留於閘極160的底部。
此外,第二部分162更具有一第三寬度166位於 第一寬度164與第二寬度165之間,且第三寬度166小於第一寬度164與第二寬度165。第三寬度166為第一寬度164與第二寬度165之間的最狹窄寬度,而可證明第二部分162具有一凹口輪廓自第一寬度164延伸至第二寬度165。且閘極160的第二部分162更具有從第二寬度165自第三寬度166的一第一距離167。
請接著參閱第6C圖,第6C圖為第1圖的鰭式場效電晶體元件在製程各個階段中,沿著C-C剖線的剖視圖。當蝕刻閘極層料層310以形成閘極160於中央區120時,閘極170也同時形成於外圍區130。外圍區130的閘極170具有第一部分171位於鰭狀結構132上,以及一第二部分172於平行投影方向重疊鰭狀結構132的側壁,且第二部分172亦具有一凹口結構173。閘極170的第二部分172具有一第一寬度174位於第一部分171與第二部分172的交界處,而一第二寬度175位於閘極170的底部,其中第二寬度175小於第一寬度174,而可證明並無閘極材料殘留於閘極170的底部。一第三寬度176位於第一寬度174與第二寬度175之間,且第三寬度176小於第一寬度174與第二寬度175。此可證明周邊區130的閘極170同樣具有一凹口輪廓自第一寬度174延伸至第二寬度175。同樣的,閘極170的第二部分172更具有從第二寬度175自第三寬度176的一第一距離177。
藉由控制蝕刻氣體於中央區120與外圍區130的流量比值,位於中央區120的閘極160第二部分162與位於外圍區130的閘極170第二部分172均具有凹口結構。其 中此流量比值介於0.33至3之間。
在本發明之部分實施例中,此流量比值介於1至1.1之間,以使形成於中央區120的閘極160與形成於外圍區130的閘極170具有相似的凹口結構。也就是說,位於中央區120的閘極160之第一距離167會近似位於外圍區130的閘極170之第一距離177。
在本發明之部分實施例中,閘極160與170位於一密集區(dense area),其中閘極160的第一寬度164與閘極170的第一寬度174之範圍介於16至20奈米之間,且相鄰兩閘極之間的距離範圍介於80至100奈米之間。
在本發明之其他部分實施例中,閘極160與170位於一獨立區(iso area),其中閘極160的第一寬度164與閘極170的第一寬度174之範圍介於20至240奈米之間,且相鄰兩閘極之間的距離範圍介於300至400奈米之間。
在本發明之部分實施例中,更包含形成間隙壁於閘極160與170之兩側。舉例來說,可先沉積一介電材料,接著蝕刻介電材料以形成間隙壁於閘極160與170之兩相對側。間隙壁之材質可為氧化矽,氮化矽、氮氧化矽、氮化碳矽(silicon carbon nitride)、或其他合適的材料。通常形成側壁間隙壁的方法為先沉積介電材料於閘極160與170、以及鰭狀結構122、132與134上,接著非等向性的回蝕刻此介電材料。回蝕刻製程可為一多步驟蝕刻製程,以增加蝕刻選擇性、彈性以及所需的過蝕刻控制。
在本發明之部分實施例中,閘極160與170會於後 續製程中移除,並沉積一導電材料以形成金屬閘極。金屬閘極之材質可為鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、氮化鈦(TiN)、氮化鎢(WN)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、金屬合金、其他合適的材料、或上述之組合。
接著繼續進行步驟250,凹陷化鰭狀結構122、132與134以形成凹孔710。如第7A與7B圖所示,進行一凹陷化製程以蝕刻部分的鰭狀結構122、132與134,並形成複數個凹孔710。同時,位於鰭狀結構122、132與134上的閘極氧化層312被蝕刻移除,而形成閘極氧化物150。凹陷化製程可為濕蝕刻製程、乾蝕刻製程、及/或其組合。凹陷化製程更可為選擇性濕蝕刻製程或選擇性乾蝕刻。其中,濕蝕刻製程使用的蝕刻液可為四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)、氟化氫/硝酸/醋酸溶液、或其他合適的溶液。濕蝕刻製程與乾蝕刻製程具有多個可調控的蝕刻參數,例如:使用的蝕刻液、蝕刻溫度、蝕刻液濃度、蝕刻壓力、電源功率、射頻偏壓、射頻偏壓功率、蝕刻液流量、以及其他的蝕刻參數。舉例來說,濕式蝕刻液可包含氫氧化胺、氫氧化鉀、氟化氫、四甲基氫氧化銨、其他合適的濕式蝕刻液、或上述之組合。乾蝕刻製程可為一使用氯基化學反應的偏壓電漿蝕刻製程,其他的乾蝕刻氣體可包含四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)以及氦氣(He)。乾蝕刻製程也可以深反應式離子蝕刻(deep reactive-ion etching,DRIE)機制進 行非等向性蝕刻。
請繼續參閱步驟260,形成磊晶結構180於此些凹孔710中。藉由磊晶成長半導體材料於凹孔710中以形成磊晶結構180,其中半導體材料可為元素半導體材料,如鍺(Ge)或矽(Si);化合物的半導體材料,如砷化鎵(GaAs)或砷化鋁鎵(AlGaAs);合金半導體材料,如矽化鍺(SiGe)或磷化鎵砷(GaAsP)。在本發明之部分實施例中,可使用下列的方式形成磊晶結構180,如化學氣相沉積(例如:氣相磊晶(vapor-phase epitaxy,VPE)和/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶成長(molecular beam epitaxy)、其他合適的磊晶成長製程、或其組合。
在本發明之部分實施例中,磊晶結構180之材質為矽化鍺。
如第8A與8B圖所示,磊晶結構180具有一鑽石形狀,並具有一尖角182。若尖角182碰觸或刺穿閘極160,閘極160與及磊晶結構180之間的錯誤連結將使得鰭式場效電晶體元件100崩潰。相對地,閘極160的凹口結構163會增加閘極160與磊晶結構180之間的一最接近距離810。因此,大幅減少了閘極160與及磊晶結構180之間形成錯誤連結的機會。且當第三寬度166與尖角182位於同一條直線上時,最接近距離810可具有最大值。在本發明之部分實施例中,最接近距離810的範圍介於0.5至10奈米之間。
請接著參閱第8C圖,第8C圖為第1圖的鰭式場效 電晶體元件100沿著C-C剖線的剖視圖。位於外圍區130的閘極170同樣具有閘極170與磊晶結構180之間的一最接近距離820,且當第三寬度176與尖角182位於同一條直線上時,最接近距離820具有最大值。在本發明之部分實施例中,最接近距820的範圍介於0.5至10奈米之間。
但不同的磊晶結構通常具有不同的形狀,且尖角的位置更會隨著磊晶結構的形狀而改變。為了確保最接近距離具有最大值,本發明提供一種方法以控制第三寬度166與176之位置,以確保磊晶結構的尖角可大致對準第三寬度166與176。
在此方法中,蝕刻氣體供給於中央區120的流量與供給於外圍區130的流量比值介於0.33至3之間,令使閘極材料層310形成具有一預定形狀的閘極160與170,其中此預定形狀係由磊晶結構之形狀所決定。此外,第二寬度與第三寬度之間的第一距離同樣係由此流量比值所決定。詳細請見下述說明。
請參閱第9A圖與第9B圖。第9A圖為本發明之部分實施例中,第1圖的鰭式場效電晶體元件100沿著A-A剖線的剖視圖,而第9B圖為本發明之部分實施例中,第1圖的鰭式場效電晶體元件100沿著C-C剖線的剖視圖。在第9B圖中,位於外圍區130的磊晶結構930,其尖角932的位置較低。此時預定形狀具有第一部分171位於鰭狀結構132上,以及一第二部分172於平行投影方向重疊鰭狀結構132的側壁。第二部分172具有一第一寬度174位於第一部分171與第二部分172 的交界處,而一第二寬度175位於閘極170的底部。預定形狀更具有一第三寬度176位於第一寬度174與第二寬度175之間,而第三寬度176小於第一寬度174與第二寬度175。在本發明之部分實施例中,第二寬度175小於第一寬度174。
增加蝕刻氣體於外圍區130的流量可蝕刻更多接近閘極170底部的閘極材料,而第三寬度176的位置會朝下移動而更靠近第二寬度175,同時減少第二寬度175與第三寬度176之間的第一距離177。據此,第三寬度176會朝下移動而大致對準磊晶結構930的尖角932,以使磊晶結構930與閘極170之間的一最接近距離940具有最大值。
在第9A圖中,位於中央區120的磊晶結構910,其尖角912的位置較高。此時預定形狀具有第一部分161位於鰭狀結構122上,以及一第二部分162於平行投影方向重疊鰭狀結構122的側壁。第二部分162具有一第一寬度164位於第一部分161與第二部分162的交界處,而一第二寬度165位於閘極160的底部。預定形狀更具有一第三寬度166位於第一寬度164與第二寬度165之間,而第三寬度166小於第一寬度164與第二寬度165。在本發明之部分實施例中,第二寬度165小於第一寬度164。
減少蝕刻氣體於中央區120的流量可使較多的閘極材料殘留於閘極160的底部,而第三寬度166的位置會朝上移動而更靠近第一寬度164,同時增加第二寬度165與第三寬度166之間的第一距離167。據此,第三寬度166會朝上移動而大致對準磊晶結構910的尖角912,以使磊晶結 構910與閘極160之間的一最接近距離920具有最大值。此處需注意蝕刻氣體的流量比值介於0.3至3之間以確保位於中央區120的閘極160與位於外圍區130的閘極170均具有凹口結構。
在本發明之部分實施例中,總蝕刻氣體流量非一定值,可同時增加或減少蝕刻氣體於中央區120與外圍區130的流量,以控制第三寬度166與176之位置。據此,中央區120中第二寬度165與第三寬度166之間的第一距離167,以及外圍區130中第二寬度175與第三寬度176之間的第一距離177可同時增加或減少。
請接著參閱第10圖,第10圖繪示本發明部分實施方式之一種乾蝕刻設備1000的剖視圖。乾蝕刻設備1000包含一真空腔室1100設置以固定第5A與第5B圖所示的基板110。在本發明之部分實施例中,真空腔室1100中具有一載台1120設置以固定基板110。
請同時參閱第5A與第5B圖,基板110具有中央區120與環繞著中央區120的外圍區130。複數個鰭狀結構122、132與134形成於基板110中,而閘極材料層310覆蓋鰭狀結構122、132與134。一氣體供應裝置1200設置以提供蝕刻氣體至真空腔室1100中,而一排氣裝置1300將蝕刻氣體由真空腔室1100中排出,以調控真空腔室1100之壓力。在本發明之部分實施例中,蝕刻氣體為溴化氫或氧氣。
乾蝕刻設備1000更包含一控制裝置1400,其設置以控制蝕刻氣體於中央區120與外圍區130的流量。其 中,蝕刻氣體供給於中央區120的流量與供給於外圍區130的流量比值介於0.33至3之間。控制單元1400將氣體供應裝置1200供應的蝕刻氣體分配至基板110的中央區120與外圍區130,而中央區120的流量與外圍區130的流量之間的比值範圍介於0.33至3之間,以確保形成於中央區120與外圍區130的閘極均具有凹口結構。
此外,一天線1500設置於真空腔室1100的側壁,而一電漿產生裝置1600連接至天線以由蝕刻氣體產生電漿,其中電漿產生裝置160為一高頻電源。產生電漿的高頻電源之頻率範圍介於13.56至60MHz之間。此外,電漿產生裝置1600亦可藉由脈衝方式來產生電漿。
自蝕刻氣體形成的電漿將蝕刻閘極材料層310,並形成閘極於中央區120與外圍區130中。藉由調控蝕刻氣體於中央區120與外圍區130的流量比值,形成於中央區120與外圍區130的閘極可均具有凹口結構,而此比值介於0.33至3之間。在本發明之部分實施例中,流量比值介於1至1.1以使形成於中央區120的閘極與形成於外圍區130的閘極具有相似的凹口結構。
乾蝕刻裝置亦包含一射頻偏壓功率電源1700連接至載台1120,其頻率為4MHz以吸引電漿中的離子至基板上,而控制離子能量。
由上述本發明實施例可知,本發明相較於現有的製程與裝置,具有下列優點。本發明藉由供應蝕刻氣體於中央區的流量與外圍區的流量比值介於0.33至3之間,使形成於 中央區與外圍區的閘極均具有凹口結構。此凹口結構增加磊晶結構與閘極之間的最接近距離,以減少閘極被磊晶結構刺穿的情事發生。
此外,可藉由改變蝕刻氣體流量以調控閘極之最狹窄寬度之位置,使最狹窄寬度大致對準不同形狀之磊晶結構的尖角,以確保最接近距離具有最大值。總結以上數點,鰭式場效電晶體元件的閘極均具有凹口結構,且凹口結構可與磊晶結構的形狀相匹配以增加兩者之間的最接近距離。據此,可使得鰭式場效電晶體元件之性能更為穩定。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧鰭式場效電晶體元件
110‧‧‧基板
120‧‧‧中央區
130‧‧‧外圍區
122、132、134‧‧‧鰭狀結構
140‧‧‧隔離結構
150‧‧‧閘極氧化物
160、170‧‧‧閘極
161、171‧‧‧第一部分
162、172‧‧‧第二部分
163、173‧‧‧凹口結構
180‧‧‧磊晶結構
190‧‧‧硬罩幕

Claims (10)

  1. 一種製備鰭式場效電晶體元件的方法,包含:形成複數個鰭狀結構於一基板中,其中該基板具有一中央區以及一外圍區環繞該中央區;沉積一閘極材料層於該些鰭狀結構上;以及分別供應一第一蝕刻氣體氣流與一第二蝕刻氣體氣流於該中央區與該外圍區,以蝕刻該閘極材料層,而分別於該中央區與該外圍區形成具有凹口結構之閘極。
  2. 如請求項1所述之方法,更包含成長複數個磊晶結構於該些鰭狀結構中。
  3. 如請求項1所述之方法,其中該些具有凹口結構之閘極均具有一第一部分位於該鰭狀結構上,以及一第二部分於平行投影方向重疊該鰭狀結構的側壁。
  4. 如請求項3所述之方法,其中該第二部分包含:一第一寬度位於該第一部分與該第二部分的交界處;以及一第二寬度位於該具有凹口結構之閘極的一底部,其中該第二寬度小於該第一寬度。
  5. 如請求項4所述之方法,更包含一第三寬度位於該第一寬度與該第二寬度之間,其中該第三寬度小於該 第二寬度。
  6. 如請求項1所述之方法,其中該蝕刻氣體為溴化氫或氧氣。
  7. 一種製備鰭式場效電晶體元件的方法,包含:形成複數個鰭狀結構於一基板中,其中該基板具有一中央區以及一外圍區環繞該中央區;沉積一閘極材料層於該些鰭狀結構上;使用一蝕刻氣體蝕刻該閘極材料層;以及供應該蝕刻氣體於該中央區與於該外圍區之間的一流量比值介於0.33至3之間,令使該閘極材料層形成具有一預定形狀的複數個閘極,其中該預定形狀包含一第一部分位於該鰭狀結構上,以及一第二部分於平行投影方向重疊該鰭狀結構的側壁,其中該第二部分包含:一第一寬度位於該第一部分與該第二部分之間的一交界處;一第二寬度位於該閘極的底部;以及一第三寬度位於該第一寬度與該第二寬度之間,其中該第三寬度小於該第一寬度與該第二寬度。
  8. 如請求項7所述之方法,更包含成長一磊晶結構於該鰭狀結構中。
  9. 如請求項8所述之方法,其中該磊晶結構與 該閘極之間的一最接近距離介於約0.5至約10奈米之間。
  10. 一種乾蝕刻設備,包含:一真空腔室設置以固定一基板,該基板具有一中央區以及一外圍區環繞該中央區,其中該基板包含複數個鰭狀結構,以及一閘極材料層覆蓋該些鰭狀結構;一氣體供應裝置設置以分別提供一第一蝕刻氣體氣流與一第二蝕刻氣體氣流於該中央區與該外圍區;一控制裝置設置以控制該第一與該第二蝕刻氣體氣流之一氣流流量比值;以及一電漿產生裝置設置以自該第一與該第二蝕刻氣體氣流形成一電漿,其中該電漿蝕刻該閘極材料層以形成複數個閘極。
TW104109025A 2014-09-30 2015-03-20 用以製備鰭式場效電晶體元件的乾蝕刻設備與方法 TWI575601B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/502,784 US9620417B2 (en) 2014-09-30 2014-09-30 Apparatus and method of manufacturing fin-FET devices

Publications (2)

Publication Number Publication Date
TW201612972A TW201612972A (en) 2016-04-01
TWI575601B true TWI575601B (zh) 2017-03-21

Family

ID=55485920

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104109025A TWI575601B (zh) 2014-09-30 2015-03-20 用以製備鰭式場效電晶體元件的乾蝕刻設備與方法

Country Status (5)

Country Link
US (3) US9620417B2 (zh)
KR (1) KR101646850B1 (zh)
CN (1) CN106158658B (zh)
DE (1) DE102015105856B4 (zh)
TW (1) TWI575601B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
EP3238263B1 (en) * 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimizing gate profile for performance and gate fill
US9461043B1 (en) 2015-03-20 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016178222A (ja) * 2015-03-20 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10096712B2 (en) 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
TWI691076B (zh) * 2016-08-03 2020-04-11 聯華電子股份有限公司 半導體結構及其製作方法
US10204832B2 (en) * 2016-09-21 2019-02-12 Tokyo Electron Limited Method of patterning intersecting structures
CN108987395B (zh) * 2017-05-31 2022-12-16 台湾积体电路制造股份有限公司 半导体装置
US10763280B2 (en) * 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10749007B2 (en) * 2018-03-14 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with desired profile for semiconductor devices
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication
US11289583B2 (en) * 2018-09-28 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gate structure formation
US11482421B2 (en) * 2019-10-29 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device by a replacement gate process
US11309403B2 (en) * 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
CN111029254B (zh) * 2019-12-26 2023-03-21 苏州科阳光电科技有限公司 一种干法刻蚀方法
US20210343596A1 (en) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain epitaxial structures for high voltage transistors
US20220406913A1 (en) * 2021-06-18 2022-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structure and process
CN114093946A (zh) * 2021-09-18 2022-02-25 上海华力集成电路制造有限公司 提升FinFET的交流性能的结构和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110244668A1 (en) * 2004-06-10 2011-10-06 Nec Corporation Semiconductor device and manufacturing process therefor
US20120094495A1 (en) * 2008-07-11 2012-04-19 Tokyo Electron Limited Substrate processing method
US20130228876A1 (en) * 2012-03-02 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Design with LDD Extensions

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8801772A (nl) * 1988-07-13 1990-02-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
JPH117167A (ja) 1997-06-16 1999-01-12 Toyobo Co Ltd 電子写真式直描型平版印刷版
JPH1117167A (ja) * 1997-06-25 1999-01-22 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US6551941B2 (en) 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US6509219B2 (en) * 2001-03-19 2003-01-21 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR100355035B1 (en) * 2001-04-03 2002-10-05 Samsung Electronics Co Ltd Method for fabricating semiconductor device by using notch gate
US20060124169A1 (en) * 2004-12-09 2006-06-15 Tokyo Electron Limited Gas supply unit, substrate processing apparatus, and supply gas setting method
JP4358727B2 (ja) * 2004-12-09 2009-11-04 東京エレクトロン株式会社 ガス供給装置,基板処理装置及び供給ガス設定方法
JP5357037B2 (ja) * 2007-03-23 2013-12-04 パナソニック株式会社 プラズマドーピング装置及び方法
JP4994161B2 (ja) 2007-08-30 2012-08-08 株式会社日立ハイテクノロジーズ メタルゲートのドライエッチング方法
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US8900403B2 (en) * 2011-05-10 2014-12-02 Lam Research Corporation Semiconductor processing system having multiple decoupled plasma sources
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9196710B2 (en) * 2014-02-11 2015-11-24 GlobalFoundries, Inc. Integrated circuits with relaxed silicon / germanium fins
US9318343B2 (en) * 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110244668A1 (en) * 2004-06-10 2011-10-06 Nec Corporation Semiconductor device and manufacturing process therefor
US20120094495A1 (en) * 2008-07-11 2012-04-19 Tokyo Electron Limited Substrate processing method
US20130228876A1 (en) * 2012-03-02 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Design with LDD Extensions

Also Published As

Publication number Publication date
US20160093537A1 (en) 2016-03-31
CN106158658A (zh) 2016-11-23
US11120974B2 (en) 2021-09-14
KR20160038669A (ko) 2016-04-07
TW201612972A (en) 2016-04-01
US20200321196A1 (en) 2020-10-08
DE102015105856B4 (de) 2018-05-24
DE102015105856A1 (de) 2016-03-31
KR101646850B1 (ko) 2016-08-08
US9620417B2 (en) 2017-04-11
US10692701B2 (en) 2020-06-23
US20170186588A1 (en) 2017-06-29
CN106158658B (zh) 2019-04-23

Similar Documents

Publication Publication Date Title
TWI575601B (zh) 用以製備鰭式場效電晶體元件的乾蝕刻設備與方法
US9704974B2 (en) Process of manufacturing Fin-FET device
US9029930B2 (en) FinFET device with epitaxial structure
US10326006B2 (en) FinFET device and fabricating method thereof
US10269792B2 (en) Structure and method for FINFET device
TWI728547B (zh) 半導體裝置之形成方法
US11923358B2 (en) Semiconductor device and manufacturing method thereof
TWI799177B (zh) 半導體裝置及其製造方法
TWI764050B (zh) 半導體裝置及其形成方法
TWI844226B (zh) 半導體裝置及其製造方法