TWI553750B - 半導體結構的製造方法 - Google Patents

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TWI553750B
TWI553750B TW103146001A TW103146001A TWI553750B TW I553750 B TWI553750 B TW I553750B TW 103146001 A TW103146001 A TW 103146001A TW 103146001 A TW103146001 A TW 103146001A TW I553750 B TWI553750 B TW I553750B
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黃致凡
林俊宏
鄭明達
劉重希
李明機
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Description

半導體結構的製造方法
本揭露涉及半導體結構的製造方法。
目前，電子設備對於很多現代應用是必要的。因此，消費者越來越多地要求更多的處理能力、更低的電力使用以及更便宜的設備。隨著電子工業力求滿足這些需求以及更複雜更密集的配置，微型化將導致每晶圓晶片數目以及每晶片電晶體數目的增加以及電力使用的減少。因為電子元件被設計得更輕、更小、更多功能、更強大、更可靠並更便宜，晶圓級封裝(WLP)技術已經越來越受歡迎。WLP技術在晶圓級將具有不同功能的晶粒結合，並被廣泛應用以滿足電子元件微型化和更高功能的持續需要。
WLP技術中在基底上堆疊複數個不同材料層引起對於那些層之間的不同熱膨脹(CTE)係數的關注。相對于傳統的封裝技術，WLP技術在更大的範圍內和更為複雜的工作環境中製作。一些因素可能導致WLP整體彎曲，例如，堆疊的複數個層之間CTE的不同。因為難以控制WLP技術中CTE錯配，所以繼續尋求WLP方法的改進。
在一些實施例中，一種方法包括提供包括第一表面和第二表面的基底。該方法還包括加熱該基底和透明膜以將該透明膜附接在該第 一表面上，其中第一熱膨脹係數錯配在該基底和該透明膜之間。該方法還包括冷卻該基底和該透明膜。該方法還包括佈置該第二表面的聚合物材料。第二CTE錯配在該基底和該聚合物材料之間，並且該第二CTE錯配被該第一CTE錯配抵消。
在一些實施例中，一種方法包括將CTE調整膜附接在基底下，以通過加熱操作形成組合件。該方法還包括緩降被加熱的組合件的溫度以在組合件內部產生內應力。該方法還包括在基底上佈置晶粒附接膜。該方法還包括在晶粒附接膜上放置複數個晶粒。該方法還包括在基底上沉積模塑膠以抵消組合件內部的內應力。
在一些實施例中，一種方法包括確定基底的CTE值。該方法還包括選擇CTE值不同於基底的CTE值的CTE調整膜。該方法還包括選擇待佈置在基底上的具有不同於基底的CTE的聚合物材料。該方法還包括確定CTE調整膜的厚度。該方法還包括根據變量計算有效CTE，該變量包括基底的CTE、CTE調整膜的CTE以及CTE調整膜的厚度。
10‧‧‧基底
11‧‧‧第一表面
12‧‧‧第二表面
20‧‧‧透明膜
20a‧‧‧透明膜
20b‧‧‧透明膜
21‧‧‧頂表面
22‧‧‧底表面
23‧‧‧凸底表面
24‧‧‧凹底表面
30‧‧‧組合件
300‧‧‧用於熱膨脹係數錯配的方法
301‧‧‧提供具有第一表面和第二表面之基底
302‧‧‧加熱基底和透明膜
303‧‧‧冷卻基底和透明膜
304‧‧‧在第二表面上佈置聚合物材料
31‧‧‧組合件
32‧‧‧組合件
33‧‧‧組合件
40‧‧‧模塑膠
50‧‧‧組合件
60‧‧‧電磁波
70‧‧‧晶粒附接膜
71‧‧‧交界面
80‧‧‧晶粒
90‧‧‧中間物
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本發明的各個方面。需要強調的是，根據本行業的標準做法，不是按比例繪製各個特徵。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
當結合附圖考慮時，通過參照詳細描述和請求項可以獲得對本揭露的更為全面的理解，其中相似的附圖標記在整個附圖中指定類似的元件，並且：圖1是根據本發明一些實施例的包括第一表面和第二表面的基底的截面圖；圖2是根據本發明特定實施例的包括基底和透明膜的組合件的截面圖，其中，透明膜的CTE大於基底的CTE； 圖3是根據本發明其他實施例的包括基底和透明膜的組合件的截面圖其中，透明膜的CTE小於基底的CTE；圖4是根據本發明一些實施例的具有頂平面和凸底面的透明膜的截面圖；圖5是根據本發明一些實施例的具有頂平面和凹底面的透明膜的截面圖；圖6是根據本發明一些實施例的佈置在基底上的晶粒附接膜和位於晶粒附接膜上的複數個晶粒的截面圖；圖7是根據本發明一些實施例的將透明膜附接以形成CTE錯配的方法流程圖；圖8是根據本發明一些實施例的透明膜上基底的截面圖；圖9是根據本發明一些實施例的在高溫條件下基底附接到透明膜的截面圖；圖10是根據本發明一些實施例的在高溫條件下移除透明膜一部分的截面圖；圖11是根據本發明一些實施例的附接模塑膠的截面圖；圖12是根據本發明一些實施例的向模塑膠輻射電磁波的截面圖；圖13是根據本發明一些實施例的在基底下附接CTE調整膜以形成CTE錯配的流程圖；圖14是根據本發明一些實施例的在基底上附接晶粒附接膜的截面圖；圖15是根據本發明一些實施例的在晶粒附接膜上放置複數個晶粒的截面圖；圖16是根據本發明一些實施例的佈置模塑膠以覆蓋晶粒附接膜的截面圖； 圖17是根據本發明一些實施例的確定基底的CTE值以計算有效CTE的流程圖；以及圖18是根據本發明其他實施例的關於彎曲和模塑膠CTE的多項式的示意圖。
以下發明提供了許多不同的實施例或示例，用於實施所提供主題的不同特徵。以下描述組件和佈置的特定示例以簡化本發明。當然這些僅僅是示例並不旨在進行限定。例如，以下描述中第一特徵形成在第二特徵上方或之上可以包括第一特徵和第二特徵直接接觸形成的實施例，還可包括在第一特徵和第二特徵之間形成額外特徵，從而使得第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複附圖標記和/或字母。該重複是為了簡單和清楚的目的，本身並不規定所討論的各種實施例和/或配置之間的關係。
在本發明中，具有預定CTE值的膜或層附接在基底下，在基底上堆疊複數個層。根據基底和這些層之間的CTE錯配，調整膜以致使減少或消除CTE錯配。於是，避免了WLP彎曲，其會導致待分離積體電路的故障。
在各個實施例中，將基底和透明膜加熱並彼此接合，然後將二者冷卻。因為透明膜的CTE不同於基底的CTE，其間CTE錯配形成並用於抵消基底和其上那些層之間的CTE錯配。通過這種設計，提供包括基底和透明膜的溫度響應彎曲抵消組合件以避免WLP彎曲。在一些實施例中，在透明膜和基底之間形成預先計畫的內應力。當模塑膠覆蓋基底上的積體電路(integrated circuits，IC)或晶粒時，由基底、IC和模塑膠之間的CTE錯配產生的另一個內應力被預先計畫的內應力補償，從而防止WLP整體彎曲。
在本發明的描述和請求項中，根據下面提供的定義使用如下術 語。
本文使用的“基底”指的是塊狀基底，其上形成各種層和器件結構。在一些實施例中，塊狀基底包括矽或化合物半導體，例如GaAs、InP、Si/Ge或SiC。層的例子包括介電質層、摻雜層、多晶矽層或導電層。器件結構的例子包括電晶體、電阻和/或電容，其通過互聯層與另外的積體電路互聯。在一些實施例中，塊狀基底包括半導體基底，例如，拋光晶圓、磊晶圓、氬退火晶圓、氦氣回火矽晶圓和絕緣體上矽(silicon on insulator，SOI)晶圓。
本文使用的“半導體基底”指的是晶片載體，其通常使用兩個複雜的工藝製造，即前端製造和後端製造，每一者潛在地涉及數百個步驟。前端製造涉及半導體晶圓表面上複數個晶粒的形成。每一個晶粒通常是相同的且包含通過電連接有源和無源元件形成的電路。後端製造涉及從完成的晶圓分離各個晶粒並封裝晶粒以提供結構支援和環境隔離。諸如電晶體的有源電元件能夠控制電流的流動。諸如電容、電感、電阻和變壓器的無源電元件建立電壓和電流之間的關係，這一關係對於執行電路功能是必要的。
本文使用的“有源和無源元件”指的是通過一系列工藝步驟在半導體晶圓表面上形成的元件，這一系列工藝步驟包括摻雜、沉積、光刻、蝕刻和平坦化。摻雜通過諸如離子注入或熱擴散技術將雜質引入半導體材料。摻雜工藝改變有源器件中每個半導體材料的導電率，將半導體材料轉化成永久絕緣體、永久導體，或改變半導體材料回應電場改變導電率的方式。電晶體含有不同類型和摻雜度的區，其進行必要的佈置，以使得電晶體促進或限制電流在電場作用下的流動。
有源和無源元件通過具有不同電性能的材料層形成。該層可通過由沉積材料的類型所部分確定的各種沉積技術形成。例如，薄膜沉積涉及化學氣相沉積(chemical vapor deposition，CVD)、物理氣相 沉積(physical vapor deposition，PVD)、電鍍和無電式電鍍工藝。每一層通常被圖案化以形成有源元件，無源元件，或組件之間電連接的部分。使用光刻將層圖案化，光刻技術涉及光敏材料(例如，光阻)在待圖案化層上的沉積。使用光將圖案從光掩膜轉化為光阻。使用溶劑移除受到光照射的光阻圖案的部分，暴露待圖案化的底層部分。移除光阻的剩餘部分，留下圖案化層。可替換地，將通過直接將材料沉積在通過由前一沉積/蝕刻工藝使用諸如無電式電鍍和電鍍的技術所形成的區域或空隙而圖案化一些類型的材料。
這裏使用的“後端製造”指的是將完成的晶圓切割或分離成單獨的晶粒，然後封裝晶粒用於結構支撐或環境隔離。為了分離晶粒，沿晶圓的被稱為鋸開道或切割線的非功能區畫線和打破晶圓。使用鐳射切割裝置或鋸片分離晶圓。在分離之後，單獨的晶粒被安裝到封裝件基底，該封裝件基底包括栓或接觸墊用於與其他系統組件互聯。然後，在半導體晶粒上形成的接觸墊連接到封裝件中的接觸墊。可以採用錫凸塊、銲接凸塊、導電膠或焊線完成電連接。在封裝件上佈置密封劑或其他模型材料以提供物理支援和電隔離。然後，將完成的封裝件插入電系統，半導體器件的功能被提供給其他系統組件。
這裏使用的記載在本發明中的“光源”是發射可見光譜或不可見光譜的某種電磁輻射的物體。電磁輻射是從包括但不限於如下物質組成的組中選擇的：化學發光、螢光、磷光、陰極發光、電子激發照明。在特定實施例中，光源是325nm He-Cd鐳射。
本文使用的記載在本發明中的“洞孔”是被鉸、鑽、磨等完全穿過基底的孔。在一些實施例中，洞孔是貫穿地穿過基底的孔。在特定實施例中，在洞孔中佈置物體以形成盲孔，其不是貫穿地穿過基底。
在一些實施例中，如圖1所示，基底10包括第一表面11和第二表 面12。基底10是平面結構。在本文中提到平面結構時，參考平板的概念，它實際上具有頂部平面、底部平面和厚度，頂部平面和底部平面技術上沿著平行平面放置。換句話說，第一表面11和第二表面12沿平行平面。
在一些實施例中，基底10具有厚度，該厚度根據所需條件是可調整的。基底10的厚度為約300μm至約1400μm。在特定實施例中，基底10的厚度為約450μm至約1325μm。在其他實施例中，基底10的厚度為約650μm至約1125μm。在一些其他實施例中，基底10的厚度為約775μm至約935μm。
在一些實施例中，基底10由二氧化矽(SiO2)製成。基底10具有非常低的熱膨脹並抗高溫(約1000℃至約1500℃)。基底10也抗風化。在特定實施例中，基底10由72%的二氧化矽、14.2%的氧化鈉(Na2O)、2.5%的氧化鎂(MgO)、10.0%的氧化矽(CaO)以及0.6%的氧化鋁(Al2O3)製成。在該情形下，基底10熱膨脹高，抗熱性欠佳(約500℃至約600℃)。在一些特定實施例中，基底10由81%的二氧化矽、12%的氧化硼(B2O3)、4.5%的氧化鈉(Na2O)以及2.0%的氧化鋁(Al2O3)製成。在該情形下，基底10具有相當低的熱膨脹係數(CTE為3.25×10-6/℃)，使得基底10在尺寸上更為穩定。較低的CTE也使得基板10不易受到由熱膨脹引起的壓力影響，從而更不容易受到熱衝擊開裂。在一些其他實施例中，基底10由59%的二氧化矽、2.0%的氧化鈉(Na2O)、25%的氧化鉛(PbO)、12%的氧化鉀(K2O)、0.4%的氧化鋁以及1.5%的氧化鋅(ZnO)製成。基底10具有較高的折射率，從而提供了一個更明亮的外觀。在該情形下，基底10也具有高彈性，從而在工廠更可行，但基底10不能很好地承受加熱。在其他實施例中，基底10由57%的二氧化矽、16%的氧化鋁、4.0%的氧化硼(B2O3)、6.0%的氧化鋇(BaO)、7.0%的氧化鎂以及 10%的氧化鈣製成。在另一個實施例中，基底10由90%的氧化鋁和10%的氧化鍺(GeO2)製成。
在一些實施例中，基底10的CTE值根據先前討論的組合是可控制的。CTE值為約3.1×10-6/℃至約3.28×10-6/℃。在特定實施例中，基底10的CTE值為約3.47×10-6/℃至約3.92×10-6/℃。在一些其他實施例中，基底10的CTE值為約3.47×10-6/℃至約3.92×10-6/℃。在一些特定實施例中，基底10的CTE值為約4.13×10-6/℃至約4.41×10-6/℃。在其他實施例中，基底10的CTE值為約4.43×10-6/℃至4.78×10-6/℃。在另一個實施例中，基底10的CTE值為約5.54×10-6/℃至約5.81×10-6/℃。
在一些實施例中，如圖1所示，透明膜20或CTE調整膜具有頂表面21和底表面22，二者平行放置。透明膜20佈置在基底10之下並用於形成基底10和透明膜20之間的CTE錯配。二者之間的錯配根據複數個因素而調整，例如，透明膜20的厚度。調整透明膜20的厚度以獲取基底10和透明膜20之間所需的CTE錯配。透明膜20的厚度為約10μm至約200μm。在特定實施例中，透明膜20的厚度為約13μm至約195μm。在其他實施例中，透明膜20的厚度為約27μm至約175μm。在一些其他實施例中，透明膜20的厚度為約85μm至約134μm。
在一些實施例中，透明膜20由聚合物或環氧樹脂製成，並允許光輻射或電磁波穿過。相較於基底10，透明膜20的CTE(約5.0×10-6/℃至約1.8×10-4/℃)大於基底10的CTE。因為透明膜20通常在高溫條件下附接到基底10，如圖2所示，在相對低溫條件下產生包括基底10和透明膜20的凸彎曲的組合件30。該彎曲通常是由透明膜20和基底10之間的CTE錯配引起的，尤其是當透明膜20的CTE與基底10的CTE是可區分的。相較於基底10的CTE，透明膜20的CTE比基底10的CTE大約15倍至約50倍。
在特定實施例中，如果在基底10上形成複數個層的後續處理具 有使WLP整體形成凸彎曲的趨勢，將透明膜20的CTE值調整至小於基底10的CTE，從而補償WLP的凸彎曲。在這種情況下，透明膜20的CTE為約1.0×10-6/℃至約2.8×10-6/℃。在其他實施例中，透明膜20的CTE為約2.8×10-6/℃至約5.0×10-6/℃。因為基底10的CTE大於在高溫條件下附接到基底10的透明膜20的CTE，如圖3所示，在相對低溫條件下產生包括基底10和透明膜20的凹彎曲的組合件31。於是，即使後續處理的趨勢是形成WLP的凸彎曲，那麼組合件31的預定凹彎曲對於抵消導致WLP凸彎曲的內應力是有用的。
本揭露提供了複數種類型的透明膜以抵消引起WLP彎曲的內應力。在一些實施例中，如圖4所示，透明膜20a具有平頂表面21和凸底表面23，於是，透明膜20a具有平凸的截面。該平凸的截面對於抵消或補償由複雜的WLP處理引起的不理想的WLP彎曲是有用的。在特定實施例中，如圖5所示，透明膜20b具有平頂表面21和凹底表面24。也就是說，透明膜20b具有平凹的截面，其有效性地抵消由於基底10和WLP處理的產物之間的CTE錯配引起的不理想的彎曲。在一些其他實施例中，截面的凸或凹曲線不需要是平滑的，而是由臺階構成。例如，通過後續的同心層提供這些臺階。
在一些實施例中，透明膜20中放置有一個或複數個洞孔(未示出)。這些洞孔緩解由透明膜20提供的彎曲力。這種緩解在晶粒(未示出)的周圍區域沒有彎曲的情形下是有用的，從而致使彎曲抵消補償是不必要的。在特定實施例中，洞孔在呈現更複雜的彎曲而不是簡單的凸彎曲或簡單的凹彎曲的情況下是有用的。由於抵消力在接近洞孔的周圍區域釋放為零，彎曲補償可以更為精確地針對特定WLP的需要。此外，透明膜20的截面呈現配合洞孔的形狀。例如，在單個中心洞孔的情況下，截面呈現半環形的形狀，從最高點向周邊和中心漸縮。
在一些實施例中，如圖6所示，晶粒附接膜(die attach film，DAF)70佈置在基底10上用於晶粒80的接合。晶粒附接膜70是熱敏或光敏材料，當晶粒附接膜70暴露於熱能或電磁波之下時變得脆弱或易碎。
在一些實施例中，如圖6所示，模塑膠40或聚合物材料佈置在第二表面12上並被配置為覆蓋晶粒80。因為模塑膠40的材料特性，模塑膠40的CTE大於基底10的CTE，並且其範圍為約6.2×10-6/℃至約9.8×10-6/℃。在特定實施例中，模塑膠40的CTE為約7.5×10-6/℃至約1.3×10-5/℃。在其他實施例中，模塑膠40的CTE為約8.4×10-6/℃至約3.9×10-5/℃。在一些其他實施例中，模塑膠40的CTE為約9.2×10-6/℃至約3.3×10-5/℃。也就是說，模塑膠40的CTE小於透明膜20的CTE。在一些特定實施例中，模塑膠40包括材料屬性，其對熱能或電磁能敏感。
一種用於熱膨脹係數錯配的方法用於補償WLP處理期間的彎曲。該方法包括複數個操作，而描述和說明不被視為對操作順序的限制。
本發明使用的術語“沉積”或“沉積的”用於描述使用待沉積的材料的氣相、材料的前體、電化學反應或濺射/反應濺射在基底上放置材料的操作。該沉積操作包括各種步驟和處理並根據實施例的特徵而變化。在一些實施例中，使用材料的氣相進行沉積包括任何操作，例如但不限於化學氣相沉積(chemical vapor deposition，CVD)和物理氣相沉積(physical vapor deposition，PVD)。氣相沉積方法的示例包括熱絲CVD，rf-CVD，鐳射CVD(LCVD)，共形金剛石塗層操作，金屬有機CVD(MOCVD)，熱蒸發PVD，離子化金屬PVD(IMPVD)，電子束PVD(EBPVD)，反應PVD，原子層沉積(atomic layer deposition，ALD)，電漿輔助CVD(PECVD)，高密度電漿CVD(HDPCVD)，低壓CVD(LPCVD)等。使用電化學反應的沉積的示 例包括電鍍，無電式電鍍等。沉積的其他示例包括脈衝鐳射沉積(pulse laser deposition，PLD)以及原子層沉積(atomic layer deposition，ALD)。
本發明使用的術語“緩降”和“緩降的”描述了快速冷卻物體的操作。緩降操作包括各種步驟和處理並根據實施例的特徵而變化。在一些實施例中，緩降操作包括同時冷卻基底和膜從而以不同程度收縮基底和膜的量。
圖7是根據本發明一些實施例的用於熱膨脹係數錯配的方法300的圖。方法300包括複數個操作，參照圖8至圖12詳細討論這些操作。在操作301處，提供基底，其包括第一表面和第二表面。在操作302處，加熱基底和透明膜以將透明膜附接在第一表面上，其中在基底和透明膜之間形成第一熱膨脹(CTE)係數錯配。在操作303處，冷卻基底和透明膜。在操作304處，在第二表面上佈置聚合物材料，其中在基底和聚合物材料之間形成第二CTE錯配。第二CTE錯配被第一CTE錯配抵消。
圖8至圖12已經被簡化以更好地理解本發明的發明構思。為簡單起見，圖8至圖12中與圖1至圖6具有相同數字標記的元件參照先前的討論，這裏不再重複。
參照圖8，提供了基底10和透明膜20。基底10包括第一表面11和第二表面12。因為基底10的CTE不同於透明膜20的CTE，它們響應溫度變化的膨脹度是可區分的。在一些實施例中，如圖8所示，基底10和透明膜20的溫度為約50℃被加熱至約200℃。在特定實施例中，加熱條件為約58℃至約192℃。在其他實施例中，加熱條件為約79℃至約162℃。在一些特定實施例中，加熱條件為約42℃至約264℃。當達到上述確定的溫度後，按壓加熱的透明膜20以在加熱的基底10上接合。
在高溫條件下，基底10和透明膜20的體積增大。而在此增大的狀態，如圖9所示，透明膜20附接到或接合基底10的第一表面11。隨後，移除透明膜20不必要的部分，從而基底10和透明膜20的組合件32呈現圖10所示的形狀。此時，基底10的CTE不同於透明膜20的CTE，但是基底10和透明膜20的體積是相等的。
當基底10和透明膜20冷卻後，它們響應溫度變化的收縮程度是不同的，從而基底10或透明膜20具有比另一者更小的體積。於是，在基底10和透明膜20之間形成彎曲。在一些實施例中，如先前討論的，如果透明膜20的CTE大於基底10的CTE，彎曲顯示為如圖2所示。也就是說，在冷卻基底10和透明膜20後，第二表面12變形為凸面。在特定實施例中，如果透明膜20的CTE小於基底10的CTE，彎曲顯示為圖3所示。
在一些實施例中，聚合物材料或模塑膠40佈置在第二表面12上。在處理的情況下，溫度上升從而使得圖2所示的組合件30變形，呈現類似於圖10所示的組合件32的形狀。於是，如圖11所示，聚合物材料或模塑膠40均勻佈置在基底10上。因為聚合物材料的CTE大於基底10的CTE，在基底10和聚合物材料之間形成CTE錯配。當溫度下降時，由於基底10與透明膜20之間的第一CTE錯配被基底10和聚合物材料之間的第二CTE錯配抵消，基底10、透明膜20以及聚合物材料的形狀仍然得以保持。
在一些實施例中，如圖12所示，電磁波60通過透明膜20和基底10向第二表面12輻射。聚合物材料或模塑膠40暴露於電磁波60下可降解，靠近第二表面12和聚合物材料之間的交界面的一部分聚合物材料被降解，然後，聚合物材料的主要部分從基底10脫離。當聚合物材料從基底10脫離時，透明膜20和基底10的形狀恢復類似於圖2所示的組合件30外觀的形狀，以執行下一個聚合物材料佈置操作。
圖13是根據本發明一些實施例的用於熱膨脹係數錯配的方法400的圖。方法400包括複數個操作，參照圖14至圖16詳細討論這些操作。在操作401處，CTE調整膜附接在基底下通過加熱操作以形成組合件。在操作402處，加熱的組合件的溫度緩降以在組合件內部產生內應力。在操作403處，將晶粒附接膜佈置在基底上。在操作404處，將複數個晶粒放置在晶粒附接膜上。在操作405處，將模塑膠布置在基底上以抵消組合件內的內應力。
圖14至圖16已經被簡化以更好地理解本發明的發明構思。為簡單起見，圖14至圖16中與圖1至圖6具有相同數字標記的元件參照先前的討論，這裏不再重複。
回顧圖10，透明膜20具有調整組合件32的CTE值的功能，也被稱為CTE調整膜，如先前討論的，其附接在基底10下通過加熱操作形成組合件32。在加熱的組合件32的溫度緩降後，組合件32內部產生內應力使得組合件32如圖2或圖3所示彎曲。此外，透明膜20或CTE調整膜包括聚合物材料以增加透明膜20的CTE值或組合件32的彎曲程度。
在如圖14所示的一些實施例中，晶粒附接膜(DAF)70佈置在基底10的第二表面12用於接合晶粒80。在該處理情況下，溫度再次上升使得組合件32恢復如圖10所示的形狀，以在基底10上平穩地放置晶粒附接膜70。在特定的實施例中，如圖15所示，將複數個晶粒80放置在晶粒附接膜70上。晶粒附接膜70是光敏材料，當晶粒附接膜70暴露在電磁波之下時光敏材料可降解。電磁波包括約780nm至約1350nm的波長。在特定的實施例中，波長為約845nm至約1294nm。在其他實施例中，波長為約937nm至約1159nm。在一些其他實施例中，波長為約1015nm至約1105nm。
在一些實施例中，如圖16所示，聚合物材料或模塑膠40沉積在基底10之上以形成中間物90。在該處理情況下，溫度上升以將模塑膠 40平滑地沉積在晶粒附接膜70上並覆蓋晶粒80。在沉積操作後，冷卻模塑膠、晶粒附接膜70、基底10以及CTE調整膜。儘管模塑膠40的CTE遠大於基底10的CTE，由於組合件32的內應力抵消模塑膠40和基底10之間的錯配，中間物90將不會彎曲。
在一些實施例中，組合件32被視為一個組件，它包括自己的有效CTE。在該情形下，即使組合件32的有效CTE大於模塑膠的CTE，因為晶粒附接膜70、晶粒80和模塑膠40被視為一個集成片，該集成片的CTE值等於組合件32的有效CTE，中間物90將不會彎曲。因此，組合件32和集成片之間不存在CTE錯配，從而中間物90不變形。
在一些實施例中，如圖16所示，在沉積模塑膠的操作後，完成包括晶粒80和模塑膠40的WLP。為了將WLP從基底10分開，必須移除晶粒附接膜70，從而將模塑膠40從基底10分開；同時，晶粒80從基底10分開。在特定實施例中，光源(未示出)發射的電磁波60穿過透明膜20，該透明膜20對於約1060nm波長的電磁波60具有約90%至99%的透光率。也就是說，關於是1060nm的CO2鐳射。晶粒附接膜70暴露在電磁輻射或電磁波60下被降解，電磁波60施加在晶粒附接膜70和基底10之間的交界面71上，從而將晶粒80或WLP從基底10脫離。當模塑膠40或WLP從基底10脫離後，透明膜20和基底10的形狀恢復類似於圖2所示的組合件30的外觀或圖3所示的組合件31的外觀，以執行下一個WLP形成操作。
圖17是根據本發明一些實施例的用於熱膨脹係數錯配的方法500的圖。方法500包括複數個操作，參照表1詳細討論這些操作。在操作501處，確定基底的CTE值。在操作502處，選擇CTE值不同於基底的CTE值的CTE調整膜。在操作503處，選擇具有不同於基底的CTE的聚合物材料或模塑膠以佈置在基底上。在操作504處，確定CTE調整膜的厚度。在操作505處，根據變量計算有效CTE，該變量包括基底的 CTE、CTE調整膜的CTE以及CTE調整膜的厚度。
如先前討論並在表1中配置的，根據方法500確定複數個因素。在一些實施例中，基底的CTE值被確定為約3.8ppm/℃或3.8×10-6/℃。隨後，基底的厚度也被確定為約800μm。CTE調整膜的CTE值被選擇並不同於基底的CTE值(約3.8×10-6/℃)。在該情形下，CTE調整膜的CTE值為約1.5×10-4/℃或150ppm/℃。選擇模塑膠布置在具有CTE值(約8.0ppm/℃)的基底上。由於模塑膠被用於覆蓋晶粒，晶粒的厚度大約等於模塑膠的厚度。晶粒的厚度被確定為約250μm。CTE調整膜的厚度分別被確定為或被選擇為四組(例如，0μm、10μm、20μm、30μm)。由於基於能夠忽視晶粒的CTE的假設，計算有效CTE並用於抵消基底和模塑膠之間的CTE錯配部分，表1中分別確定或預測25℃處的WLP彎曲。
在一些實施例中，引入多項式來計算如圖12所示的由基底10、CTE調整膜20以及聚合物材料或模塑膠40構成的結構33的彎曲。在特定的實施例中，該多項式描述如下：y(彎曲)=ax2+bx+c；其中，a、b和c是單變量多項式的係數；而x是包括基底的CTE、CTE調整膜的CTE以及CTE調整膜的厚度中的一者 的變量。
在一些實施例中，如圖18所示，係數a為-7.7132，係數b為375.49；而係數c為-4327.5。變量x是模塑膠的CTE值。
儘管已經用結構特徵和/或方法動作專用的語言描述了本主題，但是應該理解在所附請求項中定義的主題不必限於上述具體特徵或動作。相反，上述具體特徵和動作是作為實現請求項的示例性形式公開的。
本文提供了實施例的各種操作。所描述的一些或全部操作順序不應當被理解為暗示這些操作必須是順序相關的。獲知該描述好處的本領域技術人員將會瞭解可替換的順序。而且，需要理解的是，不是所有操作都必須出現在本文提供的每一個實施例中。應該理解的是，本文描述層、特徵、元件等相對於彼此具有特定尺寸，例如結構尺寸或方向，例如，為了簡化和便於理解，在一些實施例中，同一物的實際尺寸與本文所示出的顯著不同。
而且，除非特別說明，“第一”、“第二”等並非旨在暗示時間方面，空間方面，排序等。相反，這些術語僅僅用作針對特徵、元件、條目等的識別字，名稱等。例如，第一通道和第二通道通常對應於通道A和通道B，或兩個不同的或兩個相同的通道，或同一通道。本申請使用的“或”旨在表示包容“或”而不是排他“或”。此外，除非特別說明或從上下文中明確得知其針對於單數形式，本申請中使用的“一”和“一個”通常被理解為表示“一個或複數個”。而且，就“包含”，“具有”，“有”，“帶有”或其變體在詳細描述或請求項使用的程度而言，這些術語旨在是包容性的，類似於“包括”。
301、302、303、304‧‧‧為方法300的複數個操作

Claims (10)

  1. 一種半導體結構的製造方法，其包括：提供基底，該基底包括第一表面和第二表面；加熱該基底和透明膜以將該透明膜附接到該第一表面，其中，在該基底和該透明膜之間具有第一熱膨脹係數(CTE)錯配；冷卻該基底和該透明膜；以及將聚合物材料佈置在該第二表面上，其中，在該基底和該聚合物材料之間具有第二CTE錯配，並且該第二CTE錯配被該第一CTE錯配抵消。
  2. 如請求項1所述的方法，還包括將電磁波通過該透明膜向該第二表面輻射以將該聚合物材料從該基底脫離。
  3. 如請求項1所述的方法，其中，該透明膜的CTE大於該基底的CTE。
  4. 如請求項1所述的方法，其中，該聚合物材料的CTE大於該基底的CTE。
  5. 如請求項1所述的方法，還包括在冷卻該基底和該透明膜後，將該第二表面變形為凸面。
  6. 一種半導體結構的製造方法，其包括：將熱膨脹係數(CTE)調整膜附接在基底下，以通過加熱操作形成組合件；緩降該被加熱的組合件的溫度以在該組合件內部產生內應力；在該基底上佈置晶粒附接膜；在該晶粒附接膜上放置複數個晶粒； 將模塑膠布置在該基底上以抵消該組合件內的該內應力。
  7. 如請求項6所述的方法，還包括移除該晶粒附接膜，從而將該模塑膠從該基底分開。
  8. 一種半導體結構的製造方法，其包括：確定基底的熱膨脹係數(CTE)值；選擇CTE調整膜，該CTE調整膜的CTE值不同於該基底的該CTE值；選擇聚合物材料，該聚合物材料將佈置在該基底上並且具有的CTE不同於該基底的CTE；確定該CTE調整膜的厚度；根據變量計算有效CTE，該變量包括該基底的CTE、該CTE調整膜的CTE以及該CTE調整膜的厚度。
  9. 如請求項8所述的方法，還包括引入多項式來計算由該基底、該CTE調整膜以及該聚合物材料構成的結構的彎曲。
  10. 如請求項9所述的方法，其中，該多項式是單一的不定方程，並且該多項式包括變量，該變量為該基底的CTE、該CTE調整膜的CTE以及該CTE調整膜的厚度中的一者。
TW103146001A 2014-02-19 2014-12-29 半導體結構的製造方法 TWI553750B (zh)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9324587B2 (en) * 2014-02-19 2016-04-26 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
JP2016146449A (ja) * 2015-02-09 2016-08-12 トヨタ自動車株式会社 半導体装置の製造方法
CN113030158B (zh) * 2021-02-03 2022-12-23 江苏大学 一种薄膜材料热膨胀系数及应力测量方法
CN113078069B (zh) * 2021-03-26 2022-07-19 华进半导体封装先导技术研发中心有限公司 一种芯片封装方法和芯片封装结构
US20220344171A1 (en) * 2021-04-26 2022-10-27 Applied Materials, Inc. Localized stress modulation by implant to back of wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258606A (zh) * 2005-09-06 2008-09-03 佳能株式会社 半导体器件
JP2011097007A (ja) * 2009-09-30 2011-05-12 Dainippon Printing Co Ltd フレキシブルデバイス用基板、フレキシブルデバイス用薄膜トランジスタ基板およびフレキシブルデバイス
US20120276689A1 (en) * 2010-11-05 2012-11-01 Joseph Eugene Canale Glass Wafers for Semiconductor Fabrication Processes and Methods of Making Same
TW201306344A (zh) * 2011-07-19 2013-02-01 Samsung Display Co Ltd 施體基板、製造該施體基板之方法及使用該施體基板製造有機發光顯示裝置之方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813935B1 (ko) * 2011-06-09 2018-01-02 엘지이노텍 주식회사 발광소자
US9502360B2 (en) * 2012-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stress compensation layer for 3D packaging
US9324587B2 (en) * 2014-02-19 2016-04-26 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258606A (zh) * 2005-09-06 2008-09-03 佳能株式会社 半导体器件
JP2011097007A (ja) * 2009-09-30 2011-05-12 Dainippon Printing Co Ltd フレキシブルデバイス用基板、フレキシブルデバイス用薄膜トランジスタ基板およびフレキシブルデバイス
US20120276689A1 (en) * 2010-11-05 2012-11-01 Joseph Eugene Canale Glass Wafers for Semiconductor Fabrication Processes and Methods of Making Same
TW201306344A (zh) * 2011-07-19 2013-02-01 Samsung Display Co Ltd 施體基板、製造該施體基板之方法及使用該施體基板製造有機發光顯示裝置之方法

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