TWI550798B - 用於積體電路之互連結構及製造用於積體電路之互連結構的方法 - Google Patents

用於積體電路之互連結構及製造用於積體電路之互連結構的方法 Download PDF

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TWI550798B
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詹姆士 布雷克威爾
艾倫 梅爾斯
肯瓦爾 辛格
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Description

用於積體電路之互連結構及製造用於積體電路之互連 結構的方法
本發明之實施例屬於半導體結構及處理之領域，且特別地，係有關用於後段製程(BEOL)互連有多色的光桶的自我對準通孔圖案化。
於過去數十年，積體電路中之特徵的定標已是不斷成長的半導體工業背後之驅動力。定標越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加生產能力之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
積體電路通常包括導電微電子結構(其於本技術中已知為通孔)，用以將通孔上方之金屬線或其他互連電連接至通孔下方之金屬線或其他互連。通孔通常係由微影程序所形成。代表性地，光抗蝕劑層可被旋塗於電介質層之上，光抗蝕劑層可通過圖案化遮罩而被暴露至圖案化的光 化輻射，且接著暴露層可被顯影以形成開口於光抗蝕劑層中。接下來，用於通孔之開口可藉由使用光抗蝕劑層中之開口為蝕刻遮罩而被蝕刻於電介質層中。此開口被稱為通孔開口。最後，通孔開口可被填充以一或更多金屬或其他導電材料來形成通孔。
過去，通孔之尺寸及間隔已顯著地減少，且預期未來通孔之尺寸及間隔將持續顯著地減少，針對至少某些類型的積體電路(例如，先進微處理器、晶片組組件、圖形晶片，等等)。通孔之尺寸的一種測量是通孔開口之關鍵尺寸。通孔之間隔的一種測量是通孔節距。通孔節距代表介於最接近的相鄰通孔間之中心至中心距離。
當藉由諸如微影程序而以極小的節距來圖案化極小的通孔時，本身即存在數項挑戰，特別當節距是約70奈米(nm)或者更小及/或當通孔開口之關鍵尺寸是約35nm或者更小時。此等挑戰之一在於：通孔與上方互連之間的重疊、以及通孔與下方定位互連之間的重疊通常需被控制達通孔節距的四分之一等級的高容許度。隨著通孔節距尺度越來越小，重疊容許度傾向於以較其微影設備所能夠跟得上的更大速度而隨之縮小。
此等挑戰之另一在於：通孔開口之關鍵尺寸通常傾向於較微影掃描器之解析能力更快地縮小。存在有縮小科技以縮小通孔開口之關鍵尺寸。然而，縮小量常受受限於最小通孔節距、以及縮小程序之能力而無法為足夠地免於光學鄰近校正(OPC)，且無法顯著地折衷線寬粗糙度 (LWR)及/或關鍵尺寸均勻度(CDU)。
此等挑戰之又另一在於：光抗蝕劑之LWR及/或CDU特性通常需要隨著通孔開口之關鍵尺寸減少而改良以維持關鍵尺寸預算之相同的整體片段。然而，目前大部分光抗蝕劑之LWR及/或CDU特性並未如通孔開口之關鍵尺寸減少般快速地改良。
此等挑戰之再另一在於：極小通孔節距通常傾向為低於甚至極端紫外線(EUV)微影掃描器之解析能力。結果，通常二、三或更多不同的微影遮罩可被使用，其傾向於增加成本。於某點，假如節距持續減小，則有可能無法(甚至以多重遮罩)使用EUV掃描器來列印這些極小節距之通孔開口。
因此，在通孔製造技術之領域中是需要改良的。
100‧‧‧開始結構
102‧‧‧層間電介質(ILD)層
102'‧‧‧圖案化的ILD層
104‧‧‧第一硬遮罩材料層
106‧‧‧圖案化遮罩
108‧‧‧間隔物
110‧‧‧溝槽
112‧‧‧第一顏色光桶
112A‧‧‧第一顏色光桶
113A‧‧‧通孔開口
114‧‧‧溝槽
116‧‧‧第二顏色光桶材料層
118‧‧‧第二顏色光桶
118A,118B‧‧‧第二顏色光桶
119A,119B‧‧‧通孔開口
120‧‧‧第二硬遮罩
121‧‧‧紅流體曝光
122‧‧‧第三硬遮罩
123‧‧‧綠流體曝光
124‧‧‧通孔位置
126‧‧‧金屬線溝槽
300‧‧‧結構
302‧‧‧金屬線
304‧‧‧層間電介質(ILD)線
306‧‧‧金屬線
308‧‧‧ILD層
310‧‧‧硬遮罩層
312‧‧‧溝槽
314‧‧‧ILD層
316,316A,316B,316C,316D‧‧‧光桶
318‧‧‧通孔位置
320‧‧‧交聯光桶
322‧‧‧金屬線
324‧‧‧通孔
350‧‧‧單一平面
397,398,399‧‧‧接縫
400‧‧‧計算裝置
402‧‧‧電路板
404‧‧‧處理器
406‧‧‧通訊晶片
圖1A-1H闡明其代表一種使用多色的光桶之減成自我對準通孔圖案化的方法中之各個操作的積體電路層之部分，依據本發明之實施例，其中：圖1A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在圖案化前)之開始結構的橫斷面視圖；圖1B闡明圖1A之結構，接續於第一硬遮罩層之第一次圖案化及後續的第一顏色光桶填充後；圖1C闡明圖1B之結構，接續於第一硬遮罩層之第 二次圖案化及後續的第二顏色光桶填充後；圖1D闡明圖1C之結構，接續於平坦化以使第一與第二顏色光桶彼此隔離後；圖1E闡明圖1D之結構，接續於第一顏色光桶之曝光及顯影以留下選定的通孔位置後；圖1F闡明圖1E之結構，接續於第二顏色光桶之曝光及顯影以留下額外選定的通孔位置後；圖1G闡明圖1F之結構，接續於第三硬遮罩層之移除及蝕刻以形成通孔位置後；以及圖1H闡明在金屬填充前之圖1G的結構。
圖2闡明用於一光桶類型之範例雙色調抗蝕劑及用於另一光桶類型之範例單色調抗蝕劑，依據本發明之實施例。
圖3A-3I闡明其代表一種使用多色的光桶之減成自我對準通孔圖案化的方法中之各個操作的積體電路層之部分，依據本發明之另一實施例，其中：圖3A闡明接續於深金屬線製造後之用於減成通孔製程的開始點結構；圖3B闡明接續於金屬線之凹陷後的圖3A之結構；圖3C闡明接續於層間電介質(ILD)層之形成後的圖3B之結構；圖3D闡明接續於硬遮罩層之沈積及圖案化後的圖3C之結構；圖3E闡明接續於使用圖3D之硬遮罩的圖案所界定 的溝槽形成後之圖3D的結構；圖3F闡明接續於所有可能通孔位置中之多色的光桶形成後的圖3E之結構；圖3G闡明接續於通孔位置選擇後之圖3F的結構；圖3H闡明接續於剩餘光桶之轉換至永久ILD材料後的圖3G之結構；圖3I闡明接續於金屬線及通孔形成後的圖3H之結構。
圖4闡明一計算裝置，依據本發明之一實施方式。
【發明內容及實施方式】
描述用於後段製程(BEOL)互連的有多色的光桶的自我對準通孔圖案化。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實施而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
文中所述之一或更多實施例係有關多色的光桶之使用為一種用以對付低於微影節距限制之插塞及通孔製造的方式。文中所述之一或更多實施例係有關用於自我對準通孔及插塞圖案化之減成方式，以及由此所得之結構。於一實施例中，文中所述之程序係致能後段製程特徵製造之自我 對準金屬化的實現。對於下一世代通孔及插塞圖案化所預期的重疊問題可由文中所述之一或更多方式來處理。
於一範例實施例中，以下所述之方式建立在使用所謂「光桶」之方式上，其中每一可能的特徵(例如，通孔)被再圖案化入基底。接著，光抗蝕劑被填入已圖案化的特徵，且微影操作僅被用以選定用於通孔開口形成之選擇通孔。於以下所述之一特定實施例中，微影操作被用以界定複數「多色的光桶」之上的相對大孔，其可接著藉由特定波長之流體曝光而被打開。多色的光桶方式容許較大的關鍵尺寸(CD)及/或誤差於重疊，而同時保留選擇相關通孔之能力。於一此類實施例中，溝槽被用以含有抗蝕劑本身，而流體曝光之多數波長被用以選擇性地打開相關通孔。
為了提供背景，用於通孔之當前製造技術涉及一種「盲」製程，其中通孔開口被圖案化於ILD溝槽上方遠處的堆疊中。通孔開口形態被接著蝕刻向下深入溝槽中。重疊誤差會累積並可能造成各種問題，例如，短路至相鄰金屬線。於一範例中，以小於約50奈米節距之特徵的圖案化及對準需要許多標線片及關鍵對準策略，其對於半導體製程而言是極昂貴的。反之，於一實施例中，文中所述之方式致能自我對準插塞及/或通孔之製造，顯著地簡化重疊誤差之網，並僅留下一關鍵重疊步驟(Mx+1光柵)。於是，於一實施例中，由於傳統微影/雙金屬鑲嵌圖案化(其需另被容許)之偏差不會是文中所述之所得結構的因 素。
通常，一或更多實施例係有關一種方式，其係利用一種減成技術以最終地形成導電通孔及(可能地)非導電間隔或者介於金屬之間的中斷(稱為「插塞」)。通孔(依其定義)被用以落在前層金屬圖案上。以此方式，文中所述之實施例致能一種更強韌的互連製造技術，因為不再依賴藉由微影設備之對準。此一互連製造技術可被用以節省許多對準/曝光、可被用以改良電接觸(例如藉由減少通孔電阻)、及可被用以減少總製程操作及處理時間，相較於使用傳統方式以圖案化此等特徵所需要者。
更明確地，一或更多文中所述之實施例涉及使用一種減成方法以使用已蝕刻的溝槽來預形成每一通孔或通孔開口。接著使用一額外操作以選擇留存哪些通孔及插塞。此等操作可使用「光桶」來闡明，雖然亦可使用一種更傳統的抗蝕劑曝光及ILD回填方式來執行選擇程序。
於第一形態中，使用自我對準通孔開口方式。當作一範例，圖1A-1H闡明其代表一種使用多色的光桶之減成自我對準通孔圖案化的方法中之各個操作的積體電路層之部分，依據本發明之實施例。於各所述操作之各圖示中，顯示橫斷面視圖。
圖1A闡明接續於層間電介質(ILD)層102上所形成之第一硬遮罩材料層104的沈積後(但在圖案化前)之開始結構100的橫斷面視圖，依據本發明之實施例。參考圖1A，圖案化遮罩106具有於第一硬遮罩材料層104上 或之上(沿著其側壁)所形成的間隔物108。
圖1B闡明圖1A之結構，接續於第一硬遮罩層之第一次圖案化及後續的第一顏色光桶填充後，依據本發明之實施例。參考圖1B，圖案化遮罩106將相應的間隔物108被一起使用為蝕刻期間之遮罩，以形成溝槽110通過第一硬遮罩材料層104且部分地進入ILD層102。溝槽110被接著填充以第一顏色光桶112。
圖1C闡明圖1B之結構，接續於第一硬遮罩層之第二次圖案化及後續的第二顏色光桶填充後，依據本發明之實施例。參考圖1C，圖案化遮罩106被移除且第二複數溝槽114被蝕刻通過第一硬遮罩材料層104且部分地進入ILD層102，介於間隔物108之間。之後，溝槽114被填充以第二顏色光桶材料層116。
再次參考圖1C，間隔物108之負圖案被因而轉移(例如，藉由形成溝槽110及114之兩蝕刻製程)至第一硬遮罩材料層104。於一此類實施例中，間隔物108及(因此)溝槽110和114被形成以光柵圖案，如圖1C中所描繪者。於一實施例中，光柵圖案為緊密節距光柵圖案。於特定此一實施例中，緊密節距無法直接透過傳統微影來獲得。例如，根據傳統微影之圖案可首先被被限制於遮罩106，但該節距可藉由使用負間隔物遮罩圖案化而被減半，如圖1A-1C中所描繪者。甚至，雖然未顯示，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，第一顏色光桶112及第二顏色光桶材料層116之光 柵狀圖案(集合地)被分隔以恆定節距並具有恆定寬度。
圖1D闡明圖1C之結構，接續於平坦化以使第一與第二顏色光桶彼此隔離後，依據本發明之實施例。參考圖1D，第二顏色光桶材料層116及間隔物108之頂部被平坦化(例如，藉由化學機械拋光(CMP))直到第一顏色光桶112之頂部表面被暴露，形成與第二顏色光桶材料層116分離的第二顏色光桶118。於一實施例中，第一顏色光桶112與第二顏色光桶118之組合代表於後續形成的金屬化結構中之所有可能通孔位置。
圖1E闡明圖1D之結構，接續於第一顏色光桶之曝光及顯影以留下選定的通孔位置後，依據本發明之實施例。參考圖1E，第二硬遮罩120被形成並圖案化於圖1D之結構上。圖案化的第二硬遮罩120顯露選定的第一顏色光桶112A。選定的第一顏色光桶112A被暴露至光照射並移除(亦即，顯影)以提供選定的通孔開口113A。應理解有關形成並圖案化硬遮罩層之文中描述係涉及(於一實施例中)稍後於空白硬遮罩之上的遮罩形成。遮罩形成可涉及使用適於微影處理之一或更多層。於圖案化該些一或更多微影層時，圖案係藉由蝕刻製程而被轉移至硬遮罩層以提供圖案化的硬遮罩層。
再次參考圖1E，可能無法於第二硬遮罩層120之圖案化時僅顯露選定的第一顏色光桶112A。例如，一或更多相鄰的(或附近的)第二顏色光桶118亦可能被顯露。這些額外顯露的光桶可能不是用於最終通孔形成之理想位 置。然而，任何顯露的第二顏色光桶118(於一實施例中)未被修改，當暴露至用於圖案化第一顏色光桶112之群組的照射時。例如，於一實施例中，第一顏色光桶112易受到紅流體曝光121並可被顯影以移除第一顏色光桶112之選擇，如圖1E中所示。於該實施例中，第二顏色光桶118不易受到紅流體曝光而(因此)無法被顯影及移除，即使於紅流體曝光期間顯露，如圖1E中所示。於一實施例中，藉由具有不同照射易受性之相鄰光桶，較大的形態及/或偏移容許度可被接納以釋放其他與第二硬遮罩層120之圖案化相關的限制。
圖1F闡明圖1E之結構，接續於第二顏色光桶之曝光及顯影以留下額外選定的通孔位置後，依據本發明之實施例。參考圖1F，第三硬遮罩122被形成並圖案化於圖1E之結構上。第三硬遮罩122亦可填充選定的通孔開口113A，如圖1F中所描繪者。圖案化的第三硬遮罩122顯露選定的第二顏色光桶118A及118B。選定的第二顏色光桶118A及118B被暴露至光照射並移除(亦即，顯影)以個別地提供選定的通孔開口119A及119B。
再次參考圖1F，可能無法於第三硬遮罩122的層之圖案化時僅顯露選定的第二顏色光桶118A及118B。例如，一或更多相鄰的(或附近的)第一顏色光桶112亦可能被顯露。這些額外顯露的光桶可能不是用於最終通孔形成之理想位置。然而，任何顯露的第一顏色光桶112(於一實施例中)未被修改，當暴露至用於圖案化第二顏色光 桶118之群組的照射時。例如，於一實施例中，第二顏色光桶118易受到綠流體曝光123並可被顯影以移除第二顏色光桶118之選擇，如圖1F中所示。於該實施例中，第一顏色光桶112不易受到綠流體曝光而(因此)無法被顯影及移除，即使於綠流體曝光期間顯露，如圖1F中所示。於一實施例中，藉由具有不同照射易受性之相鄰光桶，較大的形態及/或偏移容許度可被接納以釋放其他與第三硬遮罩122的層之圖案化相關的限制。
圖1G闡明圖1F之結構，接續於第三硬遮罩層之移除及蝕刻以形成通孔位置後，依據本發明之實施例。參考圖1G，第三硬遮罩122的層被移除。於一此類實施例中，第三硬遮罩122的層係碳為基的硬遮罩層且係藉由灰製程來移除。接著，通孔開口119A、113A及119B之圖案接受選擇性蝕刻製程(諸如選擇性電漿蝕刻製程)以延伸通孔開口更深入下方ILD層102，形成具有通孔位置124之通孔圖案化的ILD層102'。蝕刻對於剩餘的第一顏色及第二顏色光桶112和118及對於間隔物108是選擇性的。
圖1H闡明在金屬填充前之圖1G的結構，依據本發明之實施例。參考圖1H，所有剩餘的第一顏色及第二顏色光桶112及118被移除。剩餘的第一顏色及第二顏色光桶112及118可被直接地移除，或者可首先被曝光並顯影以致能移除。剩餘的第一顏色及第二顏色光桶112及118之移除提供了金屬線溝槽126，其某些被耦合至圖案化的 ILD層102'中之通孔位置124。後續製程可包括間隔物108和第一硬遮罩材料層104之移除、及金屬線溝槽126和通孔位置124之金屬填充。於一此類實施例中，金屬化係藉由金屬填充及拋光回製程來形成。
圖1H之結構(於金屬填充時)可接著被使用為用以形成後續金屬線/通孔及ILD層之基礎。替代地，圖1H之結構(於金屬填充時)可代表積體電路中之最後金屬互連層。應理解其上述製程操作可被施行以替代的順序，不是每一操作均需被執行及/或額外的製程操作可被執行。再次參考圖1H，藉由減成方式之自我對準製造可被完成於此階段。以類似方式所製造之下一層可能需要再一次完整製程之啟動。替代地，其他方式可被使用於此階段以提供額外互連層，諸如傳統雙或單金屬鑲嵌方式。
再次參考圖1A-1H，數個選項可被考量為可供提供第一顏色光桶112及第二顏色光桶118。例如，於一實施例中，兩不同的正色調有機光抗蝕劑被使用。應理解：於一此類實施例中，具有不同化學結構之材料可被選擇用於第一顏色光桶112及第二顏色光桶118以容許不同的塗敷、光活化及顯影製程被使用。當作一範例實施例，一種習知的193nm微影聚甲基丙烯酸鹽抗蝕劑系統被選用於第一顏色光桶112，而一種習知的248nm聚羥苯乙烯光抗蝕劑系統被選用於第二顏色光桶118。介於這兩類型樹脂間之顯著化學差異容許兩不同的有機鑄造溶劑被使用；此可能是必要的，因為第二顏色光桶118之材料被塗敷以其已 存在的第一顏色光桶112之材料。第一顏色光桶112之鑄造溶劑不受限制，而針對第二顏色光桶118，酒精溶劑可被使用，因為其仍可溶解PHS材料但非較不受歡迎的聚甲基丙烯酸鹽。
當作第一顏色光桶112之材料的聚甲基丙烯酸鹽樹脂與當作第二顏色光桶118之材料的聚羥苯乙烯之結合可(於一實施例中)致能兩不同的曝光波長被使用。典型的193nm微影聚合物係基於具有193nm吸收光酸產生劑(PAG)之聚甲基丙烯酸鹽，因為聚合物不會強烈地吸收於此波長。另一方面，聚羥苯乙烯可能不是適當的，因為其強烈地吸收193nm並防止遍及膜之PAG的活化。於一實施例中，接著，第一顏色光桶112之材料可被選擇性地活化並顯影於193nm光子存在時。為了強調介於第一顏色光桶112與第二顏色光桶118之間的光速度差異，諸如於193nm之PAG吸收性、PAG負載及光酸強度等因素可針對各項而被微調。此外，可將強的193nm吸收劑加至第二顏色光桶118(或選擇性地沈積於第二顏色光桶118之頂部上)以減少大塊膜內之PAG。接續於曝光後，於特定實施例中，第一顏色光桶112之顯影選擇性地被執行以標準的TMAH顯影劑，其中第二顏色光桶118之最小顯影將發生。
於實施例中，為了選擇性地移除第二顏色光桶118於第一顏色光桶112之存在時，則使用第二較低能量波長，其僅活化第二顏色光桶118中之PAG而非第一顏色光桶 112中之PAG。此可被達成以兩種方式。首先，於一實施例中，使用具有不同吸收性特性之PAG。例如，三烴基鋶鹽具有極低的吸收性於諸如248nm等波長，而三芳基鋶具有極高的吸收性。因此，藉由使用三芳基鋶或其他248nm吸收PAG於第二顏色光桶118中而使用三烴基鋶或其他非248nm吸收PAG於第一顏色光桶112中來達成選擇性。替代地，敏化劑可被結合入第二顏色光桶118，其吸收低能量光子轉移能量至PAG選擇性地於第二顏色光桶118中，而並無活化發生於第一顏色光桶112中，因為並無敏化劑存在。
於另一實施例中，圖2闡明用於一光桶類型之範例雙色調抗蝕劑及用於另一光桶類型之範例單色調抗蝕劑，依據本發明之實施例。參考圖2，於一實施例中，雙色調光抗蝕劑系統(PB-1)被用於第一顏色光桶112之材料。單色調(慢)光抗蝕劑系統(PB-2)被用於第二顏色光桶118之材料。雙色調光抗蝕劑可被特徵化為具有一種光回應，其係由於系統中所包括之光基產生劑的活化而被有效地關閉於較高的劑量。光產生的基係中和光酸並防止聚合物去保護。於一實施例中，於第一顏色光桶112之曝光期間，劑量被選擇以致雙色調抗蝕劑(PB-1)係操作為快速正色調系統，而單色調抗蝕劑(PB-2)尚未接收足夠的光子以供溶解度切換被活化。如此容許PB-1被移除以TMAH顯影劑而不會移除PB-2。為了選擇性地移除PB-2而不移除PB-1，較高的劑量被用於第二曝光(亦即，第 二顏色光桶118之曝光)。所選擇的劑量需活化PB-2中之足夠PAG以容許溶解於TMAH中，並透過PBG之活化以移動PB-2入負色調回應區間。以此方式，相同的PAG可被用於PB-1及PB-2，且相同的曝光波長可被用於曝光1及2。應理解PB-1可能需要光基產生劑(PBG)之結合；然而，有可能需要不同類型的聚合物以容許PB-2之塗敷，一旦PB-1已被塗敷。如上所述，針對PB-1之聚甲基丙烯酸鹽類型抗蝕劑及針對PB-2之PHS類型的使用可滿足此需求。
應理解針對第一和第二顏色光桶112和118之上述指定材料(個別地)可被切換，依據本發明之實施例。同時，上述多色光桶方式可被稱為1-D。類似的方式可被應用於使用交叉光柵的2-D系統，雖然光桶材料將必須承受來自上方交叉光柵之蝕刻及清潔。其結果將是棋盤型圖案，其具有相對於那些上述方式於垂直方向上較小的通孔/插塞。此外，應理解與圖1A-1H關聯所描述的方式不一定被執行為形成對準於下方金屬化層之通孔。如此一來，於某些背景中，這些製程技術可被視為涉及針對任何下方金屬化層以由上而下方向盲目射擊。於第二形態中，減成方式提供與下方金屬化層之對準。當作一範例，圖3A-3I闡明其代表一種使用多色的光桶之減成自我對準通孔圖案化的方法中之各個操作的積體電路層之部分，依據本發明之另一實施例。於各描述操作之各圖示中，提供一有角度的三維橫斷面視圖。
圖3A闡明接續於深金屬線製造後之用於減成通孔製程的開始點結構300，依據本發明之實施例。參考圖3A，結構300包括具有中間層間電介質(ILD)線304之金屬線302。亦應理解其某些金屬線302可與下方通孔關聯以便耦合至先前互連層。於一實施例中，金屬線302係藉由將溝槽圖案化入ILD材料(例如，線304之ILD材料)來形成。溝槽接著由金屬來填充且(假如需要的話)被平坦化至ILD線304之頂部。於一實施例中，金屬溝槽及填充製程係涉及高的高寬比特徵。例如，於一實施例中，金屬線高度(h)與金屬線寬度(w)之高寬比約於5-10之範圍中。
圖3B闡明接續於金屬線之凹陷後的圖3A之結構，依據本發明之實施例。參考圖3B，金屬線302被選擇性地凹陷以提供第一階的金屬線306。凹陷被選擇性地對ILD線304來執行。該凹陷可藉由透過乾式蝕刻、濕式蝕刻、或其組合之蝕刻來執行。凹陷程度可由第一階的金屬線306之目標厚度來決定，以供使用為後段製程(BEOL)互連結構內之適當的導電互連線。
圖3C闡明接續於層間電介質(ILD)層之形成後的圖3B之結構，依據本發明之實施例。參考圖3C，ILD材料的ILD層308被沈積，且(假如需要的話)被平坦化，至凹陷的金屬線306及ILD線304之上的位準。
圖3D闡明接續於硬遮罩層之沈積及圖案化後的圖3C之結構，依據本發明之實施例。參考圖3D，硬遮罩層310 被形成於ILD層308上。於此一實施例中，硬遮罩層310被形成以一正交於第一階的金屬線306/ILD線304之光柵圖案的光柵圖案，如圖3D中所示。於一實施例中，由硬遮罩層310所形成之光柵結構為緊密節距光柵結構。於此一實施例中，緊密節距無法直接透過傳統微影來獲得。例如，根據傳統微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，圖3D的第二硬遮罩層310之光柵狀圖案可具有以恆定節距來分隔並具有恆定寬度之硬遮罩線。
圖3E闡明接續於使用圖3D之硬遮罩的圖案所界定的溝槽形成後之圖3D的結構，依據本發明之實施例。參考圖3E，ILD層308之暴露區(亦即，未被310所保護者)被蝕刻以形成溝槽312及圖案化的ILD層314。蝕刻係停止在(且因而暴露)第一階的金屬線306及ILD線304之頂部表面上。
圖3F闡明接續於所有可能通孔位置中之光桶形成後的圖3E之結構，依據本發明之實施例。參考圖3F，光桶316被形成於凹陷的金屬線306之暴露部分上方的所有可能通孔位置中。於一實施例中，光桶316被形成為基本上與ILD線304之頂部表面共面，如圖3F中所描繪者。此外，再次參考圖3F，硬遮罩層310可被移除自圖案化的ILD層314。
再次參考圖3F，於一實施例中，兩不同顏色的光桶 可被用以形成光桶316。例如，於一實施例中，光桶316A及316C係由第一光桶材料所組成，而光桶316B及316D係由第二(不同的)光桶材料所組成，如上所述。於此階段之兩不同光桶的使用可減緩對於用以曝光選擇光桶之後續微影的限制。
圖3G闡明接續於通孔位置選擇後的圖3F之結構，依據本發明之實施例。參考圖3G，在選擇通孔位置318時來自圖3F之光桶316被移除。於其中被選來形成通孔之位置中，光桶316被留存。於一實施例中，為了形成通孔位置318，微影被使用以暴露相應的光桶316。暴露的光桶可接著藉由顯影劑而被移除。
再次參考圖3G，相關於圖3F，通孔選擇可涉及一或更多第一光桶類型之移除和一或更多第二光桶類型之移除。雖然於圖3G中，相同類型的兩光桶316A及316C被移除，但這裡無須如此。如此一來，於一實施例中，第一顏色類型之至少某些光桶被留存連同第二(不同的)顏色類型之至少某些。
圖3H闡明接續於剩餘光桶之轉換至永久ILD材料後的圖3G之結構，依據本發明之實施例。參考圖3H，光桶316之材料被修改(例如，藉由在烘烤操作時之交聯)於位置中以形成作為交聯光桶320的最後ILD材料。於一此類實施例中，交聯係提供烘烤時之溶解度切換。最後的、交聯的材料具有電介質間性質，而因此可被留存於最後金屬化結構中。於一實施例中，兩不同類型的光桶(例如， 第一和第二顏色的光桶)被留存且因此被個別地轉換成兩不同材料，其可被留存於最後金屬化結構中。
再次參考圖3H，於一實施例中，所得結構包括高達三個不同的電介質材料區(ILD線304+ILD層314的ILD線+交聯光桶320)於金屬化結構之單一平面350中。於此一實施例中，ILD線304、ILD層314的ILD線及交聯光桶320之兩者或全部係由相同材料所組成。於另一此實施例中，ILD線304、ILD層314的ILD線及交聯光桶320均由不同的ILD材料所組成。於任一情況下，於一特定實施例中，可在最後結構中觀察到諸如介於ILD線304與ILD層314的ILD線的材料之間的垂直接縫(例如，接縫397)及/或介於ILD線304與交聯光桶320之間的垂直接縫(例如，接縫398)及/或介於ILD層314的ILD線與交聯光桶320之間的垂直接縫(例如，接縫399)等區別。再者，於一實施例中，交聯光桶320可代表最後結構中所留存的交聯光桶之一或二不同類型。
圖3I闡明接續於金屬線及通孔形成後的圖3H之結構，依據本發明之實施例。參考圖3I，金屬線322及通孔324被形成於圖3H之開口的金屬填充上。金屬線322係藉由通孔324而被耦合至下方的金屬線306。於一實施例中，開口被填充以金屬鑲嵌方式或由下而上填充方式以提供圖3I中所示之結構。因此，於上述方式中用以形成金屬線及通孔之金屬(例如，銅及相關的障壁和種子層)沈積可為典型地用於標準後段製程(BEOL)處理者。於一 實施例中，於後續製造操作中，ILD層314的ILD線可被移除以提供介於所得金屬線322之間的空氣間隙。
圖3I之結構可接著被使用為用以形成後續金屬線/通孔及ILD層之基礎。替代地，圖3I之結構可代表積體電路中之最後金屬互連層。應理解其上述製程操作可被施行以替代的順序，不是每一操作均需被執行及/或額外的製程操作可被執行。於任何情況下，所得結構均致能其被直接地集中於下方金屬線上之通孔的製造。亦即，通孔可具有較下方金屬線更寬、更窄、或相同的厚度，例如，由於非完美選擇性蝕刻處理。然而，於一實施例中，通孔之中心被直接地與金屬線之中心對準(匹配)。再者，用以選擇哪些插塞及通孔之ILD將可能是極不同於主要ILD且將被完美地自我對準於兩方向上。如此一來，於一實施例中，由於傳統微影/雙金屬鑲嵌圖案化(其需另被容許)之偏差不會是文中所述之所得結構的因素。再次參考圖3I，接著，藉由減成方式之自我對準製造可完成於此階段。以類似方式所製造之下一層可能需要再一次完整製程之啟動。替代地，其他方式可被使用於此階段以提供額外互連層，諸如傳統雙或單金屬鑲嵌方式。
總之，依據本發明之一或更多實施例，文中所述之方式係涉及使用光桶層間電介質(ILD)以選擇用於插塞及通孔之位置。光桶ILD組成通常是極不同於標準ILD，且(於一實施例中)是完美地自我對準於兩方向。更一般地，於一實施例中，如文中所使用之術語「光桶」係涉及 使用超快光抗蝕劑或e光束抗蝕劑或其他光敏材料，如已蝕刻開口中所形成者。於此一實施例中，進入開口之聚合物的熱回填被使用接續於旋塗施加後。於一實施例中，快速光抗蝕劑係藉由從現有的光抗蝕劑材料移除抑制劑來製造。於另一實施例中，光桶係藉由蝕刻回製程及/或微影/縮小/蝕刻製程來形成。應理解其光桶無須被填充以實際的光抗蝕劑，只要該材料作用為光敏開關。於一實施例中，微影被用以暴露其被選擇以供移除之相應的光桶。然而，微影限制可被釋放且失準容許度可能很高，因為光桶係由非可光解的材料所圍繞。再者，於一實施例中，取代曝光以(例如)30mJ/cm2，此類光桶可被曝光以(例如)3mJ/cm2。通常此將導致極差的關鍵尺寸(CD)控制及粗糙度。但於此例中，CD及粗糙度控制將由光桶所界定，其可被極佳地控制及界定。因此，光桶方式可被用以防止成像/劑量取捨，其限制了下一代微影製程之產量。於一實施例中，光桶接受超紫外線(EUV)光之曝光以暴露光桶，其中於特定實施例中，EUV係於5-15奈米之範圍中。以上有關圖1A-1H及3A-3I之細節主要係聚焦於針對通孔圖案化之多色的光桶使用。然而，應理解其多色的光桶亦可用於插塞圖案化。
於一實施例中，針對金屬線、ILD線或硬遮罩線之術語「光柵結構」被用以指稱緊密節距光柵結構。於此一實施例中，緊密節距無法直接透過傳統微影來獲得。例如，根據傳統微影之圖案可首先被形成，但該節距可藉由使用 間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，上述光柵狀圖案可具有以恆定節距來分隔並具有恆定寬度之金屬線、ILD線或硬遮罩線。圖案可藉由節距減半或節距減為四分之一方式來製造。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO2))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的低k電介質材料、以及其組合。此層間電介質材料可由傳統技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，互連材料(例如，金屬線及/或通孔)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層、不同金屬或合金之堆疊，等等。在本技術中互連線有時亦被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，插塞及/或封蓋及/或硬遮罩材料係由不同於層間電介質材料的電 介質材料所組成。於一實施例中，這些材料為犧牲性的，而層間電介質材料被保留於最後結構之至少某處。於某些實施例中，插塞及/或封蓋及/或硬遮罩材料包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。於另一實施例中，插塞及/或封蓋及/或硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他插塞及/或封蓋及/或硬遮罩材料層可根據特定實施方式而被使用。插塞及/或封蓋及/或硬遮罩材料層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
應理解其上述的層及材料通常被形成於下方半導體基底或結構(諸如積體電路之下方裝置層)之上或上方。於一實施例中，下方半導體基底代表用以製造積體電路之一般工件物體。半導體基底常包括矽或另一半導體材料之晶圓或其他件。適當的半導體基底包括(但不限定於)單晶矽、多晶矽及絕緣體上之矽(SOI)、以及由其他半導體材料所形成之類似基底。半導體基底(根據製造之階段)常包括電晶體、積體電路，等等。基底亦可包括半導體材料、金屬、電介質、摻雜物、及半導體基底中常發現的其他材料。再者，上述結構可被製造於下方較低階後段製程(BEOL)互連層上。
文中所揭露之實施例可被用以製造多種不同類型的積 體電路及/或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖4闡明一計算裝置400，依據本發明之一實施方式。計算裝置400含有電路板402。電路板402可包括數個組件，包括(但不限定於)處理器404及至少一通訊晶片406。處理器404被實體地及電氣地耦合至電路板402。於某些實施方式中，至少一通訊晶片406亦被實體地及電氣地耦合至電路板402。於進一步實施方式中，通訊晶片406為處理器404之部分。
根據其應用，計算裝置400可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板402。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統 (GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片406致能無線通訊，以供資料之轉移至及自計算裝置400。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片406可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置400可包括複數通訊晶片406。例如，第一通訊晶片406可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片406可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置400之處理器404包括封裝於處理器404內之積體電路晶粒。於本發明之一些實施方式中，處理器之積體電路晶粒包括一或更多結構，諸如依據本發明之實施方式而建造的自我對準通孔。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電 子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片406亦包括封裝於通訊晶片406內之積體電路晶粒。依據本發明之另一實施方式，通訊晶片之積體電路晶粒包括一或更多結構，諸如依據本發明之實施方式而建造的自我對準通孔。
於進一步實施方式中，計算裝置400內所包括之另一組件可含有積體電路晶粒，其包括一或更多結構，諸如依據本發明之實施方式而建造的自我對準通孔。
於各種實施方式中，計算裝置400可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置400可為處理資料之任何其他電子裝置。
因此，本發明之實施例包括用於後段製程(BEOL)互連之有多色的光桶的自我對準通孔圖案化。
於一實施例中，一種用於積體電路之互連結構包括配置在基底之上的該互連結構之第一層，該第一層包括在第一方向上的交替金屬線和電介質線之第一光柵。電介質線具有高於金屬線之最上表面的最上表面。互連結構之第二層被配置於互連結構之第一層上方，該第二層包括在第二方向(垂直於第一方向)上的交替金屬線和電介質線之第 二光柵。該些電介質線具有低於該第二光柵的該些金屬線之最低表面的最低表面。該第二光柵之該些電介質線重疊並接觸，但係不同於該第一光柵之該些電介質線。第一和第二電介質區被配置於該第一光柵的該些金屬線與該第二光柵的該些金屬線之間、且於與該第一光柵之該些電介質線的上部分及該第二光柵之該些電介質線的下部分相同的平面中。第一電介質區係由第一交聯可光解材料所組成，而第二電介質區係由第二、不同的交聯可光解材料所組成。
於一實施例中，第一交聯可光解材料為交聯193nm聚甲基丙烯酸鹽抗蝕劑，而第二交聯可光解材料為交聯248nm聚羥苯乙烯抗蝕劑。
於一實施例中，第一交聯可光解材料為交聯雙色調抗蝕劑，而第二交聯可光解材料為交聯單色調抗蝕劑。
於一實施例中，該互連結構進一步包括一配置於該第一光柵的金屬線與該第二光柵的金屬線之間並將其耦合的導電通孔，該導電通孔係於與電介質材料之該第一和第二區相同的平面中。
於一實施例中，該導電通孔具有一中心，其係與該第一光柵之該金屬線的中心以及該第二光柵之該金屬線的中心直接對準。
於一實施例中，該第一光柵之該些電介質線係由第一電介質材料所組成，而該第二光柵之該些電介質線係由第二、不同的電介質材料所組成，且該第一和第二電介質材 料係不同於該第一和第二交聯可光解材料。
於一實施例中，該第一光柵之該些電介質線及該第二光柵之該些電介質線係由相同的電介質材料所組成，該電介質材料係不同於該第一和第二交聯可光解材料。
於一實施例中，一種製造用於積體電路之互連結構的方法涉及形成遮罩於ILD材料層之上，該遮罩具有複數隔離的特徵，其各具有中央部分及一對側壁間隔物。該方法亦涉及使用該遮罩以形成第一複數溝槽部分地進入該ILD材料層中。該方法亦涉及形成第一顏色光桶於該些第一複數溝槽中。該方法亦涉及藉由移除該遮罩之各特徵的該中央部分以從該遮罩形成第二遮罩。該方法亦涉及使用該第二遮罩以形成第二複數溝槽部分地進入該ILD材料層中。該方法亦涉及形成第二、不同的顏色光桶於該些第二複數溝槽中。該方法亦涉及藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分。該方法亦涉及藉由使用第一、不同的微影曝光以曝光、顯影並移除該些第二顏色光桶之部分。該方法亦涉及形成通孔位置，其中該些第一顏色光桶之該些部分及該些第二顏色光桶之該些部分被移除。該方法亦涉及形成金屬通孔於該些通孔位置中，及形成金屬線於該些金屬通孔之上。
於一實施例中，該些第一顏色光桶係由193nm聚甲基丙烯酸鹽抗蝕劑所組成而該第一微影曝光為193nm曝光，以及該些第二顏色光桶係由248nm聚羥苯乙烯抗蝕劑所組成而該第二微影曝光為248nm曝光。
於一實施例中，該些第一顏色光桶係由雙色調抗蝕劑所組成，該些第二顏色光桶係由單色調抗蝕劑所組成，而該第一和第二微影曝光涉及藉由不同劑量之相同波長的光之照射。
於一實施例中，該方法進一步涉及在形成金屬通孔於該些通孔位置中以前，移除該些第一和第二顏色光桶之所有剩餘者。
於一實施例中，該第一和第二微影曝光之至少一者被執行於碳基硬遮罩層之存在時，而該碳基硬遮罩層係使用灰製程而被實質上移除。
於一實施例中，一種製造用於積體電路之互連結構的方法涉及提供金屬化結構，其包括具有第一方向之交替的金屬線和電介質線第一光柵，該第一光柵之各電介質線具有與各金屬線之頂部表面基本上共面的頂部表面。該方法亦涉及使該第一光柵之該些金屬線凹陷低於該第一光柵之該些電介質線的該頂部表面，以及形成該第一光柵之凹陷金屬線。該方法亦涉及形成層間電介質(ILD)層於該第一光柵的該些電介質線及該些凹陷金屬線之上，該ILD層具有在垂直於該第一方向之第二方向上的第二光柵，其顯露該些凹陷金屬線之部分。該方法亦涉及形成第一顏色光桶於該些凹陷金屬線之上的幾乎半數所有可能通孔位置中。該方法亦涉及形成第二、不同的顏色光桶於該些凹陷金屬線之上的所有可能通孔位置之剩餘者中。該方法亦涉及曝光、顯影並移除該些第一和第二顏色光桶之部分以形 成一或更多通孔開口。該方法亦涉及後續地交聯所有剩餘的第一和第二顏色光桶。該方法亦涉及形成金屬線於該些交聯的第一和第二顏色光桶之上、及形成通孔於與該些交聯的第一和第二顏色光桶相同的平面中。
於一實施例中，形成該些第一和第二顏色光桶涉及個別地形成第一和第二可光解材料，而交聯該些剩餘的第一和第二顏色光桶涉及烘烤該些剩餘的第一和第二顏色光桶。
於一實施例中，該第一第一可光解材料為193nm聚甲基丙烯酸鹽抗蝕劑，而該第二可光解材料為248nm聚羥苯乙烯抗蝕劑。
於一實施例中，該第一可光解材料為雙色調抗蝕劑，而該第二可光解材料為單色調抗蝕劑。
於一實施例中，交聯該些剩餘的第一和第二顏色光桶涉及形成永久ILD材料。
於一實施例中，曝光、顯影並移除該些剩餘的第一和第二顏色光桶之部分涉及藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分及藉由使用第二、不同的微影曝光以曝光、顯影並移除該些第二顏色光桶之部分。該些第一顏色光桶係由193nm聚甲基丙烯酸鹽抗蝕劑所組成而該第一微影曝光為193nm曝光，以及該些第二顏色光桶係由248nm聚羥苯乙烯抗蝕劑所組成而該第二微影曝光為248nm曝光。
於一實施例中，曝光、顯影並移除該些剩餘的第一和 第二顏色光桶之部分涉及藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分及藉由使用第二、不同的微影曝光以曝光、顯影並移除該些第二顏色光桶之部分。該些第一顏色光桶係由雙色調抗蝕劑所組成，該些第二顏色光桶係由單色調抗蝕劑所組成，而該第一和第二微影曝光涉及藉由不同劑量之相同波長的光之照射。
於一實施例中，該第一光柵之該些電介質線係由第一電介質材料所組成，而該ILD層係由第二、不同的電介質材料所組成。
於一實施例中，該第一光柵之該些電介質線與該ILD層係由相同的電介質材料所組成。
102'‧‧‧圖案化的ILD層
104‧‧‧第一硬遮罩材料層
108‧‧‧間隔物
112‧‧‧第一顏色光桶
113A‧‧‧選定的通孔開口
118‧‧‧第二顏色光桶
122‧‧‧第三硬遮罩
124‧‧‧通孔位置
119A,119B‧‧‧通孔開口

Claims (21)

  1. 一種用於積體電路之互連結構，該互連結構包含：配置於基底上方之該互連結構的第一層，該第一層包含於第一方向之交替金屬線和電介質線的第一光柵，其中該些電介質線具有較該些金屬線之最上表面更高的最上表面；及配置於該互連結構之該第一層上方的該互連結構之第二層，該第二層包含在一垂直於該第一方向的第二方向之交替金屬線和電介質線的第二光柵，其中該些電介質線具有較該第二光柵的該些金屬線之最低表面更低的最低表面，其中該第二光柵之該些電介質線重疊並接觸該第一光柵之該些電介質線但不同於該第一光柵之該些電介質線；及第一和第二電介質區，其係配置於該第一光柵的該些金屬線與該第二光柵的該些金屬線之間、且係於與該第一光柵之該些電介質線的上部分及該第二光柵之該些電介質線的下部分相同的平面中，該第一電介質區包含第一交聯可光解材料，而該第二電介質區包含不同的第二交聯可光解材料。
  2. 如申請專利範圍第1項之互連結構，其中該第一交聯可光解材料為交聯193nm聚甲基丙烯酸鹽抗蝕劑，而該第二交聯可光解材料為交聯248nm聚羥苯乙烯抗蝕劑。
  3. 如申請專利範圍第1項之互連結構，其中該第一交 聯可光解材料為交聯雙色調抗蝕劑，而該第二交聯可光解材料為交聯單色調抗蝕劑。
  4. 如申請專利範圍第1項之互連結構，進一步包含：配置於該第一光柵的金屬線與該第二光柵的金屬線之間並將其耦合的導電通孔，該導電通孔係於與電介質材料之該第一和第二區相同的平面中。
  5. 如申請專利範圍第4項之互連結構，其中該導電通孔具有一中心，其係與該第一光柵之該金屬線的中心以及該第二光柵之該金屬線的中心直接對準。
  6. 如申請專利範圍第1項之互連結構，其中該第一光柵之該些電介質線包含第一電介質材料，而該第二光柵之該些電介質線包含不同的第二電介質材料，及其中該第一和第二電介質材料係不同於該第一和第二交聯可光解材料。
  7. 如申請專利範圍第1項之互連結構，其中該第一光柵之該些電介質線與該第二光柵之該些電介質線包含相同的電介質材料，其係不同於該第一和第二交聯可光解材料。
  8. 一種製造用於積體電路之互連結構的方法，該方法包含：形成遮罩於ILD材料層之上，該遮罩具有複數隔離的特徵，其各具有中央部分及一對側壁間隔物；使用該遮罩以形成第一複數溝槽部分地進入該ILD材料層中； 形成第一顏色光桶於該些第一複數溝槽中；藉由移除該遮罩之各特徵的該中央部分以從該遮罩形成第二遮罩；使用該第二遮罩以形成第二複數溝槽部分地進入該ILD材料層中；形成不同的第二顏色光桶於該些第二複數溝槽中；藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分；藉由使用不同的第二微影曝光以曝光、顯影並移除該些第二顏色光桶之部分；形成通孔位置，其中該些第一顏色光桶之該些部分及該些第二顏色光桶之該些部分被移除；及形成金屬通孔於該些通孔位置中，及形成金屬線於該些金屬通孔之上。
  9. 如申請專利範圍第8項之方法，其中該些第一顏色光桶包含193nm聚甲基丙烯酸鹽抗蝕劑而該第一微影曝光為193nm曝光，以及其中該些第二顏色光桶包含248nm聚羥苯乙烯抗蝕劑而該第二微影曝光為248nm曝光。
  10. 如申請專利範圍第8項之方法，其中該些第一顏色光桶包含雙色調抗蝕劑，該些第二顏色光桶包含單色調抗蝕劑，而該第一和第二微影曝光涉及藉由不同劑量之相同波長的光之照射。
  11. 如申請專利範圍第8項之方法，該方法進一步包含： 在形成金屬通孔於該些通孔位置中以前，移除該些第一和第二顏色光桶之所有剩餘者。
  12. 如申請專利範圍第8項之方法，其中該第一和第二微影曝光之至少一者被執行於碳基硬遮罩層之存在時，及其中該碳基硬遮罩層係使用灰製程而被實質上移除。
  13. 一種製造用於積體電路之互連結構的方法，該方法包含：提供金屬化結構，其包含具有第一方向之交替的金屬線和電介質線第一光柵，該第一光柵之各電介質線具有與各金屬線之頂部表面基本上共面的頂部表面。 使該第一光柵之該些金屬線凹陷低於該第一光柵之該些電介質線的該頂部表面，以及形成該第一光柵之凹陷金屬線；形成層間電介質(ILD)層於該第一光柵的該些電介質線及該些凹陷金屬線之上，該ILD層具有在垂直於該第一方向之第二方向上的第二光柵，其顯露該些凹陷金屬線之部分；形成第一顏色光桶於該些凹陷金屬線之上的幾乎半數所有可能通孔位置中；形成不同的第二顏色光桶於該些凹陷金屬線之上的所有可能通孔位置之剩餘者中；曝光、顯影並移除該第一和第二顏色光桶之部分以形成一或更多通孔開口；及，接著，交聯所有剩餘的第一和第二顏色光桶；及 形成金屬線於該些交聯的第一和第二顏色光桶之上、及形成通孔於與該些交聯的第一和第二顏色光桶相同的平面中。
  14. 如申請專利範圍第13項之方法，其中形成該些第一和第二顏色光桶包含個別地形成第一和第二可光解材料，及其中交聯該些剩餘的第一和第二顏色光桶包含烘烤該些剩餘的第一和第二顏色光桶。
  15. 如申請專利範圍第14項之方法，其中該第一可光解材料為193nm聚甲基丙烯酸鹽抗蝕劑，而該第二可光解材料為248nm聚羥苯乙烯抗蝕劑。
  16. 如申請專利範圍第14項之方法，其中該第一可光解材料為雙色調抗蝕劑，而該第二可光解材料為單色調抗蝕劑。
  17. 如申請專利範圍第13項之方法，其中交聯該些剩餘的第一和第二顏色光桶包含形成永久ILD材料。
  18. 如申請專利範圍第13項之方法，其中曝光、顯影並移除該些第一和第二顏色光桶之部分包含藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分及藉由使用不同的第二微影曝光以曝光、顯影並移除該些第二顏色光桶之部分，其中該些第一顏色光桶包含193nm聚甲基丙烯酸鹽抗蝕劑而該第一微影曝光為193nm曝光，以及其中該些第二顏色光桶包含248nm聚羥苯乙烯抗蝕劑而該第二微影曝光為248nm曝光。
  19. 如申請專利範圍第13項之方法，其中曝光、顯影 並移除該些第一和第二顏色光桶之部分包含藉由使用第一微影曝光以曝光、顯影並移除該些第一顏色光桶之部分及藉由使用不同的第二微影曝光以曝光、顯影並移除該些第二顏色光桶之部分，其中該些第一顏色光桶包含雙色調抗蝕劑，該些第二顏色光桶包含單色調抗蝕劑，而該第一和第二微影曝光涉及藉由不同劑量之相同波長的光之照射。
  20. 如申請專利範圍第13項之方法，其中該第一光柵之該些電介質線包含第一電介質材料，而該ILD層包含不同的第二電介質材料。
  21. 如申請專利範圍第13項之方法，其中該第一光柵之該些電介質線與該ILD層包含相同的電介質材料。
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Publication number Priority date Publication date Assignee Title
WO2015047320A1 (en) 2013-09-27 2015-04-02 Intel Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects
KR102167351B1 (ko) * 2013-09-27 2020-10-19 인텔 코포레이션 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US10678137B2 (en) 2014-09-22 2020-06-09 Intel Corporation Multi-pass patterning using nonreflecting radiation lithography on an underlying grating
WO2016209205A1 (en) 2015-06-22 2016-12-29 Intel Corporation Image tone-reversal with a dielectric using bottom-up cross-linking for back end of line (beol) interconnects
CN108012562B (zh) 2015-06-26 2022-03-01 英特尔公司 用于自对准互连件、插塞和过孔的织物式图案化
US9818611B2 (en) * 2015-09-24 2017-11-14 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
US9793164B2 (en) 2015-11-12 2017-10-17 Qualcomm Incorporated Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices
WO2017086907A1 (en) * 2015-11-16 2017-05-26 Intel Corporation Structures and methods for improved lithographic processing
US10770291B2 (en) * 2015-12-21 2020-09-08 Intel Corporation Methods and masks for line end formation for back end of line (BEOL) interconnects and structures resulting therefrom
US10319625B2 (en) * 2015-12-22 2019-06-11 Intel Corporation Metal via processing schemes with via critical dimension (CD) control for back end of line (BEOL) interconnects and the resulting structures
WO2017136577A1 (en) * 2016-02-02 2017-08-10 Tokyo Electron Limited Self-alignment of metal and via using selective deposition
WO2017171760A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Self-aligned via below subtractively patterned interconnect
US10804141B2 (en) * 2016-05-27 2020-10-13 Intel Corporation Damascene plug and tab patterning with photobuckets for back end of line (BEOL) spacer-based interconnects
CN109075121B (zh) 2016-05-27 2023-10-13 太浩研究有限公司 用于半导体结构的后端线金属化层及其制造方法
WO2018004537A1 (en) * 2016-06-28 2018-01-04 Intel Corporation Integration of single crystalline transistors in back end of line (beol)
WO2018004699A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Lined photobucket structure for back end of line (beol) interconnect formation
US11171043B2 (en) * 2016-09-30 2021-11-09 Intel Corporation Plug and trench architectures for integrated circuits and methods of manufacture
WO2018063323A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Via & plug architectures for integrated circuit interconnects & methods of manufacture
CN109844905B (zh) * 2016-10-20 2023-01-13 东京毅力科创株式会社 减小通孔至栅格图案化中的套准误差的方法
CN109952637B (zh) * 2016-12-02 2023-10-20 英特尔公司 用于后段工艺(beol)互连制造的表面对准光刻图案化方式
EP3559984A4 (en) * 2016-12-23 2020-12-02 INTEL Corporation DIFFERENTIAL HARD MASKS FOR MODULATING THE SENSITIVITY OF AN ELECTRIC CONTAINER
CN117219572A (zh) * 2016-12-23 2023-12-12 英特尔公司 高级光刻和自组装装置
US11232980B2 (en) 2016-12-23 2022-01-25 Intel Corporation Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
WO2018169538A1 (en) * 2017-03-16 2018-09-20 Intel Corporation Photoresist with electron-activated photosensitizers for confined patterning lithography
WO2018236354A1 (en) * 2017-06-20 2018-12-27 Intel Corporation METALLIC SPACER APPROACHES FOR CONDUCTIVE INTERCONNECTION AND MANUFACTURING AND STRUCTURES OBTAINED THEREFROM
TWI796358B (zh) * 2017-09-18 2023-03-21 美商應用材料股份有限公司 選擇性蝕刻的自對準通孔製程
US10475736B2 (en) 2017-09-28 2019-11-12 Intel Corporation Via architecture for increased density interface
WO2019190499A1 (en) * 2018-03-28 2019-10-03 Intel Corporation Etch stop layer-based approaches for conductive via fabrication and structures resulting therefrom
WO2019195422A1 (en) * 2018-04-03 2019-10-10 Tokyo Electron Limited Subtractive interconnect formation using a fully self-aligned scheme
US10395926B1 (en) 2018-04-17 2019-08-27 Globalfoundries Inc. Multiple patterning with mandrel cuts formed using a block mask
US11437284B2 (en) 2018-08-31 2022-09-06 Applied Materials, Inc. Contact over active gate structure
US10930556B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10930555B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10770344B2 (en) 2019-01-09 2020-09-08 Globalfoundries Inc. Chamferless interconnect vias of semiconductor devices
US11437273B2 (en) 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US10950459B1 (en) 2019-09-13 2021-03-16 International Business Machines Corporation Back end of line structures with metal lines with alternating patterning and metallization schemes
US20210098373A1 (en) * 2019-09-26 2021-04-01 Intel Corporation Integrated circuit structures having differentiated interconnect lines in a same dielectric layer
US11094580B2 (en) 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance
US11244860B2 (en) 2019-10-22 2022-02-08 International Business Machines Corporation Double patterning interconnect integration scheme with SAV
US11264276B2 (en) 2019-10-22 2022-03-01 International Business Machines Corporation Interconnect integration scheme with fully self-aligned vias

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365504B1 (en) * 1999-10-15 2002-04-02 Tsmc-Acer Semiconductor Manufacturing Corporation Self aligned dual damascene method
JP2009016814A (ja) * 2007-06-08 2009-01-22 Tokyo Electron Ltd 微細パターンの形成方法
US7939445B1 (en) * 2007-03-16 2011-05-10 Marvell International Ltd. High density via and metal interconnect structures, and methods of forming the same
TW201250920A (en) * 2011-06-10 2012-12-16 Toshiba Kk Interconnect structure with improved alignment for semiconductor devices
WO2013101096A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Airgap interconnect with hood layer and method of forming

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888897A (en) * 1996-10-31 1999-03-30 Intel Corporation Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
JP2002009056A (ja) * 2000-06-22 2002-01-11 Mitsubishi Electric Corp 微細パターン形成方法およびその方法により製造した装置
EP1327653A4 (en) * 2000-09-21 2004-05-19 Sumitomo Bakelite Co HEAT RESISTANT RESIN PRECURSOR, HEAT RESISTANT RESIN, INSULATING LAYER AND SEMICONDUCTOR DEVICE
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8202246B2 (en) 2008-02-05 2012-06-19 Bridgepoint Medical, Inc. Crossing occlusions in blood vessels
US20090200683A1 (en) 2008-02-13 2009-08-13 International Business Machines Corporation Interconnect structures with partially self aligned vias and methods to produce same
US8298943B1 (en) 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
US9252188B2 (en) * 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
KR20130124861A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 패턴 형성 방법
US9625815B2 (en) * 2013-09-27 2017-04-18 Intel Corporation Exposure activated chemically amplified directed self-assembly (DSA) for back end of line (BEOL) pattern cutting and plugging
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9236292B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9209077B2 (en) * 2013-12-20 2015-12-08 Intel Corporation Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365504B1 (en) * 1999-10-15 2002-04-02 Tsmc-Acer Semiconductor Manufacturing Corporation Self aligned dual damascene method
US7939445B1 (en) * 2007-03-16 2011-05-10 Marvell International Ltd. High density via and metal interconnect structures, and methods of forming the same
JP2009016814A (ja) * 2007-06-08 2009-01-22 Tokyo Electron Ltd 微細パターンの形成方法
TW201250920A (en) * 2011-06-10 2012-12-16 Toshiba Kk Interconnect structure with improved alignment for semiconductor devices
WO2013101096A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Airgap interconnect with hood layer and method of forming

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